WO2015180198A1 - 一种栅极驱动电路 - Google Patents

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Definitions

  • a third transistor having a gate receiving the pull-down control signal, wherein the first end and the second end are respectively coupled to the output end of the downlink unit and the second power source;
  • a blocking transistor T44 is newly added in the first pull-down unit for preventing leakage current from flowing back from VSS2 to VSS1, and the gate driving circuit can be effectively eliminated.
  • the leakage circuit in the middle is newly added in the first pull-down unit for preventing leakage current from flowing back from VSS2 to VSS1, and the gate driving circuit can be effectively eliminated.
  • the present invention sets the control signal for controlling the alternate operation of the two pull-down holding modules in the pull-down holding unit to a low-frequency pulse signal, which can effectively reduce the power loss of the entire gate driving circuit.
  • 1 is a schematic diagram showing the structure of a functional module of a conventional gate driving unit
  • FIG. 2C is a schematic diagram of a leakage circuit in the gate driving unit shown in FIG. 2A;
  • FIG. 5A is a schematic circuit diagram of a gate driving unit according to Embodiment 3 of the present invention.
  • FIG. 7A is a schematic diagram showing the circuit structure of a gate driving unit according to Embodiment 5 of the present invention.
  • FIG. 11A is a schematic diagram showing the circuit structure of a gate driving unit according to Embodiment 9 of the present invention.
  • the present invention provides an improvement on the structure of the above-described gate driving unit. It is to be understood that the scope of the invention is not to be construed as limiting the scope of the invention.
  • Fig. 7B shows a signal timing chart of the gate driving unit shown in Fig. 7A.
  • the working principle of the circuit will be described in detail below by taking the time period IV and the time period V as an example.

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Abstract

一种栅极驱动电路，其包括多级栅极驱动单元。每一级栅极驱动单元包括上拉控制单元（100）、上拉单元（200）、下传单元（300）、第一下拉单元（400）和下拉保持单元（500），以及升压单元（600）。其中，第一下拉单元（400）和下拉保持单元（500）分别用于将栅极信号输出端的电位，以及将上拉单元（200）和下传单元（300）的控制端的电位下拉和保持在第一电源（VSS1）或第二电源（VSS2）的电位，此外还分别用于将下传单元（300）的输出端的电位下拉和保持在第二电源（VSS2）的电位，且第二电源（VSS2）的电位低于第一电源（VSS1）的电位。在此栅极驱动电路中，下拉保持单元（500）中的晶体管能够更好地关闭，从而有效地降低了电路中的漏电流，提高了电路长期工作的可靠性和稳定性。

Description

一种栅极驱动电路
本申请要求享有 2014年 05月 27日提交的名称为"一种栅极驱动电路"的中国 专利申请为 CN 201410228218.2的优先权， 其全部内容通过引用并入本文中。 技术领域
本发明涉及液晶显示驱动技术， 特别是关于一种液晶显示器的栅极驱动电 路。 背景技术
一般而言， 液晶显示装置包括多个像素单元， 以及用于驱动这些像素单元工 作的栅极驱动电路 （Gate IC ) 和源极驱动电路 （Source IC) 。 其中， 栅极驱动电 路由多个级联的栅极驱动单元组成。 这些栅极驱动单元通过其耦接的栅极线依序 输出栅极信号， 控制显示区中相应的开关晶体管逐行开启， 从而使得源极驱动电 路输出的数据信号写入对应的像素单元中， 完成相应的图像显示工作。 因此， 栅 极驱动单元工作的稳定性对于显示装置的正确成像有着举足轻重的影响。 目前， 市场上薄膜晶体管液晶显示装置中栅极驱动电路的结构大致相同。 每一级栅极驱 动单元都包括上拉控制单元 （Pull-up control part) 、 上拉单元 （Pull-up part) 、 下传单元 （Transfer part) 、 第一下拉单元 （Key pull-down part) 、 下拉保持单元 (Pull-down holding part) 禾卩升压单元 (Boost part) 。
图 1显示了现有的一种栅极驱动单元的组成结构示意图。 其中包括： 上拉控制单元 100， 其用于输出上拉控制信号 （图中未示出） ；
上拉单元 200，其控制端（图中 Q (N)点）耦接上拉控制单元 100的输出端， 用于根据上拉控制信号和时钟讯号 CK上拉栅极信号输出端 （图中 G (N) 点） 的电位， 使本级栅极驱动单元输出栅极信号 G (N) ；
下传单元 300，其控制端（图中 Q (N)点）耦接上拉控制单元 100的输出端， 用于根据上拉控制信号和时钟讯号 CK输出续传信号 ST (N) ；
第一下拉单元 400， 其耦接在栅极信号输出端（图中 G (N) 点） 、 上拉单元 200和下传单元 300的控制端 （图中 Q (N) 点） 与第一电源 VSS1和第二电源 VSS2之间， 用于根据下拉控制信号将栅极信号输出端的电位和 /或将上拉单元和 下传单元的控制端的电位下拉至第一电源或第二电源的电位， 从而关闭栅极信号 输出端和 /或关闭上拉单元和下传单元；
下拉保持单元 500， 其耦接在栅极信号输出端（图中 G (N) 点） 、 上拉单元 200和下传单元 300的控制端 （图中 Q (N) 点） 与第一电源 VSS1和第二电源 VSS2之间， 用于根据下拉保持控制信号将栅极信号输出端的电位和 /或将上拉单 元和下传单元的控制端的电位保持在第一电源或第二电源的电位；
升压单元 600， 其耦接上拉单元 200和下传单元 300的控制端 （图中 Q (N) 点） ， 用于通过抬升上拉单元和下传单元的控制端的电位来确保本级栅极驱动单 元正确输出栅极信号。
在上述栅极驱动电路中， 负责下拉节点电压的第一电源 VSS1 和第二电源 VSS2通常设置成负电压， 且 VSS2<VSS1<0， 以避免上拉单元 200和下拉保持单 元 500中出现漏电流， 影响栅极驱动单元的正常输出。 但这只是一种理想的工作 状态。 经过长期的研究测试， 本发明的发明人发现在上述栅极驱动电路中， 由于 第一电源 VSS1和第二电源 VSS2之间存在电压差， 栅极驱动电路中不可避免地 存在漏电路径。 严重时， 由于漏电流的原因， 负责提供第一电源 VSS1和第二电 源 VSS2的电源芯片会因为长时间处于负电压正电流的工作状态而烧毁， 进而导 致液晶显示装置出现显示异常的现象。
此外， 由于第一电源 VSS1和第二电源 VSS2之间存在电压差， 在下拉保持 单元 500中， 原本应该关闭的晶体管会因为栅极与源极之间的电压大于零而处于 正偏的工作状态。 也即原本应该关闭的晶体管不能完全关闭， 其内部有漏电流流 过。 尤其在高温操作时， 这种漏电流会增大， 严重时会导致下拉保持单元 500的 电压保持功能完全失效， 进而导致整个栅极驱动电路完全失效。
另一方面， 下拉保持单元 500通常由两个下拉保持模块组成。 这两个下拉保 持模块通常在相位互补的两个时钟讯号的控制下交替工作。 由于缺乏有效的放电 路径， 两个下拉保持模块中的晶体管的栅极会因为所积累的电荷而长时间处于高 电位的状态。 晶体管也即长时间处于导通的工作状态， 稳定性会变差。 这会缩短 整个栅极驱动电路的使用寿命。
综上所述， 如何降低乃至消除栅极驱动单元中的漏电流， 提升栅极驱动单元 长期工作的可靠性和稳定性是液晶显示驱动技术中亟待解决的技术问题。 发明内容
针对上述问题， 本发明提出了一种漏电流小、 可靠性和稳定性高的栅极驱动 电路。
一种栅极驱动电路，其中包括多级栅极驱动单元，第 N级栅极驱动单元包括； 上拉控制单元， 其用于输出上拉控制信号；
上拉单元， 其控制端耦接所述上拉控制单元的输出端， 以根据所述上拉控制 信号和时钟讯号上拉栅极信号输出端的电位， 使本级栅极驱动单元输出栅极信 号；
下传单元， 其控制端耦接所述上拉控制单元的输出端， 以根据所述上拉控制 信号和时钟讯号输出续传信号；
第一下拉单元， 其耦接在所述栅极信号输出端、 上拉单元和下传单元的控制 端与第一电源和第二电源之间， 以根据下拉控制信号将所述栅极信号输出端的电 位和 /或将所述上拉单元和下传单元的控制端的电位下拉至所述第一电源或第二 电源的电位， 从而关闭所述栅极信号输出端和 /或关闭所述上拉单元和下传单元； 下拉保持单元， 其耦接在所述栅极信号输出端、 上拉单元和下传单元的控制 端与第一电源和第二电源之间， 以根据下拉保持控制信号将所述栅极信号输出端 的电位和 /或将所述上拉单元和下传单元的控制端的电位保持在所述第一电源或 第二电源的电位；
其中，所述第一下拉单元和 /或下拉保持单元还耦接在所述下传单元的输出端 与第二电源之间， 用于将所述续传信号下拉和 /或保持在所述第二电源的电位， 所 述第二电源的电位低于所述第一电源的电位。
根据本发明的实施例， 上述第一电源和第二电源均为负电压。
根据本发明的实施例， 上述下拉保持单元中包括能够交替工作的第一下拉保 持模块和第二下拉保持模块， 每一个下拉保持模块均包括：
控制子模块， 其用于输出所述下拉保持控制信号；
第一下拉晶体管， 其栅极耦接所述控制子模块的输出端， 以接收所述下拉保 持控制信号， 其第一端耦接所述栅极信号输出端， 其第二端耦接所述第一电源或 第二电源；
第二下拉晶体管， 其栅极耦接所述控制子模块的输出端， 以接收所述下拉保 持控制信号， 其第一端耦接所述上拉控制单元的输出端， 其第二端耦接所述第一 电源或第二电源；
第三下拉晶体管， 其栅极耦接所述控制子模块的输出端， 以接收所述下拉保 持控制信号， 其第一端和第二端分别耦接所述下传单元的输出端和第二电源； 根据本发明的一个实施方案， 上述控制子模块可以包括：
第一晶体管， 其栅极短接第一端， 其第二端耦接所述控制子模块的输出端； 第二晶体管， 其第一端和第二端分别耦接所述第一晶体管的第一端和所述控 制子模块的输出端；
第三晶体管， 其栅极接收第 N-1级栅极驱动单元输出的续传信号， 其第一端 和第二端分别耦接所述控制子模块的输出端和第二电源；
第四晶体管， 其栅极接收本级栅极驱动单元输出的续传信号， 其第一端和第 二端分别耦接所述控制子模块的输出端和第二电源；
其中， 所述第一下拉保持模块的第一晶体管的栅极和所述第二下拉保持模块 的第二晶体管的栅极接收第一控制信号， 所述第一下拉保持模块的第二晶体管的 栅极和所述第二下拉保持模块的第一晶体管的栅极接收第二控制信号， 所述第一 控制信号和第二控制信号为相位互补的脉冲信号。
根据本发明的另一个实施方案， 上述控制子模块可以包括：
第一晶体管， 其栅极短接第一端， 其第二端耦接所述控制子模块的输出端； 第二晶体管， 其栅极耦接所述控制子模块的输出端， 第一端和第二端分别耦 接所述第一晶体管的第一端和所述控制子模块的输出端；
第三晶体管， 其栅极接收第 N-1级栅极驱动单元输出的续传信号， 其第一端 和第二端分别耦接所述控制子模块的输出端和第二电源；
第四晶体管， 其栅极接收本级栅极驱动单元输出的续传信号， 其第一端和第 二端分别耦接所述控制子模块的输出端和第二电源；
其中， 所述第一下拉保持模块的第一晶体管的栅极接收第一控制信号， 所述 第二下拉保持模块的第一晶体管的栅极接收第二控制信号， 所述第一控制信号和 第二控制信号为相位互补的脉冲信号。
上述实施例中， 所述第一控制信号可以为所述时钟讯号。
上述实施例中， 所述第一控制信号可以为低频的脉冲信号。
进一步地， 当第 N+2级栅极驱动单元输出高电位的栅极信号时， 所述第一控 制信号发生翻转。 根据本发明的一个实施方案， 上述第一下拉单元可以将所述栅极信号输出端 的电位下拉至所述第一电源的电位， 以及将所述上拉单元和下传单元的控制端的 电位下拉至所述第二电源的电位；
所述下拉保持单元将所述栅极信号输出端的电位保持在所述第一电源的电 位， 以及将所述上拉单元和下传单元的控制端的电位保持在所述第二电源的电 位。
根据本发明的另一个实施方案， 上述第一下拉单元将所述栅极信号输出端的 电位， 以及将所述上拉单元和下传单元的控制端的电位下拉至所述第一电源的电 位；
所述下拉保持单元将所述栅极信号输出端的电位， 以及将所述上拉单元和下 传单元的控制端的电位保持在所述第一电源的电位。
根据本发明的一个实施例， 上述第一下拉单元可以包括：
第一晶体管， 其栅极接收所述下拉控制信号， 其第一端和第二端分别耦接所 述上拉控制单元的输出端和第一电源；
第二晶体管， 其栅极接收所述下拉控制信号， 其第一端和第二端分别耦接所 述栅极信号输出端和第一电源；
其中， 所述下拉控制信号为第 N+1 级栅极驱动单元输出的栅极信号或者第 N+2级栅极驱动单元输出的栅极信号。
根据本发明的一个实施例， 上述第一下拉单元可以包括：
第一晶体管， 其栅极接收所述下拉控制信号， 其第一端和第二端分别耦接所 述上拉控制单元的输出端和第一电源；
其中， 所述下拉控制信号为第 N+2级栅极驱动单元输出的栅极信号。
根据本发明的另一个实施例， 上述第一下拉单元可以包括：
第一晶体管， 其栅极接收所述下拉控制信号， 其第一端和第二端分别耦接所 述上拉控制单元的输出端和第一电源；
第二晶体管， 其栅极接收所述下拉控制信号， 其第一端和第二端分别耦接所 述栅极信号输出端和第一电源；
第三晶体管， 其栅极接收所述下拉控制信号， 其第一端和第二端分别耦接所 述下传单元的输出端和第二电源；
其中， 所述下拉控制信号为第 N+1级栅极驱动单元输出的栅极信号。 根据本发明的又一个实施例， 上述第一下拉单元可以包括：
第一晶体管， 其栅极接收第一下拉控制信号， 其第一端和第二端分别耦接所 述上拉控制单元的输出端和第一电源；
第二晶体管， 其栅极接收第二下拉控制信号， 其第一端和第二端分别耦接所 述下传单元的输出端和第二电源；
其中， 所述第一下拉控制信号为第 N+2级栅极驱动单元输出的栅极信号， 所 述第二下拉控制信号为第 N+1级栅极驱动单元输出的栅极信号。
且进一步的， 在所述又一个实施例中， 上述第一下拉单元还可以包括第三晶 体管， 其栅极接收所述第二下拉控制信号， 其第一端和第二端分别耦接所述栅极 信号输出端和第一电源。
进一步地， 在上述多个实施例中， 所述第一下拉单元还可以包括： 阻流晶体管， 其栅极短接第一端， 其第一端和第二端分别耦接所述第一晶体 管的第二端和第二电源。
此外， 在第一下拉单元中， 所述阻流晶体管的沟道宽度优选地设置为所述第 一晶体管的沟道宽度的 5〜10倍。
在上述多个实施例中， 所述上拉控制信号可以为第 N-1级栅极驱动单元输出 的栅极信号。
与现有的栅极驱动电路相比， 本发明具有以下优点：
1、本发明保留两个负压源的设计，其中， VSS2<VSS1 , VSS2负责下拉 P (N) 点、 K (N) 点和 ST (N) 点的电位， VSS1负责下拉 Q (N) 点和 G (N) 点的 电位。 这样一方面可以在上拉 G (N) 点和 Q (N) 点的电位的同时， 降低 P (N) 点、 K (N) 点的电位， 减小下拉保持单元中下拉晶体管流经的漏电流， 另一方面 还可以在下拉 G (N) 点和 Q (N) 点的电位的同时， 将 ST (N) 点的电位通过 新增的两颗晶体管 T71和 T72下拉至 VSS2的电位， 使得 P (N) 点和 K (N) 点 的电位能够更好地保持在高电位， 避免下拉保持单元乃至整个栅极驱动单元出现 工作失常的情况。
2、 本发明在下拉保持单元中新增晶体管 T54和 T64， 分别构成 Ρ (Ν) 点和 Κ (Ν) 点的放电路径。 这样可以使得 Ρ (Ν) 点和 Κ (Ν) 点的电位能够随着控 制信号的高低而变化， 从而减少下拉晶体管的导通时间， 能够在一定程度上增强 下拉保持单元乃至整个栅极驱动单元工作的稳定性。 3、本发明将下拉保持单元中下拉晶体管 T42和 T43的第二端耦接 VSS2， 可 以有效地消除栅极驱动电路中的漏电回路。
4、 本发明在第一下拉单元中新增晶体管 T73， 构成 ST (N) 点的放电路径， 将 ST (N) 点的电位快速地下拉至低电位， 从而加快了 P (N) 点和 K (N) 点电 位的上升速度。 并且进一步地， 当 ST (N) 点电位下降的延迟时间小于 G (N) 点电位下降的延迟时间时， 能够避免上拉控制单元漏掉 Q (N+1 ) 的电位， 从而 降低了栅极驱动电路出现错误的风险， 增强了栅极驱动电路长期工作的可靠性。
5、 本发明为了解决负压源之间漏电回路的问题， 在第一下拉单元中新增了 阻流晶体管 T44， 用于防止漏电流从 VSS2倒流至 VSS1， 可以有效地消除栅极驱 动电路中的漏电回路。
6、 本发明将下拉保持单元中控制两个下拉保持模块交替工作的控制信号设 置成低频的脉冲信号， 可以有效地降低整个栅极驱动电路的功率损耗。
本发明的其它特征和优点将在随后的说明书中阐述， 并且部分地从说明书中 变得显而易见， 或者通过实施本发明而了解。 本发明的目的和其他优点可通过在 说明书、 权利要求书以及附图中所特别指出的结构来实现和获得。 附图说明
附图用来提供对本发明的进一步理解， 并且构成说明书的一部分， 与本发明 的实施例共同用于解释本发明， 并不构成对本发明的限制。 在附图中：
图 1是现有的栅极驱动单元的功能模块组成示意图；
图 2A是一种现有的栅极驱动单元的电路结构示意图；
图 2B是图 2A所示栅极驱动单元的信号时序图；
图 2C是图 2A所示栅极驱动单元中的漏电回路示意图；
图 3A是本发明实施例一的栅极驱动单元的电路结构示意图；
图 3B是图 3A所示的栅极驱动单元的信号时序图；
图 4A是本发明实施例二的栅极驱动单元的电路结构示意图；
图 4B是图 4A所示的栅极驱动单元的信号时序图；
图 5A是本发明实施例三的栅极驱动单元的电路结构示意图；
图 5B是图 5A所示的栅极驱动单元的信号时序图；
图 6A是本发明实施例四的栅极驱动单元的电路结构示意图； 图 6B是图 6A所示的栅极驱动单元的信号时序图；
图 7A是本发明实施例五的栅极驱动单元的电路结构示意图；
图 7B是图 7A所示的栅极驱动单元的信号时序图；
图 8A是本发明实施例六的栅极驱动单元的电路结构示意图；
图 8B是图 8A所示的栅极驱动单元的信号时序图；
图 9是本发明实施例七的栅极驱动单元的电路结构示意图；
图 10A是本发明实施例八的栅极驱动单元的电路结构示意图；
图 10B是图 10A所示的栅极驱动单元的理想的信号时序图；
图 10C是图 10A所示的栅极驱动单元的模拟的信号时序图；
图 10D是图 10A所示的栅极驱动单元中 Q (N+1 )不能抬升到正常的电位示 意图；
图 11A是本发明实施例九的栅极驱动单元的电路结构示意图；
图 11B是图 11A所示的栅极驱动单元的信号时序图；
图 12是本发明实施例十的栅极驱动单元的电路结构示意图；
图 13A是包含图 11A所示栅极驱动单元的栅极驱动电路的输出信号示意图； 图 13B是图 11A所示的栅极驱动单元中的 Q (N) 点的信号波形图； 图 13C是图 11A所示的栅极驱动单元中的 P (N) 点和 K (N) 点的信号波 形图；
图 14A是本发明实施例十一的栅极驱动单元的电路结构示意图；
图 14B是图 14A所示的栅极驱动单元的信号时序图；
图 15A是本发明实施例十二的栅极驱动单元的电路结构示意图；
图 15B是图 15A所示的栅极驱动单元的信号时序图；
图 16A是本发明实施例十三的栅极驱动单元的电路结构示意图；
图 16B是图 16A所示的栅极驱动单元的信号时序图；
图 17是包含图 16A所示栅极驱动单元的栅极驱动电路的输出信号示意图。 具体实齢式
为了使本发明所揭示的技术内容更加详尽和完备， 下面首先参照附图详细地 说明现有的栅极驱动单元的组成结构和工作原理， 以及该电路中亟待解决的技术 问题 图 2A显示了在一篇中国专利申请（公开号 103559867A) 中公开的一种栅极 驱动单元的电路结构示意图。 该图仅显示了一级栅极驱动单元， 标示为 N。 为了 方便说明， 现将位于该栅极驱动单元前一级的栅极驱动单元标示为 N-l， 将位于 该栅极驱动单元后一级的栅极驱动单元标示为 N+l， 并以此类推。
下面结合图 2B所示的信号时序图详细地说明第 N级栅极驱动单元的组成结 构和工作原理。
上拉控制单元 100， 其包括晶体管 Tl l。 晶体管 Ti l的栅极接收第 N-1级栅 极驱动单元输出的续传信号 ST (N-1 ) 。 在续传信号 ST (N-1 ) 的作用下， 晶体 管 T11输出由第 N-1级栅极驱动单元传来的栅极信号 G (N-1 ) 。 该栅极信号 G (N-1 ) 也即前文所说的上拉控制信号。
上拉单元 200，其包括晶体管 T21。晶体管 T21的栅极耦接上拉控制单元 100 的输出端（图中 Q (Ν) 点） ， 接收上拉控制单元 100输出的栅极信号 G (N-1 ) 。 在栅极信号 G (N-1 ) 的作用下， 晶体管 T21根据第一时钟讯号 CK上拉栅极信 号输出端 （图中 G (Ν) 点） 的电位， 也即控制本级栅极驱动单元输出栅极信号 G (Ν) 。
下传单元 300，其包括晶体管 Τ22。晶体管 Τ22的栅极耦接上拉控制单元 100 的输出端（图中 Q (Ν) 点） ， 接收上拉控制单元 100输出的栅极信号 G (N-1 ) 。 在栅极信号 G (N-l ) 的作用下， 晶体管 T22根据第一时钟讯号 CK输出续传信 号 ST (N) 。
第一下拉单元 400， 其包括晶体管 T31和 T41。 晶体管 T31和 T41的栅极均 接收第 N+1级栅极驱动单元输出的栅极信号 G (N+1 ) 。 该栅极信号 G (N+1 ) 也即前文所说的下拉控制信号。 晶体管 T31的源极和漏极分别耦接栅极信号输出 端（图中 G (Ν) 点）和第一电源 VSS1。 晶体管 T41的源极和漏极分别耦接上拉 控制单元 100的输出端 （图中 Q (N) 点） 和第一电源 VSS1。
下拉保持单元 500， 其通常包括两个交替工作的下拉保持模块 510和 520。 以下拉保持模块 510为例， 其包括晶体管 T32、 T42、 T51和 Τ52。 其中， 晶体管 T51和 Τ52构成控制子模块， 该控制子模块于 Ρ (Ν) 点输出下拉保持控制信号
(图中未标示） 。 晶体管 Τ32和 Τ42的栅极均耦接 Ρ (Ν) 点， 以接收控制子模 块输出的下拉保持控制信号。 晶体管 Τ32的源极和漏极分别耦接栅极信号输出端
(图中 G (Ν) 点）和第一电源 VSS1。 晶体管 T42的源极和漏极分别耦接上拉控 制单元 100的输出端 （图中 Q (N) 点）和第二电源 VSS2。 在控制子模块中， 晶 体管 T51的栅极短接源极， 以接收第一时钟讯号 CK， 其漏极耦接 P (N) 点。 晶 体管 T52的栅极耦接上拉控制单元 100的输出端 （图中 Q (N) 点） ， 其源极和 漏极分别耦接 P (N) 点和第二电源 VSS2。 与下拉保持模块 510类似地， 下拉保 持模块 520包括晶体管 T33、 T43、 T61和 Τ62， 只是晶体管 T61接收与第一时钟 讯号 CK相位相反的第二时钟讯号 XCK。
升压单元 600， 其包括存储电容器 Cb。 存储电容器 Cb的上、 下电极分别耦 接上拉控制单元 100的输出端（图中 Q (N)点）和栅极信号输出端（图中 G (N) 点） 。 存储电容器 Cb通过充电二次抬升 Q (N) 点的电位， 以确保本级栅极驱动 单元能够正常地输出栅极信号 G (N) 。
需要注意的是， 在上述栅极驱动电路中， 为了避免在上拉单元 200和下拉保 持单元 500 中出现漏电流， 影响栅极信号 G (N) 的正常输出， 第一电源 VSS1 和第二电源 VSS2通常会设置成负压源，且 VSS2<VSS1<0。但是经过长期的研究 测试，本发明的发明人发现其实际达到的技术效果十分有限。由于第一电源 VSS1 与第二电源 VSS2之间存在电压差， 上述栅极驱动电路中始终会存在如图 2C所 示的漏电回路 L100和 L200:
L100是从第一电源 VSS1经本级栅极驱动单元的晶体管 T41 (N) 、 T43 (N) 至第二电源 VSS2的漏电回路；
L200是从第一电源 VSS1经第 N-1级栅极驱动单元的晶体管 T31 (N-1 ) ， 以及本级栅极驱动单元的晶体管 T11(N)、 T42 (N)至第二电源 VSS2的漏电回路。
在上述两个漏电回路 L100和 L200中，漏电流的大小与本级栅极驱动单元中 P (N) 点和 K (N) 点的电位密切相关， 并且与整个栅极驱动电路所含栅极驱动 单元的级数成正比。 这就意味着， 随着显示面板尺寸的增加， 漏电流会增大， 第 一电源 VSS1和第二电源 VSS2的负担也会随之加重。 严重时， 负责提供第一电 源和第二电源的电源芯片会因长期处于负电压正电流的工作状态而烧毁， 进而导 致液晶显示装置出现画面显示异常的现象。
此外， 在上述栅极驱动单元中， 下拉保持单元 500还存在以下问题。
1 )在下拉保持模块 510和 520中， 晶体管 T52的栅极耦接 Q (N) 点， 其漏 极和源极分别耦接 P (N) 点和第二电源 VSS2， 晶体管 T62的栅极耦接 Q (N) 点， 其源极和漏极分别耦接 K (N) 点和第二电源 VSS2。 通常， 在非作用期间， Q (N) 点的电位会保持在 -6V左右， 而第二电源 VSS2的电位往往低于 Q (N) 点的电位。 因此对于晶体管 T52和 T62而言， 其栅极与源极之间的电压 Vgs均大 于零。晶体管 T52和 T62处于正偏的工作状态，在晶体管 T52和 T62中有一定的 漏电电流 Igs流过。 换言之， 晶体管 T52和 T62不能完全有效地关闭。 这使得 P (N)点和 K (N)点的电位会发生衰减。尤其在高温操作时，这种现象十分严重， 会导致下拉保持模块 510和 520的下拉功能失效， 进而导致整个栅极驱动电路工 作失常。
2) 在下拉保持模块 510和 520中， 晶体管 T51和 T61均相当于二极管。 以 下拉保持模块 510为例， 在非作用期间， 当第一时钟讯号 CK为高电位时， 晶体 管 T51导通， P (N) 点累积电荷， 当第一时钟讯号 CK为低电位时， 晶体管 T51 截止。 由于缺乏有效的放电路径， P (N) 点的电位会长时间地保持在高电位 （如 图 2C所示） 。 这就使得晶体管 T32和 T42会长时间地处于导通的工作状态， 稳 定性变差。同理，在下拉保持模块 520中， 晶体管 T33和 T43的稳定性也会变差。 这会缩短整个栅极驱动电路的使用寿命。
针对上述问题， 本发明对上述栅极驱动单元的结构提出了改进。 需要特别说 明的是， 虽然以下是参照附图和实施例对本发明的技术方案进行说明， 但是本领 域的技术人员应当理解， 附图及实施例并非用来限制本发明所涵盖的范围。
图 3A显示了本发明实施例一的栅极驱动单元的电路结构示意图。 该电路是 在图 2A所示的栅极驱动单元的基础上对其中的下拉保持单元 500做出了改进。 同样地， 改进后的下拉保持单元 500包括两个下拉保持模块 510和 520。 其中， 第一下拉保持模块 510包括晶体管 T32、 Τ42、 Τ51、 Τ52和 Τ53， 第二下拉保持 模块 520包括晶体管 Τ33、 Τ43、 Τ61、 Τ62禾卩 Τ63。
晶体管 Τ32和 Τ33的栅极分别耦接 Ρ (Ν) 点和 Κ (Ν) 点， 其源极均耦接 G (Ν) 点， 其漏极均耦接第一电源 VSS1。 晶体管 T32和 T33用于在非作用期间 将 G (N) 点的电位保持在第一电源 VSS1的电位。
晶体管 T42和 T43的栅极分别耦接 P (N) 点和 K (N) 点， 其源极均耦接 Q (N) 点， 其漏极均耦接第一电源 VSS1。 晶体管 T32和 T33用于在非作用期间 将 Q (N) 点的电位保持在第一电源 VSS1的电位。
晶体管 T51 和 T61 的栅极分别短接各自的源极， 以分别接收第一时钟讯号 CK和第二时钟讯号 XCK， 其漏极分别耦接 P (N) 点和 K (N) 点。 晶体管 T51 和 T61分别将高电位的第一时钟讯号 CK和第二时钟讯号 XCK传给 P (N) 点和 K (N) 点。
晶体管 T52和 T62的栅极均耦接第 N-1级栅极驱动单元输出的续传信号 ST (N-1 )， 其源极分别耦接 P (N)点和 K (N)点， 其漏极均耦接第二电源 VSS2。 晶体管 T52和 T62用于当 ST (N-1 ) 点的电位为高电位时， 分别将 P (N) 点和 K (N) 点的电位下拉至第二电源 VSS2的电位， 也即关闭下拉保持单元 500， 以 防止其影响栅极驱动单元的正常输出。
晶体管 T53和 T63的栅极均耦接 ST (N) ， 其源极分别耦接 P (N) 点和 K (N) 点， 其漏极均耦接第二电源 VSS2。 晶体管 T53和 T63用于当 ST (N) 点 的电位为高电位时， 分别将 P (N) 点和 K (N) 点的电位下拉至第二电源 VSS2 的电位， 也即关闭下拉保持单元 500， 以防止其影响栅极驱动单元的正常输出。
图 3B显示了图 3A所示的栅极驱动单元的信号时序图。其中，第一时钟讯号 CK和第二时钟讯号 XCK为相位互补的两组脉冲信号。
在时段 I期间： 由于 CK为高电位， XCK为低电位， 因此 T51导通， T61截 止； 由于 ST (N-1 ) 点为低电位， 因此 Tl l、 Τ52和 Τ62截止； 由于 T11截止， 因此 T21禾卩 Τ22截止， ST (Ν) 点为低电位； 由于 ST (Ν) 点为低电位， 因此 Τ53禾卩 Τ63截止； 由于 T51导通且 CK为高电位， 因此 Ρ (Ν) 点同 CK一样为高 电位； 由于 Τ61、 Τ62和 Τ63截止， 因此 Κ (Ν) 点会因前一个时段 XCK为高电 位而仍然保持高电位 （因为缺乏放电路径） ； 由于 P (N) 点和 K (N) 点为高电 位， 因此 T32和 T42导通， T33和 T43导通， 进而使得 Q (N) 点和 G (N) 点 的电位被下拉至第一电源 VSS1的电位。
在时段 Π期间： 由于 CK为低电位， XCK为高电位， 因此 T51截止， T61 导通； 由于 ST (N-1 ) 点为高电位， 因此 Tl l、 Τ52和 Τ62导通； 由于 T11导通 且第 N-1级栅极驱动单元输出的栅极信号 G (N-l )为高电位，因此 Cb在 G (N-l ) 的作用下充电而达到第一电位， 也即将 Q (N) 点的电位抬升至第一电位， 同时 T21禾卩 T22导通； 由于 T22导通且 CK为低电位， 因此 ST (N) 点为低电位； 由 于 ST (N) 点为低电位， 因此 T53禾卩 T63截止； 但是由于 T52和 T62导通， 因 此 P (N) 点和 K (N) 点的电位被下拉至第二电源 VSS2的电位， 进而使得 T32 和 T42截止， T33和 T43截止； 由于 T21导通但 CK为低电位， 因此 G (N) 点 保持在低电位。 在时段 ΠΙ期间： 由于 CK为高电位， XCK为低电位， 因此 T51导通， T61 截止； 由于 ST (N-1 ) 点为低电位， 因此 Tl l、 Τ52和 Τ62截止； 由于 Cb的储 能作用， 因此 T21和 T22的栅极仍然保持在高电位， T21和 T22保持导通； 由于 T22导通且 CK为高电位， 因此 ST (N) 点与 CK一样为高电位； 由于 ST (N) 点为高电位， 因此 T53和 T63导通， 使得 P (N) 点和 K (N) 点的电位仍然保持 在第二电源 VSS2的电位，进而使得 T32和 T42截止， T33和 T43截止； 由于 T21 导通且 CK为高电位，因此 Cb在 CK的作用下再次充电而达到比第一电位更高的 第二电位， 也即将 Q (N) 点的电位抬升至比第一电位更高的第二电位； 由于 G (N+1 )点为低电位， 因此 T31和 T41截止； 但是由于 T21导通且 CK为高电位， 因此 G (N) 点同 CK一样为高电位。
在时段 IV期间： 由于 CK为低电位， XCK为高电位， 因此 T51截止， T61 导通； 由于 ST (N-1 ) 点为低电位， 因此 Tl l、 Τ52和 Τ62截止； 由于第 N+1级 栅极驱动单元输出的栅极信号 G (N+1 ) 为高电位， 因此 T31和 T41导通， 进而 使得 Q (Ν) 点和 G (Ν) 点的电位被下拉至第一电源 VSS 1的电位； 由于 Q (Ν) 点为低电位 （VSS 1负电压） ， 因此 T21禾 Β Τ22截止， ST (Ν) 点为低电位； 由 于 ST (Ν) 点为低电位， 因此 Τ53和 Τ63截止； 由于 Τ51、 Τ52和 Τ53截止， 因 此 Ρ (Ν) 点仍然保持在低电位； 由于 T61导通且 XCK为高电位， 因此 Κ (Ν) 点同 XCK—样为高电位。
在时段 V期间： 由于 CK为高电位， XCK为低电位， 因此 T51导通， T61 截止； 由于 ST (N-1 ) 点为低电位， 因此 Tl l、 Τ52和 Τ62截止； 由于 T1 1截止， 因此 T21禾卩 Τ22截止， ST (Ν) 点为低电位； 由于 ST (Ν) 点为低电位， 因此 Τ53禾卩 Τ63截止； 由于 T51导通且 CK为高电位， 因此 Ρ (Ν) 点同 CK一样为高 电位； 由于 Τ61、 Τ62和 Τ63截止， 因此 Κ (Ν) 点会因前一个时段 XCK为高电 位而仍然保持高电位 （因为缺乏放电路径） ； 由于 P (N) 点和 K (N) 点为高电 位， 因此 T32和 T42导通， T33和 T43导通， 进而使得 Q (N) 点和 G (N) 点 的电位仍然保持在第一电源 VSS 1的电位。
在时段 VI期间： 由于 CK为低电位， XCK为高电位， 因此 T51截止， T61 导通； 由于 ST (N-1 ) 点为低电位， 因此 Tl l、 T52和 T62截止； 由于 T1 1截止， 因此 T21禾卩 Τ22截止， ST (Ν) 点为低电位； 由于 ST (Ν) 点为低电位， 因此 Τ53和 Τ63截止； 由于 Τ51、 Τ52和 Τ53截止， 因此 Ρ (Ν) 点会因前一个时段 XCK为高电位而仍然保持高电位 （因为缺乏放电路径） ； 由于 T61导通且 XCK 为高电位， 因此 K (N) 点同 CK一样为高电位； 由于 P (N) 点和 K (N) 点为 高电位， 因此 T32禾卩 T42导通， T33禾卩 T43导通， 进而使得 Q (N) 点和 G (N) 点的电位仍然保持在第一电源 VSS1的电位。
此后， 只要没有新的高电位的续传信号 ST (N-1 ) 来到， 上述栅极驱动单元 就会在时段 V和时段 VI的工作状态之间来回切换。
从上面的信号时序分析可以看出， 由于晶体管 T42和 T43的漏极耦接第一电 源 VSS1， 因此图 2A所示的栅极驱动单元中的漏电回路已不复存在。本发明提供 的栅极驱动单元在实现原有功能的同时有效地解决了因两个负压源之间的电压 差而引起的漏电问题。
图 4A显示了本发明实施例二的栅极驱动单元的电路结构示意图。 该电路是 在图 3A所示的栅极驱动单元的基础上对其中的下拉保持单元 500做出了进一步 改进。 具体地， 该电路新增了晶体管 T54和 T64， 分别构成 Ρ (Ν) 点和 Κ (Ν) 点的放电路径。
晶体管 Τ54的栅极耦接第二时钟讯号 XCK， 其源极耦接晶体管 T51的源极， 其漏极耦接 P (N) 点。 晶体管 T54用于将 P (N) 点的电位快速地下拉至第二时 钟讯号 XCK的低电位。
晶体管 T64的栅极耦接第一时钟讯号 CK， 其源极耦接晶体管 T61的源极， 其漏极耦接 K (N) 点。 晶体管 T64用于将 K (N) 点的电位快速地下拉至第一 时钟讯号 CK的低电位。
图 4B显示了图 4A所示的栅极驱动单元的信号时序图。 下面以时段 V和时 段 VI为例详细地说明该电路的工作原理。
在时段 V期间： 由于 CK为高电位， XCK为低电位， 因此 T51和 T64导通， T54禾卩 T61截止； 由于 T51导通且 CK为高电位， 因此 P (N) 点同 CK一样为高 电位； 虽然 T61截止， 但是 T64导通， 因此 K (N) 点的电位通过 T64被快速地 下拉至 XCK的低电位。
在时段 VI期间： 由于 CK为低电位， XCK为高电位， 因此 T51和 T64截止， T54禾卩 T61导通； 虽然 T51截止， 但是 T54导通， 因此 P (N)点的电位通过 T64 被快速地下拉至 CK的低电位； 由于 T61导通且 XCK为高电位， 因此 K (N) 点 同 CK一样为高电位。 从上面的信号时序分析可以看出， 通过引入晶体管 T54和 T64， Ρ (Ν) 点和 Κ (Ν) 点的电位能够随着第一时钟讯号 CK和第二时钟讯号 XCK的高低变化而 变化， 使得下拉晶体管可以间歇性地工作， 从而能够在一定程度上增强下拉保持 单元乃至整个栅极驱动单元工作的稳定性。
图 5Α显示了本发明实施例三的栅极驱动单元的电路结构示意图。 该电路是 在图 3Α所示的栅极驱动单元的基础上对其中的下拉保持单元 500做出了另一种 改进。 具体地， 该电路新增了两个晶体管 T71和 Τ72， 用于将 ST (N) 点的电位 下拉至第二电源 VSS2的电位。 其中， 晶体管 T71和 T72的栅极分别耦接 P (N) 点和 K (N) 点， 其源极均耦接 ST (N) 点， 其漏极均耦接第二电源 VSS2。
图 5B显示了图 5A所示的栅极驱动单元的信号时序图。与图 3A的栅极驱动 单元不同的是， 当 P (N) 点和 /或 K (N) 点的电位为高电位时， 除了 Q (N) 点 和 G (N) 点的电位会被下拉至第一电源 VSS1的电位以外， ST (N) 点的电位也 会被下拉至第二电源 VSS2的电位。 由于 ST (N) 点的电位为第二电源 VSS2的 电位， 且 VSS2<VSS1<0， 因此晶体管 T52禾 Π/或 T62的栅极-源极的电压 Vgs<0， 晶体管 T52和 /或 T62能够更好地关闭， 有效地阻止 P (N) 点和 /或 K (N) 点的 电位的衰减。
图 6A显示了本发明实施例四的栅极驱动单元的电路结构示意图。 该电路实 质是图 3A、 图 4A和图 5A所示的三种栅极驱动单元的整合， 具备三种栅极驱动 单的所有功能和优点。 图 6B显示了图 6A所示的栅极驱动单元的信号时序图。 由 于前面已经详细地介绍过各种栅极驱动单的功能和优点， 因此此处不再赘述。
图 7A显示了本发明实施例五的栅极驱动单元的电路结构示意图。 该电路是 在图 6A所示的栅极驱动单元的基础上， 将输入给两个下拉保持模块 510和 520 的两个下拉保持控制信号改为低频的时钟讯号 LC1和 LC2，以降低整个下拉保持 单元 500的功耗。
图 7B显示了图 7A所示的栅极驱动单元的信号时序图。 下面以时段 IV和时 段 V为例详细地说明该电路的工作原理。
在时段 IV期间： 由于 LC1为高电位， LC2为低电位， 因此 T51和 T64导通， T54禾卩 T61截止； 由于 ST (N-1 ) 点为低电位， 因此 Tl l、 Τ52和 Τ62截止； 由 于第 N+1级栅极驱动单元输出的栅极信号 G (N+1 ) 为高电位， 因此 T31和 T41 导通， 使得 Q (Ν) 点和 G (Ν) 点的电位被下拉至第一电源 VSS1的电位； 由于 Q (N) 点为低电位， 因此 T21禾 B T22截止， ST (N) 点为低电位； 由于 ST (N) 点为低电位， 因此 T53和 T63截止； 由于 T51导通且 LC1为高电位， 因此 P (N) 点转为高电位； 由于 T64导通且 LC2为低电位， 因此 K (N) 点保持低电位。
在时段 V期间： 由于 LC1转为低电位， LC2转为高电位， 因此 T51和 T64 截止， T54禾卩 T61导通； 由于 ST (N-1 ) 点为低电位， 因此 Tl l、 Τ52禾卩 Τ62截 止； 由于 T11截止， 因此 T21禾卩 Τ22截止， ST (Ν) 点为低电位； 由于 ST (Ν) 点为低电位， 因此 Τ53禾 Β Τ63截止； 由于 Τ54导通且 LC1为低电位， 因此 Ρ (Ν) 点转为低电位， Τ32和 Τ42截止； 由于 T61导通且 LC2为高电位， 因此 Κ (Ν) 点转为高电位， Τ33和 Τ43导通， 进而使得 Q (Ν) 点和 G (Ν) 点的电位保持在 第一电源 VSS1的电位。
从上面的信号时序分析可以看出， 从时段 V开始， 只有下拉保持模块 520持 续地工作， 将 Q (Ν) 点和 G (Ν) 点的电位保持在第一电源 VSS1的电位。 在这 种情况下， 晶体管 Τ33和 Τ43由于长时间地处于导通的工作状态， 稳定性相对较 弱。
图 8Α显示了本发明实施例六的栅极驱动单元的电路结构示意图。 该电路是 在图 7Α所示的栅极驱动单元的基础上，将输入给第一下拉单元 400的晶体管 Τ41、 T31的栅极的下拉控制信号改为第 Ν+2级栅极驱动单元输出的栅极信号 G(N+2)。
图 8B显示了图 8A所示的栅极驱动单元的信号时序图。 下面以时段 IV为例 详细地说明该电路的工作原理。
在时段 IV期间： 由于 CK为低电位， XCK为高电位， 因此 T51截止， T61 导通； 由于 ST (N-1 ) 点为低电位， 因此 Tl l、 Τ52和 Τ62截止； 由于只有当第 Ν+2级栅极驱动单元输出的栅极信号 G (Ν+2 )为高电位时， T31和 T41才导通， 因此在本实施例中， Q (Ν)点的电位不是直接地而是分阶段地被下拉至第一电源 VSS1的电位， T21和 Τ22需要经过一定的延迟才能完全关闭， 这就使得 ST (Ν) 点和 G (Ν) 点能够被直接下拉至 CK的低电位； 由于 ST (Ν) 点为低电位， 因 此 Τ53和 Τ63截止； 由于 Τ51、 Τ52和 Τ53截止， 因此 Ρ (Ν) 点保持在低电位； 由于 T61导通且 XCK为高电位， 因此 Κ (Ν) 点同 XCK—样为高电位。
进一步地， 在上述第一下拉单元 400中， 由于在时段 IV期间， G (Ν) 点的 电位只通过晶体管 Τ22也能够下拉至低电位， 并且在时段 V期间， G (Ν) 点的 电位只通过下拉保持模块 510和 520也能够保持在低电位， 因此可以去掉晶体管 T31 (图 9显示的实施例七的栅极驱动单元） 。 去掉晶体管 T31后的栅极驱动单 元的工作方法没有发生变化， 其信号时序图与图 8B 的信号时序图完全相同， 此 处不再赘述。
图 10A显示了本发明实施例八的栅极驱动单元的电路结构示意图。该电路是 在图 7A所示的栅极驱动单元的基础上对其中的第一下拉单元 400做出了改进。 具体地， 该电路新增了晶体管 T73， 用以增强第一下拉单元 400的下拉能力。 其 中， 晶体管 Τ73的栅极耦接 G (N+1 ) ， 其源极耦接 ST (Ν) 点， 其漏极耦接第 二电源 VSS2。
图 10B显示了图 10A所示的栅极驱动单元在理想情况下的信号时序图。下面 以时段 IV和时段 V为例详细地说明该电路的工作原理。
在时段 IV期间： 由于 LC1为高电位， LC2为低电位， 因此 T51和 T64导通， T54禾卩 T61截止； 由于 ST (N-1 ) 点为低电位， 因此 Tl l、 Τ52和 Τ62截止； 由 于第 N+1级栅极驱动单元输出的栅极信号 G (N+1 ) 为高电位， 因此 T31、 T41 和 Τ73 导通， 进而使得 Q (Ν) 点和 G (Ν) 点的电位被下拉至第一电源 VSS1 的电位， 使得 ST (Ν) 点的电位被直接下拉至第二电源 VSS2的电位； 由于 ST (Ν) 点为低电位， 因此 Τ53和 Τ63截止； 由于 T51导通且 LC1为高电位， 因此 Ρ (Ν) 点转为高电位； 由于 Τ64导通且 LC2为低电位， 因此 Κ (Ν) 点保持低电 位。
在时段 V期间： 由于 LC1转为低电位， LC2转为高电位， 因此 T51和 Τ64 截止， Τ54禾卩 T61导通； 由于 ST (N-1 ) 点为低电位， 因此 Tl l、 Τ52禾卩 Τ62截 止； 由于第 N+1级栅极驱动单元输出的栅极信号 G (N+1 )为低电位， 因此 Τ31、 T41禾卩 Τ73 截止； 由于 T11截止， 因此 T21禾卩 Τ22截止， ST (Ν) 点保持在低电 位； 由于 ST (Ν) 点为低电位， 因此 Τ53和 Τ63截止； 由于 Τ54导通且 LC1为 低电位， 因此 Ρ (Ν) 点转为低电位， Τ32和 Τ42截止； 由于 T61导通且 LC2为 高电位， 因此 Κ (Ν) 点转为高电位， Τ33和 Τ43导通， 进而使得 Q (Ν) 点和 G (Ν) 点的电位继续保持在第一电源 VSS1的电位。
图 10C显示了图 10A所示的栅极驱动单元在实际情况下的信号时序图。从图 10C可以看出， ST (Ν) 点的电位被下拉至第一电源 VSS1的电位， 使得 Ρ (Ν) 点和 Κ (Ν) 点的电位能够快速上升， 从而加强了栅极驱动单元的响应能力。 这 点对于大尺寸的液晶显示面板尤为重要。但是在实际应用中，考虑到续传信号 ST (N) 的负载能力， 晶体管 T73的尺寸不宜过大， 因此晶体管 T73的下拉能力有 限。 特别是当 ST (N) 点的电位下降的延迟时间超出 G (N) 点的电位下降的延 迟时间时， Q (N) 点可能会出现较强的漏电， 致使下一帧的 Q (N+1 ) 不能抬升 到正常的电位（如图 10D所示） 。 因此需要通过其他途径进一步强化第一下拉单 元 400的下拉能力。
图 11A显示了本发明实施例九的栅极驱动单元的电路结构示意图。该电路是 在图 10A所示的栅极驱动单元的基础上对其中的第一下拉单元 400做出了进一步 改进。具体地，将输入给晶体管 T41栅极的下拉控制信号改为第 N+2级栅极驱动 单元输出的栅极信号 G (N+2) ， 而输入给晶体管 T31和 T73栅极的下拉控制信 号仍然保持第 N+1级栅极驱动单元输出的栅极信号 G (N+1 ) 不变。
图 11B显示了图 11A所示的栅极驱动单元在理想情况下的信号时序图。下面 以时段 IV和时段 V为例详细地说明该电路的工作原理。
在时段 IV期间： 由于 LC1为高电位， LC2为低电位， 因此 T51和 T64导通， T54禾卩 T61截止； 由于 ST (N-1 ) 点为低电位， 因此 Tl l、 Τ52和 Τ62截止； 由 于第 N+1级栅极驱动单元输出的栅极信号 G (N+1 )为高电位， 第 Ν+2级栅极驱 动单元输出的栅极信号 G (Ν+2) 为低电位， 因此 T31和 Τ73导通， T41截止； 同时， 由于 Q (Ν) 点的电位不是直接地而是分阶段地下拉至第一电源 VSS1 的 电位， 因此 T21和 Τ22需要经过一定的延迟才能完全关闭； ¾ft在晶体管 T21和 T31 的共同作用下， G (N) 点被下拉至低电位， 在晶体管 T22和 T73的共同作 用下， ST (N) 点被下拉至低电位； 由于 ST (N) 点为低电位， 因此 T53和 T63 截止； 由于 T51导通且 LC1为高电位， 因此 P (N) 点转为高电位； 由于 T64导 通且 LC2为低电位， 因此 K (N) 点保持低电位。
在时段 V期间： 由于 LC1转为低电位， LC2转为高电位， 因此 T51和 T64 截止， T54禾卩 T61导通； 由于 ST (N-1 ) 点为低电位， 因此 Tl l、 Τ52禾卩 Τ62截 止； 由于第 N+1级栅极驱动单元输出的栅极信号 G (N+1 )为低电位， 第 Ν+2级 栅极驱动单元输出的栅极信号 G (Ν+2) 为高电位， 因此 T31和 Τ73 截止， T41 导通； 由于 T41导通， 因此 Q (Ν) 点的电位保持在第一电源 VSS1的电位； 由 于 Q (Ν) 点为低电位， 因此 T21和 Τ22截止； 由于 T21截止， 因此 ST (Ν) 点 保持在低电位； 由于 ST (Ν) 点为低电位， 因此 Τ53和 Τ63截止； 由于 Τ54导 通且 LC1为低电位， 因此 Ρ (Ν) 点转为低电位， Τ32和 Τ42截止； 由于 T61导 通且 LC2为高电位， 因此 K (N) 点转为高电位， T33和 T43导通， 进而使得 Q (N) 点和 G (N) 点的电位继续保持在第一电源 VSS1的电位。
进一步地， 在上述第一下拉单元 400中， 由于在时段 IV期间， G (N) 点的 电位只通过晶体管 T22也能够下拉至低电位， 并且在时段 V期间， G (N) 点的 电位只通过下拉保持模块 510和 520也能够保持在低电位， 因此可以去掉晶体管 T31 (图 12显示的实施例十的栅极驱动单元） 。 去掉晶体管 T31后的栅极驱动单 元的工作方法没有发生变化， 其信号时序图与图 11B完全相同， 此处不再赘述。
图 13A显示了包含图 11A所示的栅极驱动单元的栅极驱动电路的输出信号示 意图 （利用 SPICE模拟） 。 相应地， 图 13B是 Q (N) 点的信号波形图， 图 13C 是 P (N) 点和 K (N) 点的信号波形图。 从图中可以看出， 栅极驱动电路的工作 性能稳定， 相邻级数之间的栅极电压相差不足 0.1V， 所有级数的栅极驱动单元都 能完整输出。
在上面十个实施例中， 第一电源 VSS1用于下拉 G (N) 点和 Q (N) 点的电 位， 第二电源 VSS2用于下拉 P (N) 点和 K (N) 点的电位， 以及必要时下拉 ST (N)点的电位，从而消除了因为两个负电源之间的电压差而存在的漏电回路 L100 和 L200。需要说明的是，本发明的提出的技术方案可以不限于此。在实际应用中， 也可以根据需要只消除漏电回路 L200。下面参照附图和实施例详细的说明这种情 况的栅极驱动电路及其工作原理。
图 14A显示了本发明实施例十一的栅极驱动单元的电路结构示意图。该电路 也是在图 2A所示的栅极驱动单元的基础上做出了改进。 具体地， 在第一下拉单 元 400中新增了晶体管 T44。 其中， 晶体管 Τ44的栅极短接源极， 并耦接晶体管 T41的漏极， 晶体管 Τ44的漏极耦接第二电源 VSS2。 晶体管 T44相当于一个正 极连接晶体管 T41的源极的二极管， 用于阻止漏电流从第二电源 VSS2流向第一 电源 VSS1。 通常， 晶体管 T44的沟道宽度应该设置成晶体管 T41的沟道宽度的 5〜10倍， 才能有效地阻止两个负电源之间的串扰电流， 也即漏电流。
图 14B显示了图 14A所示的栅极驱动单元的信号时序图。其中，第一时钟讯 号 CK和第二时钟讯号 XCK为相位互补的两组脉冲信号。
在时段 I期间： 由于 CK为高电位， XCK为低电位， 因此 T51导通， T61截 止； 由于 ST (N-1 ) 点为低电位， 因此 T11截止； 由于 T11截止， 因此 T21和 T22截止， T52和 T62截止； 由于 T21和 T22截止， 因此 ST (N) 点为低电位； 由于 T51导通且 CK为高电位， 因此 P (N) 点同 CK一样为高电位； 由于 T61 和 T62截止，因此 K (N)点会因前一个时段 XCK为高电位而仍然保持高电位（因 为缺乏放电路径）； 由于 P (N)点和 K (N)点为高电位， 因此 T32和 T42导通， T33和 T43导通， 进而使得 Q (N) 点的电位被下拉至第二电源 VSS2的电位， 使得 G (N) 点的电位被下拉至第一电源 VSS1的电位。
在时段 Π期间： 由于 CK为低电位， XCK为高电位， 因此 T51截止， T61 导通； 由于 ST (N-1 ) 点为高电位， 因此 T11导通； 由于 T11导通且第 N-1级栅 极驱动单元输出的栅极信号 G (N-1 ) 为高电位， 因此 T21和 T22导通， T52和 T62导通， 同时 Cb在 G (N-1 ) 的作用下充电而达到第一电位， 也即将 Q (N) 点的电位抬升至第一电位； 由于 T22导通且 CK为低电位， 因此 ST (N) 点为低 电位； 由于 T52和 T62导通， 因此 P (N) 点和 K (N) 点的电位被下拉至第二电 源 VSS2的电位， 进而使得 T32和 T42截止， T33和 T43截止； 由于 T21导通但 CK为低电位， 因此 G (N) 点保持在低电位。
在时段 ΠΙ期间： 由于 CK为高电位， XCK为低电位， 因此 T51导通， T61 截止； 由于 ST (N-l ) 点为低电位， 因此 T11截止； 由于 Cb的储能作用， 因此 T21和 T22的栅极仍然保持在高电位， T21和 T22保持导通， 同理 T52和 T62也 保持导通； 由于 T22导通且 CK为高电位， 因此 ST (N)点与 CK一样为高电位； 由于 T52和 T62导通， 因此 P (N) 点和 K (N) 点的电位仍然保持在第二电源 VSS2的电位， 进而使得 T32和 T42截止， T33和 T43截止； 由于 CK为高电位， 因此 Cb在 CK的作用下再次充电而达到比第一电位更高的第二电位， 也即将 Q (N) 点的电位抬升至比第一电位更高的第二电位； 由于 T21导通且 CK为高电 位， 因此 G (N) 点同 CK一样为高电位。
在时段 IV期间： 由于 CK为低电位， XCK为高电位， 因此 T51截止， T61 导通； 由于 ST (N-1 ) 点为低电位， 因此 T11截止； 由于第 N+1级栅极驱动单元 输出的栅极信号 G (N+1 ) 为高电位， 因此 T31和 T41导通； 由于 T41导通， 且 Q (N) 点的电位从第二电位开始下降， 因此晶体管 T44会短时间地处于导通状 态， 直至 Q (N) 点的电位接近第二电源 VSS2的电位； 由于 T31导通， 因此 G (N) 点的电位被下拉至第一电源 VSS1的电位； 当 Q (N) 点的电位被下拉至第 二电源 VSS2的电位时， T21和 T22截止， T52和 T62截止， ST (N) 点为低电 位； 由于 T51和 T52截止， 因此 P (N) 点保持在低电位； 由于 T61导通且 XCK 为高电位， 因此 K (Ν) 点同 XCK—样为高电位。
在时段 V期间： 由于 CK为高电位， XCK为低电位， 因此 T51导通， T61 截止； 由于 ST (N-1 ) 点为低电位， 因此 T11截止； 会因前一个时段 Q (N) 点 的电位已经被下拉至为第二电源 VSS2的电位， 因此 T21和 T22截止； 由于 T21 和 T22截止， 因此 ST (N) 点为低电位； 由于第 N+1级栅极驱动单元输出的栅 极信号 G (N+1 ) 为低电位， 因此 T31和 T41截止； 由于 T51导通且 CK为高电 位， 因此 P (N) 点同 CK一样为高电位； 由于 T61和 T62截止， 因此 K (N) 点 会因前一个时段 XCK为高电位而仍然保持高电位（因为缺乏放电路径）； 由于 P
(N) 点和 K (N) 点为高电位， 因此 T32和 T42导通， T33和 T43导通， 进而 使得 Q (N) 点的电位仍然保持在第二电源 VSS2的电位， 使得 G (N) 点的电位 仍然保持在第一电源 VSS1的电位。
在时段 VI期间： 由于 CK为低电位， XCK为高电位， 因此 T51截止， T61 导通； 由于 ST (N-1 ) 点为低电位， 因此 T11截止； 会因前一个时段 Q (N) 点 的电位保持在第二电源 VSS2的电位， 因此 T21和 T22截止； 由于 T21和 T22截 止， 因此 ST (N) 点为低电位； 由于第 N+1级栅极驱动单元输出的栅极信号 G
(N+1 ) 为低电位， 因此 T31禾卩 T41截止； 由于 T51和 T52截止， 因此 P (N) 点会因前一个时段 CK为高电位而仍然保持高电位 （因为缺乏放电路径） ； 由于 T61导通且 XCK为高电位， 因此 K (N) 点同 CK一样为高电位； 由于 P (N) 点和 K (N) 点为高电位， 因此 T32和 T42导通， T33和 T43导通， 进而使得 Q
(N) 点的电位仍然保持在第二电源 VSS2的电位， 使得 G (N) 点的电位仍然保 持在第一电源 VSS1的电位。
图 15A显示了本发明实施例十二的栅极驱动单元的电路结构示意图。该电路 是在图 14A所示的栅极驱动单元的基础上对其中的下拉保持单元 500做出了改 进。 具体地， 该电路新增了晶体管 T54和 T64， 分别构成 Ρ (Ν) 点和 Κ (Ν) 点 的放电路径。
晶体管 Τ54的栅极短接漏极， 并且耦接 Ρ (Ν) 点， 晶体管 Τ54的源极耦接 晶体管 T51的源极， 以接收第一时钟讯号 CK。 晶体管 T54相当于一个正极连接 P (N) 点的二极管， 用于将 P (N) 点的电位快速地下拉至第一时钟讯号 CK的 低电位。
晶体管 T64的栅极短接漏极， 并且耦接 P (N) 点， 晶体管 T64的源极耦接 晶体管 T61 的源极， 以接收第二时钟讯号 XCK。 晶体管 T64相当于一个正极连 接 K (N)点的二极管， 用于将 K (N)点的电位快速地下拉至第二时钟讯号 XCK 的低电位。
图 15B显示了图 15A所示的栅极驱动单元的信号时序图。 下面以时段 V和 时段 VI为例详细地说明该电路的工作原理。
在时段 V期间： 由于 CK为高电位， XCK为低电位， 因此 T51和 T64导通， T54禾卩 T61截止； 由于 T51导通且 CK为高电位， 因此 P (N) 点同 CK一样为高 电位； 虽然 T61截止， 但是 T64导通， 因此 K (N) 点的电位通过 T64被快速地 下拉至 XCK的低电位。
在时段 VI期间： 由于 CK为低电位， XCK为高电位， 因此 T51和 T64截止， T54禾卩 T61导通； 虽然 T51截止， 但是 T54导通， 因此 P (N)点的电位通过 T54 被快速地下拉至 CK的低电位； 由于 T61导通且 XCK为高电位， 因此 K (N) 点 同 CK一样为高电位。
从上面的信号时序分析可以看出，虽然本实施例中的晶体管 T54和 T64与实 施例二中的晶体管 T54和 T64的连接方式不同， 但是工作原理一样， 能够实现相 同的技术效果。
图 16A显示了本发明实施例十三的栅极驱动单元的电路结构示意图。该电路 与实施例八的栅极驱动单元的电路结构十分相似， 只是第一电源 VSS1用于下拉 G (N) 点、 P (N) 点和 K (N) 点的电位， 第二电源 VSS2用于下拉 Q (N) 点 和 ST (N)点的电位。 晶体管 T54和 T64采用了实施例十二中晶体管 T54和 T64 的连接方式。 此外， 在第一下拉单元中增加了晶体管 T44， 用于阻止漏电流从第 二电源 VSS2流向第一电源 VSS1。
图 16B显示了图 16A所示的栅极驱动单元的信号时序图。由于本实施例的栅 极驱动单元与实施例八的栅极驱动单元的工作原理相同， 因此此处不再赘述。
图 17显示了包含图 16A所示栅极驱动单元的栅极驱动电路的输出信号示意 图 （利用 SPICE模拟） 。 从图中可以看出， 在输出 60级 5帧画面信号的期间， 栅极驱动电路的工作性能稳定， 相邻级数之间的栅极电压相差不足 0.1V， 所有级 数的栅极驱动单元都能完整输出。
由于 ST (N+1 ) 信号与 G (N+1 ) 信号同步， 因此上述实施例中的 G (N+1 ) 信号也可以替换为 ST (N+1 ) 信号。 虽然本发明所披露的实施方式如上， 但所述的内容只是为了便于理解本发明 而采用的实施方式， 并非用于限定本发明。 任何本发明所属技术领域内的技术人 员， 在不脱离本发明所揭露的精神和范围的前提下， 在实施的形式上及细节上所 作的任何修改与变化， 都应该在本发明的专利保护范围内。

Claims

权利要求书
1. 一种栅极驱动电路， 其中包括多级栅极驱动单元， 所述第 N级栅极驱动 单元包括：
上拉控制单元， 其用于输出上拉控制信号；
上拉单元， 其控制端耦接所述上拉控制单元的输出端， 以根据所述上拉控制 信号和时钟讯号上拉栅极信号输出端的电位， 使本级栅极驱动单元输出栅极信 号；
下传单元， 其控制端耦接所述上拉控制单元的输出端， 以根据所述上拉控制 信号和时钟讯号输出续传信号；
第一下拉单元， 其耦接在所述栅极信号输出端、 上拉单元和下传单元的控制 端与第一电源和第二电源之间， 以根据下拉控制信号将所述栅极信号输出端的电 位和 /或将所述上拉单元和下传单元的控制端的电位下拉至所述第一电源或第二 电源的电位， 从而关闭所述栅极信号输出端和 /或关闭所述上拉单元和下传单元； 下拉保持单元， 其耦接在所述栅极信号输出端、 上拉单元和下传单元的控制 端与第一电源和第二电源之间， 以根据下拉保持控制信号将所述栅极信号输出端 的电位和 /或将所述上拉单元和下传单元的控制端的电位保持在所述第一电源或 第二电源的电位；
其中，所述第一下拉单元和 /或下拉保持单元还耦接在所述下传单元的输出端 与第二电源之间， 用于将所述续传信号下拉和 /或保持在所述第二电源的电位， 所 述第二电源的电位低于所述第一电源的电位。
2. 如权利要求 1所述的栅极驱动电路， 其中：
所述第一电源和第二电源均为负电压。
3. 如权利要求 1 所述的栅极驱动电路， 其中所述下拉保持单元中包括能够 交替工作的第一下拉保持模块和第二下拉保持模块， 每一个下拉保持模块均包 括：
控制子模块， 其用于输出所述下拉保持控制信号；
第一下拉晶体管， 其栅极耦接所述控制子模块的输出端， 以接收所述下拉保 持控制信号， 其第一端耦接所述栅极信号输出端， 其第二端耦接所述第一电源或 第二电源；
第二下拉晶体管， 其栅极耦接所述控制子模块的输出端， 以接收所述下拉保 持控制信号， 其第一端耦接所述上拉控制单元的输出端， 其第二端耦接所述第一 电源或第二电源；
第三下拉晶体管， 其栅极耦接所述控制子模块的输出端， 以接收所述下拉保 持控制信号， 其第一端和第二端分别耦接所述下传单元的输出端和第二电源。
4. 如权利要求 3所述的栅极驱动电路， 其中所述控制子模块均包括： 第一晶体管， 其栅极短接第一端， 其第二端耦接所述控制子模块的输出端； 第二晶体管， 其第一端和第二端分别耦接所述第一晶体管的第一端和所述控 制子模块的输出端；
第三晶体管， 其栅极接收第 N-1级栅极驱动单元输出的续传信号， 其第一端 和第二端分别耦接所述控制子模块的输出端和第二电源；
第四晶体管， 其栅极接收本级栅极驱动单元输出的续传信号， 其第一端和第 二端分别耦接所述控制子模块的输出端和第二电源；
其中， 所述第一下拉保持模块的第一晶体管的栅极和所述第二下拉保持模块 的第二晶体管的栅极接收第一控制信号， 所述第一下拉保持模块的第二晶体管的 栅极和所述第二下拉保持模块的第一晶体管的栅极接收第二控制信号， 所述第一 控制信号和第二控制信号为相位互补的脉冲信号。
5. 如权利要求 3所述的栅极驱动电路， 其中所述控制子模块均包括： 第一晶体管， 其栅极短接第一端， 其第二端耦接所述控制子模块的输出端； 第二晶体管， 其栅极耦接所述控制子模块的输出端， 第一端和第二端分别耦 接所述第一晶体管的第一端和所述控制子模块的输出端；
第三晶体管， 其栅极接收第 N-1级栅极驱动单元输出的续传信号， 其第一端 和第二端分别耦接所述控制子模块的输出端和第二电源；
第四晶体管， 其栅极接收本级栅极驱动单元输出的续传信号， 其第一端和第 二端分别耦接所述控制子模块的输出端和第二电源；
其中， 所述第一下拉保持模块的第一晶体管的栅极接收第一控制信号， 所述 第二下拉保持模块的第一晶体管的栅极接收第二控制信号， 所述第一控制信号和 第二控制信号为相位互补的脉冲信号。
6. 如权利要求 4所述的栅极驱动电路， 其中：
所述第一控制信号为所述时钟讯号。
7. 如权利要求 5所述的栅极驱动电路， 其中：
所述第一控制信号为所述时钟讯号。
8. 如权利要求 4所述的栅极驱动电路， 其中：
所述第一控制信号为低频的脉冲信号。
9. 如权利要求 8所述的栅极驱动电路， 其中：
当第 N+2级栅极驱动单元输出高电位的栅极信号时，所述第一控制信号发生 翻转。
10. 如权利要求 1所述的栅极驱动电路， 其中：
所述第一下拉单元将所述栅极信号输出端的电位下拉至所述第一电源的电 位， 以及将所述上拉单元和下传单元的控制端的电位下拉至所述第二电源的电 位；
所述下拉保持单元将所述栅极信号输出端的电位保持在所述第一电源的电 位， 以及将所述上拉单元和下传单元的控制端的电位保持在所述第二电源的电 位。
11. 如权利要求 1所述的栅极驱动电路， 其中：
所述第一下拉单元将所述栅极信号输出端的电位， 以及将所述上拉单元和下 传单元的控制端的电位下拉至所述第一电源的电位；
所述下拉保持单元将所述栅极信号输出端的电位， 以及将所述上拉单元和下 传单元的控制端的电位保持在所述第一电源的电位。
12. 如权利要求 11所述的栅极驱动电路， 其中所述第一下拉单元包括： 第一晶体管， 其栅极接收所述下拉控制信号， 其第一端和第二端分别耦接所 述上拉控制单元的输出端和第一电源；
第二晶体管， 其栅极接收所述下拉控制信号， 其第一端和第二端分别耦接所 述栅极信号输出端和第一电源；
其中， 所述下拉控制信号为第 N+1 级栅极驱动单元输出的栅极信号或者第 N+2级栅极驱动单元输出的栅极信号。
13. 如权利要求 11所述的栅极驱动电路， 其中所述第一下拉单元包括： 第一晶体管， 其栅极接收所述下拉控制信号， 其第一端和第二端分别耦接所 述上拉控制单元的输出端和第一电源；
其中， 所述下拉控制信号为第 N+2级栅极驱动单元输出的栅极信号。
14. 如权利要求 11所述的栅极驱动电路， 其中所述第一下拉单元包括： 第一晶体管， 其栅极接收所述下拉控制信号， 其第一端和第二端分别耦接所 述上拉控制单元的输出端和第一电源；
第二晶体管， 其栅极接收所述下拉控制信号， 其第一端和第二端分别耦接所 述栅极信号输出端和第一电源；
第三晶体管， 其栅极接收所述下拉控制信号， 其第一端和第二端分别耦接所 述下传单元的输出端和第二电源；
其中， 所述下拉控制信号为第 N+1级栅极驱动单元输出的栅极信号。
15. 如权利要求 11所述的栅极驱动电路， 其中所述第一下拉单元包括： 第一晶体管， 其栅极接收第一下拉控制信号， 其第一端和第二端分别耦接所 述上拉控制单元的输出端和第一电源；
第二晶体管， 其栅极接收第二下拉控制信号， 其第一端和第二端分别耦接所 述下传单元的输出端和第二电源；
其中， 所述第一下拉控制信号为第 N+2级栅极驱动单元输出的栅极信号， 所 述第二下拉控制信号为第 N+1级栅极驱动单元输出的栅极信号。
16. 如权利要求 15所述的栅极驱动电路， 其中所述第一下拉单元 第三晶体管， 其栅极接收所述第二下拉控制信号， 其第一端和第二端分别耦 接所述栅极信号输出端和第一电源。
17. 如权利要求 12所述的栅极驱动电路， 其中所述第一下拉单元还包括： 阻流晶体管， 其栅极短接第一端， 其第一端和第二端分别耦接所述第一晶体 管的第二端和第二电源。
18. 如权利要求 13所述的栅极驱动电路， 其中所述第一下拉单元还包括： 阻流晶体管， 其栅极短接第一端， 其第一端和第二端分别耦接所述第一晶体 管的第二端和第二电源。
19. 如权利要求 16所述所述的栅极驱动电路， 其中：
所述第一下拉单元中， 所述阻流晶体管的沟道宽度是所述第一晶体管的沟道 宽度的 5〜10倍。
20. 如权利要求 1所述所述的栅极驱动电路， 其中：
所述上拉控制信号为第 N-1级栅极驱动单元输出的栅极信号。
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