CN104050941A - 一种栅极驱动电路 - Google Patents

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Abstract

本发明涉及一种栅极驱动电路，其包括多级栅极驱动单元。每一级栅极驱动单元包括上拉控制单元、上拉单元、下传单元、第一下拉单元和下拉保持单元，以及升压单元。其中，第一下拉单元和下拉保持单元分别用于将栅极信号输出端的电位，以及将上拉单元和下传单元的控制端的电位下拉和保持在第一电源或第二电源的电位，此外第一下拉单元和下拉保持单元还分别用于将下传单元的输出端的电位下拉和保持在第二电源的电位，其中第二电源的电位低于第一电源的电位。在本发明提供的栅极驱动电路中，下拉保持单元中的晶体管能够更好地关闭，从而有效地降低了栅极驱动电路中的漏电流，提高了栅极驱动电路长期工作的可靠性和稳定性。

Description

一种栅极驱动电路
技术领域
本发明涉及液晶显示驱动技术，特别是关于一种液晶显示器的栅极驱动电路。
背景技术
一般而言，液晶显示装置包括多个像素单元，以及用于驱动这些像素单元工作的栅极驱动电路(Gate IC)和源极驱动电路(Source IC)。其中，栅极驱动电路由多个级联的栅极驱动单元组成。这些栅极驱动单元通过其耦接的栅极线依序输出栅极信号，控制显示区中相应的开关晶体管逐行开启，从而使得源极驱动电路输出的数据信号写入对应的像素单元中，完成相应的图像显示工作。因此，栅极驱动单元工作的稳定性对于显示装置的正确成像有着举足轻重的影响。目前，市场上薄膜晶体管液晶显示装置中栅极驱动电路的结构大致相同。每一级栅极驱动单元都包括上拉控制单元(Pull-up control part)、上拉单元(Pull-up part)、下传单元(Transfer part)、第一下拉单元(Key pull-down part)、下拉保持单元(Pull-down holding part)和升压单元(Boost part)。
图1显示了现有的一种栅极驱动单元的组成结构示意图。其中包括：
上拉控制单元100，其用于输出上拉控制信号(图中未示出)；
上拉单元200，其控制端(图中Q(N)点)耦接上拉控制单元100的输出端，用于根据上拉控制信号和时钟讯号CK上拉栅极信号输出端(图中G(N)点)的电位，使本级栅极驱动单元输出栅极信号G(N)；
下传单元300，其控制端(图中Q(N)点)耦接上拉控制单元100的输出端，用于根据上拉控制信号和时钟讯号CK输出续传信号ST(N)；
第一下拉单元400，其耦接在栅极信号输出端(图中G(N)点)、上拉单元200和下传单元300的控制端(图中Q(N)点)与第一电源VSS1和第二电源VSS2之间，用于根据下拉控制信号将栅极信号输出端的电位和/或将上拉单元和下传单元的控制端的电位下拉至第一电源或第二电源的电位，从而关闭栅极信号输出端和/或关闭上拉单元和下传单元；
下拉保持单元500，其耦接在栅极信号输出端(图中G(N)点)、上拉单元200和下传单元300的控制端(图中Q(N)点)与第一电源VSS1和第二电源VSS2之间，用于根据下拉保持控制信号将栅极信号输出端的电位和/或将上拉单元和下传单元的控制端的电位保持在第一电源或第二电源的电位；
升压单元600，其耦接上拉单元200和下传单元300的控制端(图中Q(N)点)，用于通过抬升上拉单元和下传单元的控制端的电位来确保本级栅极驱动单元正确输出栅极信号。
在上述栅极驱动电路中，负责下拉节点电压的第一电源VSS1和第二电源VSS2通常设置成负电压，且VSS2<VSS1<0，以避免上拉单元200和下拉保持单元500中出现漏电流，影响栅极驱动单元的正常输出。但这只是一种理想的工作状态。经过长期的研究测试，本发明的发明人发现在上述栅极驱动电路中，由于第一电源VSS1和第二电源VSS2之间存在电压差，栅极驱动电路中不可避免地存在漏电路径。严重时，由于漏电流的原因，负责提供第一电源VSS1和第二电源VSS2的电源芯片会因为长时间处于负电压正电流的工作状态而烧毁，进而导致液晶显示装置出现显示异常的现象。
此外，由于第一电源VSS1和第二电源VSS2之间存在电压差，在下拉保持单元500中，原本应该关闭的晶体管会因为栅极与源极之间的电压大于零而处于正偏的工作状态。也即原本应该关闭的晶体管不能完全关闭，其内部有漏电流流过。尤其在高温操作时，这种漏电流会增大，严重时会导致下拉保持单元500的电压保持功能完全失效，进而导致整个栅极驱动电路完全失效。
另一方面，下拉保持单元500通常由两个下拉保持模块组成。这两个下拉保持模块通常在相位互补的两个时钟讯号的控制下交替工作。由于缺乏有效的放电路径，两个下拉保持模块中的晶体管的栅极会因为所积累的电荷而长时间处于高电位的状态。晶体管也即长时间处于导通的工作状态，稳定性会变差。这会缩短整个栅极驱动电路的使用寿命。
综上所述，如何降低乃至消除栅极驱动单元中的漏电流，提升栅极驱动单元长期工作的可靠性和稳定性是液晶显示驱动技术中亟待解决的技术问题。
发明内容
针对上述问题，本发明提出了一种漏电流小、可靠性和稳定性高的栅极驱动电路。该栅极驱动电路中包括多级栅极驱动单元，第N级栅极驱动单元包括；
上拉控制单元，其用于输出上拉控制信号；
上拉单元，其控制端耦接所述上拉控制单元的输出端，以根据所述上拉控制信号和时钟讯号上拉栅极信号输出端的电位，使本级栅极驱动单元输出栅极信号；
下传单元，其控制端耦接所述上拉控制单元的输出端，以根据所述上拉控制信号和时钟讯号输出续传信号；
第一下拉单元，其耦接在所述栅极信号输出端、上拉单元和下传单元的控制端与第一电源和第二电源之间，以根据下拉控制信号将所述栅极信号输出端的电位和/或将所述上拉单元和下传单元的控制端的电位下拉至所述第一电源或第二电源的电位，从而关闭所述栅极信号输出端和/或关闭所述上拉单元和下传单元；
下拉保持单元，其耦接在所述栅极信号输出端、上拉单元和下传单元的控制端与第一电源和第二电源之间，以根据下拉保持控制信号将所述栅极信号输出端的电位和/或将所述上拉单元和下传单元的控制端的电位保持在所述第一电源或第二电源的电位；
其中，所述第一下拉单元和/或下拉保持单元还耦接在所述下传单元的输出端与第二电源之间，用于将所述续传信号下拉和/或保持在所述第二电源的电位，所述第二电源的电位低于所述第一电源的电位。
根据本发明的实施例，上述第一电源和第二电源均为负电压。
根据本发明的实施例，上述下拉保持单元中包括能够交替工作的第一下拉保持模块和第二下拉保持模块，每一个下拉保持模块均包括：
控制子模块，其用于输出所述下拉保持控制信号；
第一下拉晶体管，其栅极耦接所述控制子模块的输出端，以接收所述下拉保持控制信号，其第一端耦接所述栅极信号输出端，其第二端耦接所述第一电源或第二电源；
第二下拉晶体管，其栅极耦接所述控制子模块的输出端，以接收所述下拉保持控制信号，其第一端耦接所述上拉控制单元的输出端，其第二端耦接所述第一电源或第二电源；
第三下拉晶体管，其栅极耦接所述控制子模块的输出端，以接收所述下拉保持控制信号，其第一端和第二端分别耦接所述下传单元的输出端和第二电源；
根据本发明的一个实施方案，上述控制子模块可以包括：
第一晶体管，其栅极短接第一端，其第二端耦接所述控制子模块的输出端；
第二晶体管，其第一端和第二端分别耦接所述第一晶体管的第一端和所述控制子模块的输出端；
第三晶体管，其栅极接收第N-1级栅极驱动单元输出的续传信号，其第一端和第二端分别耦接所述控制子模块的输出端和第二电源；
第四晶体管，其栅极接收本级栅极驱动单元输出的续传信号，其第一端和第二端分别耦接所述控制子模块的输出端和第二电源；
其中，所述第一下拉保持模块的第一晶体管的栅极和所述第二下拉保持模块的第二晶体管的栅极接收第一控制信号，所述第一下拉保持模块的第二晶体管的栅极和所述第二下拉保持模块的第一晶体管的栅极接收第二控制信号，所述第一控制信号和第二控制信号为相位互补的脉冲信号。
根据本发明的另一个实施方案，上述控制子模块可以包括：
第一晶体管，其栅极短接第一端，其第二端耦接所述控制子模块的输出端；
第二晶体管，其栅极耦接所述控制子模块的输出端，第一端和第二端分别耦接所述第一晶体管的第一端和所述控制子模块的输出端；
第三晶体管，其栅极接收第N-1级栅极驱动单元输出的续传信号，其第一端和第二端分别耦接所述控制子模块的输出端和第二电源；
第四晶体管，其栅极接收本级栅极驱动单元输出的续传信号，其第一端和第二端分别耦接所述控制子模块的输出端和第二电源；
其中，所述第一下拉保持模块的第一晶体管的栅极接收第一控制信号，所述第二下拉保持模块的第一晶体管的栅极接收第二控制信号，所述第一控制信号和第二控制信号为相位互补的脉冲信号。
上述实施例中，所述第一控制信号可以为所述时钟讯号。
上述实施例中，所述第一控制信号可以为低频的脉冲信号。
进一步地，当第N+2级栅极驱动单元输出高电位的栅极信号时，所述第一控制信号发生翻转。
根据本发明的一个实施方案，上述第一下拉单元可以将所述栅极信号输出端的电位下拉至所述第一电源的电位，以及将所述上拉单元和下传单元的控制端的电位下拉至所述第二电源的电位；
所述下拉保持单元将所述栅极信号输出端的电位保持在所述第一电源的电位，以及将所述上拉单元和下传单元的控制端的电位保持在所述第二电源的电位。
根据本发明的另一个实施方案，上述第一下拉单元将所述栅极信号输出端的电位，以及将所述上拉单元和下传单元的控制端的电位下拉至所述第一电源的电位；
所述下拉保持单元将所述栅极信号输出端的电位，以及将所述上拉单元和下传单元的控制端的电位保持在所述第一电源的电位。
根据本发明的一个实施例，上述第一下拉单元可以包括：
第一晶体管，其栅极接收所述下拉控制信号，其第一端和第二端分别耦接所述上拉控制单元的输出端和第一电源；
第二晶体管，其栅极接收所述下拉控制信号，其第一端和第二端分别耦接所述栅极信号输出端和第一电源；
其中，所述下拉控制信号为第N+1级栅极驱动单元输出的栅极信号或者第N+2级栅极驱动单元输出的栅极信号。
根据本发明的一个实施例，上述第一下拉单元可以包括：
第一晶体管，其栅极接收所述下拉控制信号，其第一端和第二端分别耦接所述上拉控制单元的输出端和第一电源；
其中，所述下拉控制信号为第N+2级栅极驱动单元输出的栅极信号。
根据本发明的另一个实施例，上述第一下拉单元可以包括：
第一晶体管，其栅极接收所述下拉控制信号，其第一端和第二端分别耦接所述上拉控制单元的输出端和第一电源；
第二晶体管，其栅极接收所述下拉控制信号，其第一端和第二端分别耦接所述栅极信号输出端和第一电源；
第三晶体管，其栅极接收所述下拉控制信号，其第一端和第二端分别耦接所述下传单元的输出端和第二电源；
其中，所述下拉控制信号为第N+1级栅极驱动单元输出的栅极信号。
根据本发明的又一个实施例，上述第一下拉单元可以包括：
第一晶体管，其栅极接收第一下拉控制信号，其第一端和第二端分别耦接所述上拉控制单元的输出端和第一电源；
第二晶体管，其栅极接收第二下拉控制信号，其第一端和第二端分别耦接所述下传单元的输出端和第二电源；
其中，所述第一下拉控制信号为第N+2级栅极驱动单元输出的栅极信号，所述第二下拉控制信号为第N+1级栅极驱动单元输出的栅极信号。
且进一步的，在所述又一个实施例中，上述第一下拉单元还可以包括第三晶体管，其栅极接收所述第二下拉控制信号，其第一端和第二端分别耦接所述栅极信号输出端和第一电源。
进一步地，在上述多个实施例中，所述第一下拉单元还可以包括：
阻流晶体管，其栅极短接第一端，其第一端和第二端分别耦接所述第一晶体管的第二端和第二电源。
此外，在第一下拉单元中，所述阻流晶体管的沟道宽度优选地设置为所述第一晶体管的沟道宽度的5～10倍。
与现有的栅极驱动电路相比，本发明具有以下优点：
1、本发明保留两个负压源的设计，其中，VSS2<VSS1，VSS2负责下拉P(N)点、K(N)点和ST(N)点的电位，VSS1负责下拉Q(N)点和G(N)点的电位。这样一方面可以在上拉G(N)点和Q(N)点的电位的同时，降低P(N)点、K(N)点的电位，减小下拉保持单元中下拉晶体管流经的漏电流，另一方面还可以在下拉G(N)点和Q(N)点的电位的同时，将ST(N)点的电位通过新增的两颗晶体管T71和T72下拉至VSS2的电位，使得P(N)点和K(N)点的电位能够更好地保持在高电位，避免下拉保持单元乃至整个栅极驱动单元出现工作失常的情况。
2、本发明在下拉保持单元中新增晶体管T54和T64，分别构成P(N)点和K(N)点的放电路径。这样可以使得P(N)点和K(N)点的电位能够随着控制信号的高低而变化，从而减少下拉晶体管的导通时间，能够在一定程度上增强下拉保持单元乃至整个栅极驱动单元工作的稳定性。
3、本发明将下拉保持单元中下拉晶体管T42和T43的第二端耦接VSS2，可以有效地消除栅极驱动电路中的漏电回路。
4、本发明在第一下拉单元中新增晶体管T73，构成ST(N)点的放电路径，将ST(N)点的电位快速地下拉至低电位，从而加快了P(N)点和K(N)点电位的上升速度。并且进一步地，当ST(N)点电位下降的延迟时间小于G(N)点电位下降的延迟时间时，能够避免上拉控制单元漏掉Q(N+1)的电位，从而降低了栅极驱动电路出现错误的风险，增强了栅极驱动电路长期工作的可靠性。
5、本发明为了解决负压源之间漏电回路的问题，在第一下拉单元中新增了阻流晶体管T44，用于防止漏电流从VSS2倒流至VSS1，可以有效地消除栅极驱动电路中的漏电回路。
6、本发明将下拉保持单元中控制两个下拉保持模块交替工作的控制信号设置成低频的脉冲信号，可以有效地降低整个栅极驱动电路的功率损耗。
本发明的其它特征和优点将在随后的说明书中阐述，并且部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例共同用于解释本发明，并不构成对本发明的限制。在附图中：
图1是现有的栅极驱动单元的功能模块组成示意图；
图2A是一种现有的栅极驱动单元的电路结构示意图；
图2B是图2A所示栅极驱动单元的信号时序图；
图2C是图2A所示栅极驱动单元中的漏电回路示意图；
图3A是本发明实施例一的栅极驱动单元的电路结构示意图；
图3B是图3A所示的栅极驱动单元的信号时序图；
图4A是本发明实施例二的栅极驱动单元的电路结构示意图；
图4B是图4A所示的栅极驱动单元的信号时序图；
图5A是本发明实施例三的栅极驱动单元的电路结构示意图；
图5B是图5A所示的栅极驱动单元的信号时序图；
图6A是本发明实施例四的栅极驱动单元的电路结构示意图；
图6B是图6A所示的栅极驱动单元的信号时序图；
图7A是本发明实施例五的栅极驱动单元的电路结构示意图；
图7B是图7A所示的栅极驱动单元的信号时序图；
图8A是本发明实施例六的栅极驱动单元的电路结构示意图；
图8B是图8A所示的栅极驱动单元的信号时序图；
图9是本发明实施例七的栅极驱动单元的电路结构示意图；
图10A是本发明实施例八的栅极驱动单元的电路结构示意图；
图10B是图10A所示的栅极驱动单元的理想的信号时序图；
图10C是图10A所示的栅极驱动单元的模拟的信号时序图；
图10D是图10A所示的栅极驱动单元中Q(N+1)不能抬升到正常的电位示意图；
图11A是本发明实施例九的栅极驱动单元的电路结构示意图；
图11B是图11A所示的栅极驱动单元的信号时序图；
图12是本发明实施例十的栅极驱动单元的电路结构示意图；
图13A是包含图11A所示栅极驱动单元的栅极驱动电路的输出信号示意图；
图13B是图11A所示的栅极驱动单元中的Q(N)点的信号波形图；
图13C是图11A所示的栅极驱动单元中的P(N)点和K(N)点的信号波形图；
图14A是本发明实施例十一的栅极驱动单元的电路结构示意图；
图14B是图14A所示的栅极驱动单元的信号时序图；
图15A是本发明实施例十二的栅极驱动单元的电路结构示意图；
图15B是图15A所示的栅极驱动单元的信号时序图；
图16A是本发明实施例十三的栅极驱动单元的电路结构示意图；
图16B是图16A所示的栅极驱动单元的信号时序图；
图17是包含图16A所示栅极驱动单元的栅极驱动电路的输出信号示意图。
具体实施方式
为了使本发明所揭示的技术内容更加详尽和完备，下面首先参照附图详细地说明现有的栅极驱动单元的组成结构和工作原理，以及该电路中亟待解决的技术问题
图2A显示了在一篇中国专利申请(公开号103559867A)中公开的一种栅极驱动单元的电路结构示意图。该图仅显示了一级栅极驱动单元，标示为N。为了方便说明，现将位于该栅极驱动单元前一级的栅极驱动单元标示为N-1，将位于该栅极驱动单元后一级的栅极驱动单元标示为N+1，并以此类推。
下面结合图2B所示的信号时序图详细地说明第N级栅极驱动单元的组成结构和工作原理。
上拉控制单元100，其包括晶体管T11。晶体管T11的栅极接收第N-1级栅极驱动单元输出的续传信号ST(N-1)。在续传信号ST(N-1)的作用下，晶体管T11输出由第N-1级栅极驱动单元传来的栅极信号G(N-1)。该栅极信号G(N-1)也即前文所说的上拉控制信号。
上拉单元200，其包括晶体管T21。晶体管T21的栅极耦接上拉控制单元100的输出端(图中Q(N)点)，接收上拉控制单元100输出的栅极信号G(N-1)。在栅极信号G(N-1)的作用下，晶体管T21根据第一时钟讯号CK上拉栅极信号输出端(图中G(N)点)的电位，也即控制本级栅极驱动单元输出栅极信号G(N)。
下传单元300，其包括晶体管T22。晶体管T22的栅极耦接上拉控制单元100的输出端(图中Q(N)点)，接收上拉控制单元100输出的栅极信号G(N-1)。在栅极信号G(N-1)的作用下，晶体管T22根据第一时钟讯号CK输出续传信号ST(N)。
第一下拉单元400，其包括晶体管T31和T41。晶体管T31和T41的栅极均接收第N+1级栅极驱动单元输出的栅极信号G(N+1)。该栅极信号G(N+1)也即前文所说的下拉控制信号。晶体管T31的源极和漏极分别耦接栅极信号输出端(图中G(N)点)和第一电源VSS1。晶体管T41的源极和漏极分别耦接上拉控制单元100的输出端(图中Q(N)点)和第一电源VSS1。
下拉保持单元500，其通常包括两个交替工作的下拉保持模块510和520。以下拉保持模块510为例，其包括晶体管T32、T42、T51和T52。其中，晶体管T51和T52构成控制子模块，该控制子模块于P(N)点输出下拉保持控制信号(图中未标示)。晶体管T32和T42的栅极均耦接P(N)点，以接收控制子模块输出的下拉保持控制信号。晶体管T32的源极和漏极分别耦接栅极信号输出端(图中G(N)点)和第一电源VSS1。晶体管T42的源极和漏极分别耦接上拉控制单元100的输出端(图中Q(N)点)和第二电源VSS2。在控制子模块中，晶体管T51的栅极短接源极，以接收第一时钟讯号CK，其漏极耦接P(N)点。晶体管T52的栅极耦接上拉控制单元100的输出端(图中Q(N)点)，其源极和漏极分别耦接P(N)点和第二电源VSS2。与下拉保持模块510类似地，下拉保持模块520包括晶体管T33、T43、T61和T62，只是晶体管T61接收与第一时钟讯号CK相位相反的第二时钟讯号XCK。
升压单元600，其包括存储电容器Cb。存储电容器Cb的上、下电极分别耦接上拉控制单元100的输出端(图中Q(N)点)和栅极信号输出端(图中G(N)点)。存储电容器Cb通过充电二次抬升Q(N)点的电位，以确保本级栅极驱动单元能够正常地输出栅极信号G(N)。
需要注意的是，在上述栅极驱动电路中，为了避免在上拉单元200和下拉保持单元500中出现漏电流，影响栅极信号G(N)的正常输出，第一电源VSS1和第二电源VSS2通常会设置成负压源，且VSS2<VSS1<0。但是经过长期的研究测试，本发明的发明人发现其实际达到的技术效果十分有限。由于第一电源VSS1与第二电源VSS2之间存在电压差，上述栅极驱动电路中始终会存在如图2C所示的漏电回路L100和L200：
L100是从第一电源VSS1经本级栅极驱动单元的晶体管T41(N)、T43(N)至第二电源VSS2的漏电回路；
L200是从第一电源VSS1经第N-1级栅极驱动单元的晶体管T31(N-1)，以及本级栅极驱动单元的晶体管T11(N)、T42(N)至第二电源VSS2的漏电回路。
在上述两个漏电回路L100和L200中，漏电流的大小与本级栅极驱动单元中P(N)点和K(N)点的电位密切相关，并且与整个栅极驱动电路所含栅极驱动单元的级数成正比。这就意味着，随着显示面板尺寸的增加，漏电流会增大，第一电源VSS1和第二电源VSS2的负担也会随之加重。严重时，负责提供第一电源和第二电源的电源芯片会因长期处于负电压正电流的工作状态而烧毁，进而导致液晶显示装置出现画面显示异常的现象。
此外，在上述栅极驱动单元中，下拉保持单元500还存在以下问题。
1)在下拉保持模块510和520中，晶体管T52的栅极耦接Q(N)点，其漏极和源极分别耦接P(N)点和第二电源VSS2，晶体管T62的栅极耦接Q(N)点，其源极和漏极分别耦接K(N)点和第二电源VSS2。通常，在非作用期间，Q(N)点的电位会保持在-6V左右，而第二电源VSS2的电位往往低于Q(N)点的电位。因此对于晶体管T52和T62而言，其栅极与源极之间的电压Vgs均大于零。晶体管T52和T62处于正偏的工作状态，在晶体管T52和T62中有一定的漏电电流Igs流过。换言之，晶体管T52和T62不能完全有效地关闭。这使得P(N)点和K(N)点的电位会发生衰减。尤其在高温操作时，这种现象十分严重，会导致下拉保持模块510和520的下拉功能失效，进而导致整个栅极驱动电路工作失常。
2)在下拉保持模块510和520中，晶体管T51和T61均相当于二极管。以下拉保持模块510为例，在非作用期间，当第一时钟讯号CK为高电位时，晶体管T51导通，P(N)点累积电荷，当第一时钟讯号CK为低电位时，晶体管T51截止。由于缺乏有效的放电路径，P(N)点的电位会长时间地保持在高电位(如图2C所示)。这就使得晶体管T32和T42会长时间地处于导通的工作状态，稳定性变差。同理，在下拉保持模块520中，晶体管T33和T43的稳定性也会变差。这会缩短整个栅极驱动电路的使用寿命。
针对上述问题，本发明对上述栅极驱动单元的结构提出了改进。需要特别说明的是，虽然以下是参照附图和实施例对本发明的技术方案进行说明，但是本领域的技术人员应当理解，附图及实施例并非用来限制本发明所涵盖的范围。
图3A显示了本发明实施例一的栅极驱动单元的电路结构示意图。该电路是在图2A所示的栅极驱动单元的基础上对其中的下拉保持单元500做出了改进。同样地，改进后的下拉保持单元500包括两个下拉保持模块510和520。其中，第一下拉保持模块510包括晶体管T32、T42、T51、T52和T53，第二下拉保持模块520包括晶体管T33、T43、T61、T62和T63。
晶体管T32和T33的栅极分别耦接P(N)点和K(N)点，其源极均耦接G(N)点，其漏极均耦接第一电源VSS1。晶体管T32和T33用于在非作用期间将G(N)点的电位保持在第一电源VSS1的电位。
晶体管T42和T43的栅极分别耦接P(N)点和K(N)点，其源极均耦接Q(N)点，其漏极均耦接第一电源VSS1。晶体管T32和T33用于在非作用期间将Q(N)点的电位保持在第一电源VSS1的电位。
晶体管T51和T61的栅极分别短接各自的源极，以分别接收第一时钟讯号CK和第二时钟讯号XCK，其漏极分别耦接P(N)点和K(N)点。晶体管T51和T61分别将高电位的第一时钟讯号CK和第二时钟讯号XCK传给P(N)点和K(N)点。
晶体管T52和T62的栅极均耦接第N-1级栅极驱动单元输出的续传信号ST(N-1)，其源极分别耦接P(N)点和K(N)点，其漏极均耦接第二电源VSS2。晶体管T52和T62用于当ST(N-1)点的电位为高电位时，分别将P(N)点和K(N)点的电位下拉至第二电源VSS2的电位，也即关闭下拉保持单元500，以防止其影响栅极驱动单元的正常输出。
晶体管T53和T63的栅极均耦接ST(N)，其源极分别耦接P(N)点和K(N)点，其漏极均耦接第二电源VSS2。晶体管T53和T63用于当ST(N)点的电位为高电位时，分别将P(N)点和K(N)点的电位下拉至第二电源VSS2的电位，也即关闭下拉保持单元500，以防止其影响栅极驱动单元的正常输出。
图3B显示了图3A所示的栅极驱动单元的信号时序图。其中，第一时钟讯号CK和第二时钟讯号XCK为相位互补的两组脉冲信号。
在时段I期间：由于CK为高电位，XCK为低电位，因此T51导通，T61截止；由于ST(N-1)点为低电位，因此T11、T52和T62截止；由于T11截止，因此T21和T22截止，ST(N)点为低电位；由于ST(N)点为低电位，因此T53和T63截止；由于T51导通且CK为高电位，因此P(N)点同CK一样为高电位；由于T61、T62和T63截止，因此K(N)点会因前一个时段XCK为高电位而仍然保持高电位(因为缺乏放电路径)；由于P(N)点和K(N)点为高电位，因此T32和T42导通，T33和T43导通，进而使得Q(N)点和G(N)点的电位被下拉至第一电源VSS1的电位。
在时段II期间：由于CK为低电位，XCK为高电位，因此T51截止，T61导通；由于ST(N-1)点为高电位，因此T11、T52和T62导通；由于T11导通且第N-1级栅极驱动单元输出的栅极信号G(N-1)为高电位，因此Cb在G(N-1)的作用下充电而达到第一电位，也即将Q(N)点的电位抬升至第一电位，同时T21和T22导通；由于T22导通且CK为低电位，因此ST(N)点为低电位；由于ST(N)点为低电位，因此T53和T63截止；但是由于T52和T62导通，因此P(N)点和K(N)点的电位被下拉至第二电源VSS2的电位，进而使得T32和T42截止，T33和T43截止；由于T21导通但CK为低电位，因此G(N)点保持在低电位。
在时段III期间：由于CK为高电位，XCK为低电位，因此T51导通，T61截止；由于ST(N-1)点为低电位，因此T11、T52和T62截止；由于Cb的储能作用，因此T21和T22的栅极仍然保持在高电位，T21和T22保持导通；由于T22导通且CK为高电位，因此ST(N)点与CK一样为高电位；由于ST(N)点为高电位，因此T53和T63导通，使得P(N)点和K(N)点的电位仍然保持在第二电源VSS2的电位，进而使得T32和T42截止，T33和T43截止；由于T21导通且CK为高电位，因此Cb在CK的作用下再次充电而达到比第一电位更高的第二电位，也即将Q(N)点的电位抬升至比第一电位更高的第二电位；由于G(N+1)点为低电位，因此T31和T41截止；但是由于T21导通且CK为高电位，因此G(N)点同CK一样为高电位。
在时段IV期间：由于CK为低电位，XCK为高电位，因此T51截止，T61导通；由于ST(N-1)点为低电位，因此T11、T52和T62截止；由于第N+1级栅极驱动单元输出的栅极信号G(N+1)为高电位，因此T31和T41导通，进而使得Q(N)点和G(N)点的电位被下拉至第一电源VSS1的电位；由于Q(N)点为低电位(VSS1负电压)，因此T21和T22截止，ST(N)点为低电位；由于ST(N)点为低电位，因此T53和T63截止；由于T51、T52和T53截止，因此P(N)点仍然保持在低电位；由于T61导通且XCK为高电位，因此K(N)点同XCK一样为高电位。
在时段V期间：由于CK为高电位，XCK为低电位，因此T51导通，T61截止；由于ST(N-1)点为低电位，因此T11、T52和T62截止；由于T11截止，因此T21和T22截止，ST(N)点为低电位；由于ST(N)点为低电位，因此T53和T63截止；由于T51导通且CK为高电位，因此P(N)点同CK一样为高电位；由于T61、T62和T63截止，因此K(N)点会因前一个时段XCK为高电位而仍然保持高电位(因为缺乏放电路径)；由于P(N)点和K(N)点为高电位，因此T32和T42导通，T33和T43导通，进而使得Q(N)点和G(N)点的电位仍然保持在第一电源VSS1的电位。
在时段VI期间：由于CK为低电位，XCK为高电位，因此T51截止，T61导通；由于ST(N-1)点为低电位，因此T11、T52和T62截止；由于T11截止，因此T21和T22截止，ST(N)点为低电位；由于ST(N)点为低电位，因此T53和T63截止；由于T51、T52和T53截止，因此P(N)点会因前一个时段XCK为高电位而仍然保持高电位(因为缺乏放电路径)；由于T61导通且XCK为高电位，因此K(N)点同CK一样为高电位；由于P(N)点和K(N)点为高电位，因此T32和T42导通，T33和T43导通，进而使得Q(N)点和G(N)点的电位仍然保持在第一电源VSS1的电位。
此后，只要没有新的高电位的续传信号ST(N-1)来到，上述栅极驱动单元就会在时段V和时段VI的工作状态之间来回切换。
从上面的信号时序分析可以看出，由于晶体管T42和T43的漏极耦接第一电源VSS1，因此图2A所示的栅极驱动单元中的漏电回路已不复存在。本发明提供的栅极驱动单元在实现原有功能的同时有效地解决了因两个负压源之间的电压差而引起的漏电问题。
图4A显示了本发明实施例二的栅极驱动单元的电路结构示意图。该电路是在图3A所示的栅极驱动单元的基础上对其中的下拉保持单元500做出了进一步改进。具体地，该电路新增了晶体管T54和T64，分别构成P(N)点和K(N)点的放电路径。
晶体管T54的栅极耦接第二时钟讯号XCK，其源极耦接晶体管T51的源极，其漏极耦接P(N)点。晶体管T54用于将P(N)点的电位快速地下拉至第二时钟讯号XCK的低电位。
晶体管T64的栅极耦接第一时钟讯号CK，其源极耦接晶体管T61的源极，其漏极耦接K(N)点。晶体管T64用于将K(N)点的电位快速地下拉至第一时钟讯号CK的低电位。
图4B显示了图4A所示的栅极驱动单元的信号时序图。下面以时段V和时段VI为例详细地说明该电路的工作原理。
在时段V期间：由于CK为高电位，XCK为低电位，因此T51和T64导通，T54和T61截止；由于T51导通且CK为高电位，因此P(N)点同CK一样为高电位；虽然T61截止，但是T64导通，因此K(N)点的电位通过T64被快速地下拉至XCK的低电位。
在时段VI期间：由于CK为低电位，XCK为高电位，因此T51和T64截止，T54和T61导通；虽然T51截止，但是T54导通，因此P(N)点的电位通过T64被快速地下拉至CK的低电位；由于T61导通且XCK为高电位，因此K(N)点同CK一样为高电位。
从上面的信号时序分析可以看出，通过引入晶体管T54和T64，P(N)点和K(N)点的电位能够随着第一时钟讯号CK和第二时钟讯号XCK的高低变化而变化，使得下拉晶体管可以间歇性地工作，从而能够在一定程度上增强下拉保持单元乃至整个栅极驱动单元工作的稳定性。
图5A显示了本发明实施例三的栅极驱动单元的电路结构示意图。该电路是在图3A所示的栅极驱动单元的基础上对其中的下拉保持单元500做出了另一种改进。具体地，该电路新增了两个晶体管T71和T72，用于将ST(N)点的电位下拉至第二电源VSS2的电位。其中，晶体管T71和T72的栅极分别耦接P(N)点和K(N)点，其源极均耦接ST(N)点，其漏极均耦接第二电源VSS2。
图5B显示了图5A所示的栅极驱动单元的信号时序图。与图3A的栅极驱动单元不同的是，当P(N)点和/或K(N)点的电位为高电位时，除了Q(N)点和G(N)点的电位会被下拉至第一电源VSS1的电位以外，ST(N)点的电位也会被下拉至第二电源VSS2的电位。由于ST(N)点的电位为第二电源VSS2的电位，且VSS2<VSS1<0，因此晶体管T52和/或T62的栅极-源极的电压Vgs<0，晶体管T52和/或T62能够更好地关闭，有效地阻止P(N)点和/或K(N)点的电位的衰减。
图6A显示了本发明实施例四的栅极驱动单元的电路结构示意图。该电路实质是图3A、图4A和图5A所示的三种栅极驱动单元的整合，具备三种栅极驱动单的所有功能和优点。图6B显示了图6A所示的栅极驱动单元的信号时序图。由于前面已经详细地介绍过各种栅极驱动单的功能和优点，因此此处不再赘述。
图7A显示了本发明实施例五的栅极驱动单元的电路结构示意图。该电路是在图6A所示的栅极驱动单元的基础上，将输入给两个下拉保持模块510和520的两个下拉保持控制信号改为低频的时钟讯号LC1和LC2，以降低整个下拉保持单元500的功耗。
图7B显示了图7A所示的栅极驱动单元的信号时序图。下面以时段IV和时段V为例详细地说明该电路的工作原理。
在时段IV期间：由于LC1为高电位，LC2为低电位，因此T51和T64导通，T54和T61截止；由于ST(N-1)点为低电位，因此T11、T52和T62截止；由于第N+1级栅极驱动单元输出的栅极信号G(N+1)为高电位，因此T31和T41导通，使得Q(N)点和G(N)点的电位被下拉至第一电源VSS1的电位；由于Q(N)点为低电位，因此T21和T22截止，ST(N)点为低电位；由于ST(N)点为低电位，因此T53和T63截止；由于T51导通且LC1为高电位，因此P(N)点转为高电位；由于T64导通且LC2为低电位，因此K(N)点保持低电位。
在时段V期间：由于LC1转为低电位，LC2转为高电位，因此T51和T64截止，T54和T61导通；由于ST(N-1)点为低电位，因此T11、T52和T62截止；由于T11截止，因此T21和T22截止，ST(N)点为低电位；由于ST(N)点为低电位，因此T53和T63截止；由于T54导通且LC1为低电位，因此P(N)点转为低电位，T32和T42截止；由于T61导通且LC2为高电位，因此K(N)点转为高电位，T33和T43导通，进而使得Q(N)点和G(N)点的电位保持在第一电源VSS1的电位。
从上面的信号时序分析可以看出，从时段V开始，只有下拉保持模块520持续地工作，将Q(N)点和G(N)点的电位保持在第一电源VSS1的电位。在这种情况下，晶体管T33和T43由于长时间地处于导通的工作状态，稳定性相对较弱。
图8A显示了本发明实施例六的栅极驱动单元的电路结构示意图。该电路是在图7A所示的栅极驱动单元的基础上，将输入给第一下拉单元400的晶体管T41、T31的栅极的下拉控制信号改为第N+2级栅极驱动单元输出的栅极信号G(N+2)。
图8B显示了图8A所示的栅极驱动单元的信号时序图。下面以时段IV为例详细地说明该电路的工作原理。
在时段IV期间：由于CK为低电位，XCK为高电位，因此T51截止，T61导通；由于ST(N-1)点为低电位，因此T11、T52和T62截止；由于只有当第N+2级栅极驱动单元输出的栅极信号G(N+2)为高电位时，T31和T41才导通，因此在本实施例中，Q(N)点的电位不是直接地而是分阶段地被下拉至第一电源VSS1的电位，T21和T22需要经过一定的延迟才能完全关闭，这就使得ST(N)点和G(N)点能够被直接下拉至CK的低电位；由于ST(N)点为低电位，因此T53和T63截止；由于T51、T52和T53截止，因此P(N)点保持在低电位；由于T61导通且XCK为高电位，因此K(N)点同XCK一样为高电位。
进一步地，在上述第一下拉单元400中，由于在时段IV期间，G(N)点的电位只通过晶体管T22也能够下拉至低电位，并且在时段V期间，G(N)点的电位只通过下拉保持模块510和520也能够保持在低电位，因此可以去掉晶体管T31(图9显示的实施例七的栅极驱动单元)。去掉晶体管T31后的栅极驱动单元的工作方法没有发生变化，其信号时序图与图8B的信号时序图完全相同，此处不再赘述。
图10A显示了本发明实施例八的栅极驱动单元的电路结构示意图。该电路是在图7A所示的栅极驱动单元的基础上对其中的第一下拉单元400做出了改进。具体地，该电路新增了晶体管T73，用以增强第一下拉单元400的下拉能力。其中，晶体管T73的栅极耦接G(N+1)，其源极耦接ST(N)点，其漏极耦接第二电源VSS2。
图10B显示了图10A所示的栅极驱动单元在理想情况下的信号时序图。下面以时段IV和时段V为例详细地说明该电路的工作原理。
在时段IV期间：由于LC1为高电位，LC2为低电位，因此T51和T64导通，T54和T61截止；由于ST(N-1)点为低电位，因此T11、T52和T62截止；由于第N+1级栅极驱动单元输出的栅极信号G(N+1)为高电位，因此T31、T41和T73导通，进而使得Q(N)点和G(N)点的电位被下拉至第一电源VSS1的电位，使得ST(N)点的电位被直接下拉至第二电源VSS2的电位；由于ST(N)点为低电位，因此T53和T63截止；由于T51导通且LC1为高电位，因此P(N)点转为高电位；由于T64导通且LC2为低电位，因此K(N)点保持低电位。
在时段V期间：由于LC1转为低电位，LC2转为高电位，因此T51和T64截止，T54和T61导通；由于ST(N-1)点为低电位，因此T11、T52和T62截止；由于第N+1级栅极驱动单元输出的栅极信号G(N+1)为低电位，因此T31、T41和T73截止；由于T11截止，因此T21和T22截止，ST(N)点保持在低电位；由于ST(N)点为低电位，因此T53和T63截止；由于T54导通且LC1为低电位，因此P(N)点转为低电位，T32和T42截止；由于T61导通且LC2为高电位，因此K(N)点转为高电位，T33和T43导通，进而使得Q(N)点和G(N)点的电位继续保持在第一电源VSS1的电位。
图10C显示了图10A所示的栅极驱动单元在实际情况下的信号时序图。从图10C可以看出，ST(N)点的电位被下拉至第一电源VSS1的电位，使得P(N)点和K(N)点的电位能够快速上升，从而加强了栅极驱动单元的响应能力。这点对于大尺寸的液晶显示面板尤为重要。但是在实际应用中，考虑到续传信号ST(N)的负载能力，晶体管T73的尺寸不宜过大，因此晶体管T73的下拉能力有限。特别是当ST(N)点的电位下降的延迟时间超出G(N)点的电位下降的延迟时间时，Q(N)点可能会出现较强的漏电，致使下一帧的Q(N+1)不能抬升到正常的电位(如图10D所示)。因此需要通过其他途径进一步强化第一下拉单元400的下拉能力。
图11A显示了本发明实施例九的栅极驱动单元的电路结构示意图。该电路是在图10A所示的栅极驱动单元的基础上对其中的第一下拉单元400做出了进一步改进。具体地，将输入给晶体管T41栅极的下拉控制信号改为第N+2级栅极驱动单元输出的栅极信号G(N+2)，而输入给晶体管T31和T73栅极的下拉控制信号仍然保持第N+1级栅极驱动单元输出的栅极信号G(N+1)不变。
图11B显示了图11A所示的栅极驱动单元在理想情况下的信号时序图。下面以时段IV和时段V为例详细地说明该电路的工作原理。
在时段IV期间：由于LC1为高电位，LC2为低电位，因此T51和T64导通，T54和T61截止；由于ST(N-1)点为低电位，因此T11、T52和T62截止；由于第N+1级栅极驱动单元输出的栅极信号G(N+1)为高电位，第N+2级栅极驱动单元输出的栅极信号G(N+2)为低电位，因此T31和T73导通，T41截止；同时，由于Q(N)点的电位不是直接地而是分阶段地下拉至第一电源VSS1的电位，因此T21和T22需要经过一定的延迟才能完全关闭；由此在晶体管T21和T31的共同作用下，G(N)点被下拉至低电位，在晶体管T22和T73的共同作用下，ST(N)点被下拉至低电位；由于ST(N)点为低电位，因此T53和T63截止；由于T51导通且LC1为高电位，因此P(N)点转为高电位；由于T64导通且LC2为低电位，因此K(N)点保持低电位。
在时段V期间：由于LC1转为低电位，LC2转为高电位，因此T51和T64截止，T54和T61导通；由于ST(N-1)点为低电位，因此T11、T52和T62截止；由于第N+1级栅极驱动单元输出的栅极信号G(N+1)为低电位，第N+2级栅极驱动单元输出的栅极信号G(N+2)为高电位，因此T31和T73截止，T41导通；由于T41导通，因此Q(N)点的电位保持在第一电源VSS1的电位；由于Q(N)点为低电位，因此T21和T22截止；由于T21截止，因此ST(N)点保持在低电位；由于ST(N)点为低电位，因此T53和T63截止；由于T54导通且LC1为低电位，因此P(N)点转为低电位，T32和T42截止；由于T61导通且LC2为高电位，因此K(N)点转为高电位，T33和T43导通，进而使得Q(N)点和G(N)点的电位继续保持在第一电源VSS1的电位。
进一步地，在上述第一下拉单元400中，由于在时段IV期间，G(N)点的电位只通过晶体管T22也能够下拉至低电位，并且在时段V期间，G(N)点的电位只通过下拉保持模块510和520也能够保持在低电位，因此可以去掉晶体管T31(图12显示的实施例十的栅极驱动单元)。去掉晶体管T31后的栅极驱动单元的工作方法没有发生变化，其信号时序图与图11B完全相同，此处不再赘述。
图13A显示了包含图11A所示的栅极驱动单元的栅极驱动电路的输出信号示意图(利用SPICE模拟)。相应地，图13B是Q(N)点的信号波形图，图13C是P(N)点和K(N)点的信号波形图。从图中可以看出，栅极驱动电路的工作性能稳定，相邻级数之间的栅极电压相差不足0.1V，所有级数的栅极驱动单元都能完整输出。
在上面十个实施例中，第一电源VSS1用于下拉G(N)点和Q(N)点的电位，第二电源VSS2用于下拉P(N)点和K(N)点的电位，以及必要时下拉ST(N)点的电位，从而消除了因为两个负电源之间的电压差而存在的漏电回路L100和L200。需要说明的是，本发明的提出的技术方案可以不限于此。在实际应用中，也可以根据需要只消除漏电回路L200。下面参照附图和实施例详细的说明这种情况的栅极驱动电路及其工作原理。
图14A显示了本发明实施例十一的栅极驱动单元的电路结构示意图。该电路也是在图2A所示的栅极驱动单元的基础上做出了改进。具体地，在第一下拉单元400中新增了晶体管T44。其中，晶体管T44的栅极短接源极，并耦接晶体管T41的漏极，晶体管T44的漏极耦接第二电源VSS2。晶体管T44相当于一个正极连接晶体管T41的源极的二极管，用于阻止漏电流从第二电源VSS2流向第一电源VSS1。通常，晶体管T44的沟道宽度应该设置成晶体管T41的沟道宽度的5～10倍，才能有效地阻止两个负电源之间的串扰电流，也即漏电流。
图14B显示了图14A所示的栅极驱动单元的信号时序图。其中，第一时钟讯号CK和第二时钟讯号XCK为相位互补的两组脉冲信号。
在时段I期间：由于CK为高电位，XCK为低电位，因此T51导通，T61截止；由于ST(N-1)点为低电位，因此T11截止；由于T11截止，因此T21和T22截止，T52和T62截止；由于T21和T22截止，因此ST(N)点为低电位；由于T51导通且CK为高电位，因此P(N)点同CK一样为高电位；由于T61和T62截止，因此K(N)点会因前一个时段XCK为高电位而仍然保持高电位(因为缺乏放电路径)；由于P(N)点和K(N)点为高电位，因此T32和T42导通，T33和T43导通，进而使得Q(N)点的电位被下拉至第二电源VSS2的电位，使得G(N)点的电位被下拉至第一电源VSS1的电位。
在时段II期间：由于CK为低电位，XCK为高电位，因此T51截止，T61导通；由于ST(N-1)点为高电位，因此T11导通；由于T11导通且第N-1级栅极驱动单元输出的栅极信号G(N-1)为高电位，因此T21和T22导通，T52和T62导通，同时Cb在G(N-1)的作用下充电而达到第一电位，也即将Q(N)点的电位抬升至第一电位；由于T22导通且CK为低电位，因此ST(N)点为低电位；由于T52和T62导通，因此P(N)点和K(N)点的电位被下拉至第二电源VSS2的电位，进而使得T32和T42截止，T33和T43截止；由于T21导通但CK为低电位，因此G(N)点保持在低电位。
在时段III期间：由于CK为高电位，XCK为低电位，因此T51导通，T61截止；由于ST(N-1)点为低电位，因此T11截止；由于Cb的储能作用，因此T21和T22的栅极仍然保持在高电位，T21和T22保持导通，同理T52和T62也保持导通；由于T22导通且CK为高电位，因此ST(N)点与CK一样为高电位；由于T52和T62导通，因此P(N)点和K(N)点的电位仍然保持在第二电源VSS2的电位，进而使得T32和T42截止，T33和T43截止；由于CK为高电位，因此Cb在CK的作用下再次充电而达到比第一电位更高的第二电位，也即将Q(N)点的电位抬升至比第一电位更高的第二电位；由于T21导通且CK为高电位，因此G(N)点同CK一样为高电位。
在时段IV期间：由于CK为低电位，XCK为高电位，因此T51截止，T61导通；由于ST(N-1)点为低电位，因此T11截止；由于第N+1级栅极驱动单元输出的栅极信号G(N+1)为高电位，因此T31和T41导通；由于T41导通，且Q(N)点的电位从第二电位开始下降，因此晶体管T44会短时间地处于导通状态，直至Q(N)点的电位接近第二电源VSS2的电位；由于T31导通，因此G(N)点的电位被下拉至第一电源VSS1的电位；当Q(N)点的电位被下拉至第二电源VSS2的电位时，T21和T22截止，T52和T62截止，ST(N)点为低电位；由于T51和T52截止，因此P(N)点保持在低电位；由于T61导通且XCK为高电位，因此K(N)点同XCK一样为高电位。
在时段V期间：由于CK为高电位，XCK为低电位，因此T51导通，T61截止；由于ST(N-1)点为低电位，因此T11截止；会因前一个时段Q(N)点的电位已经被下拉至为第二电源VSS2的电位，因此T21和T22截止；由于T21和T22截止，因此ST(N)点为低电位；由于第N+1级栅极驱动单元输出的栅极信号G(N+1)为低电位，因此T31和T41截止；由于T51导通且CK为高电位，因此P(N)点同CK一样为高电位；由于T61和T62截止，因此K(N)点会因前一个时段XCK为高电位而仍然保持高电位(因为缺乏放电路径)；由于P(N)点和K(N)点为高电位，因此T32和T42导通，T33和T43导通，进而使得Q(N)点的电位仍然保持在第二电源VSS2的电位，使得G(N)点的电位仍然保持在第一电源VSS1的电位。
在时段VI期间：由于CK为低电位，XCK为高电位，因此T51截止，T61导通；由于ST(N-1)点为低电位，因此T11截止；会因前一个时段Q(N)点的电位保持在第二电源VSS2的电位，因此T21和T22截止；由于T21和T22截止，因此ST(N)点为低电位；由于第N+1级栅极驱动单元输出的栅极信号G(N+1)为低电位，因此T31和T41截止；由于T51和T52截止，因此P(N)点会因前一个时段CK为高电位而仍然保持高电位(因为缺乏放电路径)；由于T61导通且XCK为高电位，因此K(N)点同CK一样为高电位；由于P(N)点和K(N)点为高电位，因此T32和T42导通，T33和T43导通，进而使得Q(N)点的电位仍然保持在第二电源VSS2的电位，使得G(N)点的电位仍然保持在第一电源VSS1的电位。
图15A显示了本发明实施例十二的栅极驱动单元的电路结构示意图。该电路是在图14A所示的栅极驱动单元的基础上对其中的下拉保持单元500做出了改进。具体地，该电路新增了晶体管T54和T64，分别构成P(N)点和K(N)点的放电路径。
晶体管T54的栅极短接漏极，并且耦接P(N)点，晶体管T54的源极耦接晶体管T51的源极，以接收第一时钟讯号CK。晶体管T54相当于一个正极连接P(N)点的二极管，用于将P(N)点的电位快速地下拉至第一时钟讯号CK的低电位。
晶体管T64的栅极短接漏极，并且耦接P(N)点，晶体管T64的源极耦接晶体管T61的源极，以接收第二时钟讯号XCK。晶体管T64相当于一个正极连接K(N)点的二极管，用于将K(N)点的电位快速地下拉至第二时钟讯号XCK的低电位。
图15B显示了图15A所示的栅极驱动单元的信号时序图。下面以时段V和时段VI为例详细地说明该电路的工作原理。
在时段V期间：由于CK为高电位，XCK为低电位，因此T51和T64导通，T54和T61截止；由于T51导通且CK为高电位，因此P(N)点同CK一样为高电位；虽然T61截止，但是T64导通，因此K(N)点的电位通过T64被快速地下拉至XCK的低电位。
在时段VI期间：由于CK为低电位，XCK为高电位，因此T51和T64截止，T54和T61导通；虽然T51截止，但是T54导通，因此P(N)点的电位通过T54被快速地下拉至CK的低电位；由于T61导通且XCK为高电位，因此K(N)点同CK一样为高电位。
从上面的信号时序分析可以看出，虽然本实施例中的晶体管T54和T64与实施例二中的晶体管T54和T64的连接方式不同，但是工作原理一样，能够实现相同的技术效果。
图16A显示了本发明实施例十三的栅极驱动单元的电路结构示意图。该电路与实施例八的栅极驱动单元的电路结构十分相似，只是第一电源VSS1用于下拉G(N)点、P(N)点和K(N)点的电位，第二电源VSS2用于下拉Q(N)点和ST(N)点的电位。晶体管T54和T64采用了实施例十二中晶体管T54和T64的连接方式。此外，在第一下拉单元中增加了晶体管T44，用于阻止漏电流从第二电源VSS2流向第一电源VSS1。
图16B显示了图16A所示的栅极驱动单元的信号时序图。由于本实施例的栅极驱动单元与实施例八的栅极驱动单元的工作原理相同，因此此处不再赘述。
图17显示了包含图16A所示栅极驱动单元的栅极驱动电路的输出信号示意图(利用SPICE模拟)。从图中可以看出，在输出60级5帧画面信号的期间，栅极驱动电路的工作性能稳定，相邻级数之间的栅极电压相差不足0.1V，所有级数的栅极驱动单元都能完整输出。
由于ST(N+1)信号与G(N+1)信号同步，因此上述实施例中的G(N+1)信号也可以替换为ST(N+1)信号。
虽然本发明所披露的实施方式如上，但所述的内容只是为了便于理解本发明而采用的实施方式，并非用于限定本发明。任何本发明所属技术领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，在实施的形式上及细节上所作的任何修改与变化，都应该在本发明的专利保护范围内。

Claims (17)

1.一种栅极驱动电路，其特征在于，包括多级栅极驱动单元，其中第N级栅极驱动单元包括：
上拉控制单元，其用于输出上拉控制信号；
上拉单元，其控制端耦接所述上拉控制单元的输出端，以根据所述上拉控制信号和时钟讯号上拉栅极信号输出端的电位，使本级栅极驱动单元输出栅极信号；
下传单元，其控制端耦接所述上拉控制单元的输出端，以根据所述上拉控制信号和时钟讯号输出续传信号；
第一下拉单元，其耦接在所述栅极信号输出端、上拉单元和下传单元的控制端与第一电源和第二电源之间，以根据下拉控制信号将所述栅极信号输出端的电位和/或将所述上拉单元和下传单元的控制端的电位下拉至所述第一电源或第二电源的电位，从而关闭所述栅极信号输出端和/或关闭所述上拉单元和下传单元；
下拉保持单元，其耦接在所述栅极信号输出端、上拉单元和下传单元的控制端与第一电源和第二电源之间，以根据下拉保持控制信号将所述栅极信号输出端的电位和/或将所述上拉单元和下传单元的控制端的电位保持在所述第一电源或第二电源的电位；
其中，所述第一下拉单元和/或下拉保持单元还耦接在所述下传单元的输出端与第二电源之间，用于将所述续传信号下拉和/或保持在所述第二电源的电位，所述第二电源的电位低于所述第一电源的电位。
2.如权利要求1所述的栅极驱动电路，其特征在于：
所述第一电源和第二电源均为负电压。
3.如权利要求1所述的栅极驱动电路，其特征在于，所述下拉保持单元中包括能够交替工作的第一下拉保持模块和第二下拉保持模块，每一个下拉保持模块均包括：
控制子模块，其用于输出所述下拉保持控制信号；
第一下拉晶体管，其栅极耦接所述控制子模块的输出端，以接收所述下拉保持控制信号，其第一端耦接所述栅极信号输出端，其第二端耦接所述第一电源或第二电源；
第二下拉晶体管，其栅极耦接所述控制子模块的输出端，以接收所述下拉保持控制信号，其第一端耦接所述上拉控制单元的输出端，其第二端耦接所述第一电源或第二电源；
第三下拉晶体管，其栅极耦接所述控制子模块的输出端，以接收所述下拉保持控制信号，其第一端和第二端分别耦接所述下传单元的输出端和第二电源。
4.如权利要求3所述的栅极驱动电路，其特征在于，所述控制子模块均包括：
第一晶体管，其栅极短接第一端，其第二端耦接所述控制子模块的输出端；
第二晶体管，其第一端和第二端分别耦接所述第一晶体管的第一端和所述控制子模块的输出端；
第三晶体管，其栅极接收第N-1级栅极驱动单元输出的续传信号，其第一端和第二端分别耦接所述控制子模块的输出端和第二电源；
第四晶体管，其栅极接收本级栅极驱动单元输出的续传信号，其第一端和第二端分别耦接所述控制子模块的输出端和第二电源；
其中，所述第一下拉保持模块的第一晶体管的栅极和所述第二下拉保持模块的第二晶体管的栅极接收第一控制信号，所述第一下拉保持模块的第二晶体管的栅极和所述第二下拉保持模块的第一晶体管的栅极接收第二控制信号，所述第一控制信号和第二控制信号为相位互补的脉冲信号。
5.如权利要求3所述的栅极驱动电路，其特征在于，所述控制子模块均包括：
第一晶体管，其栅极短接第一端，其第二端耦接所述控制子模块的输出端；
第二晶体管，其栅极耦接所述控制子模块的输出端，第一端和第二端分别耦接所述第一晶体管的第一端和所述控制子模块的输出端；
第三晶体管，其栅极接收第N-1级栅极驱动单元输出的续传信号，其第一端和第二端分别耦接所述控制子模块的输出端和第二电源；
第四晶体管，其栅极接收本级栅极驱动单元输出的续传信号，其第一端和第二端分别耦接所述控制子模块的输出端和第二电源；
其中，所述第一下拉保持模块的第一晶体管的栅极接收第一控制信号，所述第二下拉保持模块的第一晶体管的栅极接收第二控制信号，所述第一控制信号和第二控制信号为相位互补的脉冲信号。
6.如权利要求4或5所述的栅极驱动电路，其特征在于：
所述第一控制信号为所述时钟讯号。
7.如权利要求4或5所述的栅极驱动电路，其特征在于：
所述第一控制信号为低频的脉冲信号。
8.如权利要求7所述的栅极驱动电路，其特征在于：
当第N+2级栅极驱动单元输出高电位的栅极信号时，所述第一控制信号发生翻转。
9.如权利要求1所述的栅极驱动电路，其特征在于：
所述第一下拉单元将所述栅极信号输出端的电位下拉至所述第一电源的电位，以及将所述上拉单元和下传单元的控制端的电位下拉至所述第二电源的电位；
所述下拉保持单元将所述栅极信号输出端的电位保持在所述第一电源的电位，以及将所述上拉单元和下传单元的控制端的电位保持在所述第二电源的电位。
10.如权利要求1所述的栅极驱动电路，其特征在于：
所述第一下拉单元将所述栅极信号输出端的电位，以及将所述上拉单元和下传单元的控制端的电位下拉至所述第一电源的电位；
所述下拉保持单元将所述栅极信号输出端的电位，以及将所述上拉单元和下传单元的控制端的电位保持在所述第一电源的电位。
11.如权利要求10所述的栅极驱动电路，其特征在于，所述第一下拉单元包括：
第一晶体管，其栅极接收所述下拉控制信号，其第一端和第二端分别耦接所述上拉控制单元的输出端和第一电源；
第二晶体管，其栅极接收所述下拉控制信号，其第一端和第二端分别耦接所述栅极信号输出端和第一电源；
其中，所述下拉控制信号为第N+1级栅极驱动单元输出的栅极信号或者第N+2级栅极驱动单元输出的栅极信号。
12.如权利要求10所述的栅极驱动电路，其特征在于，所述第一下拉单元包括：
第一晶体管，其栅极接收所述下拉控制信号，其第一端和第二端分别耦接所述上拉控制单元的输出端和第一电源；
其中，所述下拉控制信号为第N+2级栅极驱动单元输出的栅极信号。
13.如权利要求10所述的栅极驱动电路，其特征在于，所述第一下拉单元包括：
第一晶体管，其栅极接收所述下拉控制信号，其第一端和第二端分别耦接所述上拉控制单元的输出端和第一电源；
第二晶体管，其栅极接收所述下拉控制信号，其第一端和第二端分别耦接所述栅极信号输出端和第一电源；
第三晶体管，其栅极接收所述下拉控制信号，其第一端和第二端分别耦接所述下传单元的输出端和第二电源；
其中，所述下拉控制信号为第N+1级栅极驱动单元输出的栅极信号。
14.如权利要求10所述的栅极驱动电路，其特征在于，所述第一下拉单元包括：
第一晶体管，其栅极接收第一下拉控制信号，其第一端和第二端分别耦接所述上拉控制单元的输出端和第一电源；
第二晶体管，其栅极接收第二下拉控制信号，其第一端和第二端分别耦接所述下传单元的输出端和第二电源；
其中，所述第一下拉控制信号为第N+2级栅极驱动单元输出的栅极信号，所述第二下拉控制信号为第N+1级栅极驱动单元输出的栅极信号。
15.如权利要求14所述的栅极驱动电路，其特征在于，所述第一下拉单元还包括：
第三晶体管，其栅极接收所述第二下拉控制信号，其第一端和第二端分别耦接所述栅极信号输出端和第一电源。
16.如权利要求11～15任意一项所述的栅极驱动电路，其特征在于，所述第一下拉单元还包括：
阻流晶体管，其栅极短接第一端，其第一端和第二端分别耦接所述第一晶体管的第二端和第二电源。
17.如权利要求16所述所述的栅极驱动电路，其特征在于：
所述第一下拉单元中，所述阻流晶体管的沟道宽度是所述第一晶体管的沟道宽度的5～10倍。
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