CN109036307A - 包括goa电路的液晶面板及其驱动方法 - Google Patents

Abstract

提供一种包括GOA电路的液晶面板及其驱动方法。GOA电路包括级联的多个单级GOA电路单元，每个单级GOA电路单元包括第一下拉维持电路单元和第二下拉维持电路单元。第一下拉维持电路单元的第一控制端被输入第一时钟信号，第二下拉维持电路单元的第二控制端被输入第二时钟信号，下拉电路单元被输入下两级GOA电路单元的扫描驱动信号。第一时钟信号和第二时钟信号交替地输入到相邻级的GOA电路单元中的上拉电路单元和下传电路单元。第一时钟信号与第二时钟信号具有相同长度的周期。第二时钟信号相对于第一时钟信号延迟，使得第二时钟信号在第一时钟信号的每个高电位周期内的第一时段和第三时段具有高电位，并且在第一时段与第三时段之间的第二时段具有低电位。

Description

包括GOA电路的液晶面板及其驱动方法

技术领域

本发明涉及显示技术领域，更具体地讲，涉及一种包括GOA(Gate Driver OnArray，阵列基板行驱动)电路的液晶面板及其驱动方法。

背景技术

液晶显示器具有低辐射、体积小及低耗能等优点，已经被广泛地应用于笔记本电脑、个人数字助理PDA、平面电视或移动电话等产品上。传统液晶显示器的方式是利用外部驱动芯片来驱动面板上的芯片以显示图像，但为了减少元件数目并降低制造成本，近年来逐渐发展成将驱动电路结构直接制作于显示面板上，例如采用GOA技术。

GOA技术是将TFT LCD(Thin Film Transistor Liquid Crystal Display，薄膜晶体管液晶显示器)的栅极驱动电路集成在玻璃基板上，形成对液晶面板的扫描驱动。GOA技术相比传统的利用COF(Chip On Flex/Film，覆晶薄膜)的驱动技术可以大幅度节约制造成本，而且省去了Gate侧COF的Bonding制程，对产能提升也是极为有利的。因此，GOA是未来液晶面板发展的重点技术。

现有的GOA电路通常包括级联的多个单级GOA电路单元，每个单级GOA电路单元均与相应级的扫描驱动线对应。例如，如图1所示，单级GOA电路单元包括：上拉控制电路单元①、上拉电路单元②、下传电路单元③、下拉电路单元④、下拉维持电路单元⑤以及自举电容⑥。参照图1，上拉控制电路单元①主要为预充电节点Q(N)实现预充电，通常被输入上一级GOA电路单元传递过来的下传信号ST(N-1)和扫描驱动信号G(N-1)；上拉电路单元②主要为提高扫描驱动信号G(N)的电位；信号下传单元③包括薄膜晶体管，其主要通过输出本级的下传信号ST(N)来控制下一级GOA电路单元中的上拉控制电路单元的打开和关闭；下拉电路单元④主要用于拉低预充电节点Q(N)和扫描驱动信号G(N)的电位至低电源电压VSS；下拉维持电路单元⑤可以包括反相器和多个薄膜晶体管，其主要用于将预充电节点Q(N)、扫描驱动信号G(N)的电位维持在低电源电压VSS不变；自举电容⑥主要为提供并维持预充电节点Q(N)电位，这样有利于上拉电路单元②输出扫描驱动信号G(N)。

下拉维持电路单元⑤的反相器可以采用达灵顿反相器，其具体的电路结构如图2所示，达灵顿反相器可以包括四个薄膜晶体管并且可以具有输入端Input和输出端Output。如果将控制信号LC设置成始终为高电位信号并且将低电源电压VSS设置成始终为低电位信号，则当输入端Input输入高电位信号时，输出端Output输出低电位信号；当输入端Input输入低电位信号时，输出端Output输出高电位信号。

以向GOA电路输入2个时钟信号CK和XCK为例，当下拉维持电路单元⑤包括达灵顿反相器时，单级GOA电路单元如图3所示。通常情况下会设置两个下拉维持电路单元⑤-1和⑤-2根据图5所示的波形交替工作，防止薄膜晶体管T32、T42、T33、T43长时间受到正偏压应力(Positive Bias Stress，PBS)而使薄膜晶体管的阈值电压Vth正向漂移严重导致器件失效。

然而，在现有技术中，仍然以向GOA电路输入2个时钟信号CK和XCK为例，采用GOA技术的液晶面板通常包含如下信号的走线：阵列基板上的共电极信号Acom、彩模基板上的共电极信号CFcom、控制信号LC1和LC2、启动信号STV、低电源电压VSS、时钟信号CK和XCK。随着越来越多的功能结构被增加到电路中，GOA电路所占的空间也越来越大，这对于窄边框液晶面板的设计是极为不利的。因此，如何减少信号线的数目、如何高效利用信号线对于未来液晶面板的发展是极为重要的。

发明内容

本发明的示例性实施例在于提供一种包括GOA电路的液晶面板及其驱动方法。该GOA电路被输入一组新设计的时钟信号，该组时钟信号可以满足上拉电路单元的信号要求，也可以替代下拉维持电路单元中的控制信号，从而高效利用了时钟信号线且有效节省了显示面板中布线所占的空间，为未来GOA电路的设计提供了一种新的可能。

本发明的一方面提供一种包括GOA电路的液晶面板，所述GOA电路包括级联的多个单级GOA电路单元，其中，每个单级GOA电路单元包括上拉控制电路单元、上拉电路单元、下拉电路单元、自举电容、下传电路单元、第一下拉维持电路单元以及第二下拉维持电路单元，其中，在每个单级GOA电路单元中，第一下拉维持电路单元的第一控制端被构造为接收第一时钟信号，第二下拉维持电路单元的第二控制端被构造为接收第二时钟信号，下拉电路单元被构造为接收来自下两级GOA电路单元的扫描驱动信号，其中，相邻两级的GOA电路单元中的上拉电路单元被构造为交替地接收第一时钟信号和第二时钟信号，其中，第一时钟信号与第二时钟信号具有相同长度的周期，其中，第二时钟信号相对于第一时钟信号延迟，使得第二时钟信号在第一时钟信号的每个高电位周期内的第一时段和第三时段具有高电位，并且在第一时段与第三时段之间的第二时段具有低电位。

根据示例性实施例，第一下拉维持电路单元可以包括：第一反相器，具有第一输入端、第一输出端和第一控制端，第一输入端连接到预充电节点，第一输出端连接到第六薄膜晶体管和第七薄膜晶体管的栅极；第六薄膜晶体管，其栅极连接到第七薄膜晶体管的栅极，其漏极连接到低电源电压线，其源极连接到本级的扫描驱动线；以及第七薄膜晶体管，其栅极连接到第六薄膜晶体管的栅极，其漏极连接到低电源电压线，其源极连接到预充电节点。

根据示例性实施例，第二下拉维持电路单元可以包括：第二反相器，具有第二输入端、第二输出端和第二控制端，第二输入端连接到预充电节点，第二输出端连接到第八薄膜晶体管和第九薄膜晶体管的栅极；第八薄膜晶体管，其栅极连接到第九薄膜晶体管的栅极，其漏极连接到低电源电压线，其源极连接到本级的扫描驱动线；以及第九薄膜晶体管，其栅极连接到第八薄膜晶体管的栅极，其漏极连接到低电源电压线，其源极连接到预充电节点。

根据示例性实施例，下拉电路单元可以包括：第四薄膜晶体管，其栅极与第五薄膜晶体管的栅极对接并且被构造为接收来自下两级GOA电路单元的扫描驱动信号，其漏极连接到低电源电压线，其源极连接到本级的扫描驱动线；第五薄膜晶体管，其栅极与第四薄膜晶体管的栅极对接并且被构造为接收来自下两级GOA电路单元的扫描驱动信号，其漏极连接到低电源电压线，其源极连接到预充电节点。

根据示例性实施例，上拉电路单元可以包括：第二薄膜晶体管，其漏极连接到下传电路单元并且被构造为接收第一时钟信号或第二时钟信号，其栅极连接到预充电节点，其源极连接到本级的扫描驱动线以输出扫描驱动信号。

根据示例性实施例，下传电路单元可以包括：第三薄膜晶体管，其漏极连接到上拉电路单元并且被构造为接收第一时钟信号或第二时钟信号，其栅极连接到预充电节点，其源极连接到本级的级传信号线以输出级传信号。

本发明的另一方面提供一种驱动包括GOA电路的液晶面板的方法，所述GOA电路包括级联的多个单级GOA电路单元，其中，每个单级GOA电路单元包括上拉控制电路单元、上拉电路单元、下拉电路单元、自举电容、下传电路单元、第一下拉维持电路单元以及第二下拉维持电路单元，所述方法包括：向第一下拉维持电路单元的第一控制端输入第一时钟信号，并且向第二下拉维持电路单元的第二控制端输入第二时钟信号，向相邻两级的GOA电路单元中的上拉电路单元交替地输入第一时钟信号和第二时钟信号；在扫描输出时段，上拉电路单元将第一时钟信号或第二时钟信号输出到本级的扫描驱动线以输出扫描驱动信号；在复位时段，向下拉电路单元输入来自下两级GOA电路单元的扫描驱动信号以对预充电节点和扫描驱动信号的电位进行复位；在低电位维持阶段，第一下拉维持电路单元和第二下拉维持电路单元交替工作以维持扫描驱动信号和预充电节点的低电位，其中，第一时钟信号与第二时钟信号具有相同长度的周期，其中，第二时钟信号相对于第一时钟信号延迟，使得第二时钟信号在第一时钟信号的每个高电位周期内的第一时段和第三时段具有高电位，并且在第一时段与第三时段之间的第二时段具有低电位。

根据示例性实施例，第一时段可以为第一时钟信号的初始时段和第二时钟信号的前一高电位周期的结束时段，第二时段可以为第一时钟信号的中间时段和第二时钟信号的低电位时段，第三时段可以为第一时钟信号的结束时段和第二时钟信号的后一高电位周期的初始时段。

根据示例性实施例，第一时钟信号和第二时钟信号中的每个的占空比可以为60/40。

根据示例性实施例，第一时段和第三时段可以各自占每个周期的10％。

附图说明

通过下面结合附图进行的对实施例的描述，本发明的上述和/或其它目的和优点将会变得更加清楚，其中：

图1是现有技术中单级GOA电路单元的示意图；

图2是图1的下拉维持电路单元中包括的达灵顿反相器的电路图；

图3是现有技术的单级GOA电路单元的示意图；

图4是薄膜晶体管的等效电路图；

图5是图3中的两个下拉维持电路单元的控制信号的波形图；

图6是根据本发明的示例性实施例的单级GOA电路单元的示意图；

图7是根据本发明的示例性实施例的时钟信号的波形图；

图8是图6的单级GOA电路单元的信号波形图。

具体实施方式

现在将参照附图更详细地描述本公开的一个或更多个示例性实施例。可以使用相同的附图标记来表示相同或相应的组件并且省略重复的解释。

在此使用的术语仅出于描述特定的示例实施例的目的，而并不意图限制发明构思。如在这里使用的，除非上下文另外清楚地指出，否则单数形式的“一个(种/者)”和“该(所述)”也意图包括复数形式。也将理解，当术语“包含”和“包括”在本说明书中使用时，说明存在所述的特征、整体、步骤、操作、构件、元件和/或它们的组，但是不排除存在或者附加一个或更多个其他特征、整体、步骤、操作、构件、元件和/或它们的组。

为了便于之后的理解，首先对基本元件进行说明。根据本发明的示例实施例的GOA电路可包括多个薄膜晶体管。图4是薄膜晶体管的等效电路图，薄膜晶体管的三个电极分别称为栅极Gate、源极Source和漏极Drain，相应地，加载在各个电极上的电压可以分别标记为Vg、Vs和Vd。在这里，源极Source和漏极Drain实际上是没有区别的，但是为了方便说明，在示例性实施例中通常将电压较低的一端称为源极，将电压较高的另一端称为漏极。因此，决定薄膜晶体管的导通状态的电压Vgs＝Vg-Vs，当Vgs>0时，薄膜晶体管为导通状态，电流从漏极Drain流向源极Source；当Vgs＝0，薄膜晶体管为微导通状态，电流从漏极Drain流向源极Source；当Vgs<0时器件处于截止状态。可选择地，在其他示例性实施例中，也可以将电压较低的一端称为漏极Drain，将电压较高的另一端称为源极Source，即，当薄膜晶体管处于导通状态，电流从源极Source流向漏极Drain。

图5是图3中的两个下拉维持电路单元⑤-1和⑤-2的控制信号LC1和LC2的波形图。以下参照图3和图5说明两个下拉维持电路单元⑤-1和⑤-2交替工作的原理。

以第N级GOA电路单元为例，在将扫描驱动信号G(N)维持为低电位的时段(即，低电位维持阶段)，预充电节点Q(N)始终处于低电位，即，薄膜晶体管T52、T54、T62和T64均截止。

当第一控制信号LC1为高电位且第二控制信号LC2为低电位时，下拉维持电路单元⑤-1处于工作状态，薄膜晶体管T51、T53导通。此时，第一节点A处于高电位，薄膜晶体管T32、T42受到正偏压应力PBS的作用，即，薄膜晶体管T32、T42导通，从而低电源电压VSS分别经由薄膜晶体管T42和T32传输到预充电节点Q(N)和本级扫描驱动线，以维持预充电节点Q(N)和扫描驱动信号G(N)的低电位。然而，此时下拉维持电路单元⑤-2相应地处于非工作状态，薄膜晶体管T61、T63处于微导通状态(即，Vgs＝0)，第二节点B处于低电位，薄膜晶体管T33、T43受到负偏压应力(Negative Bias Stress，NBS)的作用，即，薄膜晶体管T33、T43截止。

同理，当第一控制信号LC1为低电位且第二控制信号LC2为高电位时，下拉维持电路单元⑤-2处于工作状态，薄膜晶体管T61、T63导通。此时，第二节点B处于高电位，薄膜晶体管T33、T43受到正偏压应力PBS的作用，薄膜晶体管T33、T43导通，从而低电源电压VSS分别经由薄膜晶体管T43和T33传输到预充电节点Q(N)和本级扫描驱动线，以维持预充电节点Q(N)和扫描驱动信号G(N)的低电位。然而，此时下拉维持电路单元⑤-1相应地处于非工作状态，薄膜晶体管T51、T53处于微导通状态(即，Vgs＝0)，第一节点A处于低电位，薄膜晶体管T32、T42受到负偏压应力PBS的作用，即，薄膜晶体管T33、T43截止。

因此，在一段时间内，下拉维持电路单元⑤-1和⑤-2交替工作以维持预充电节点Q(N)和扫描驱动信号G(N)的低电位，薄膜晶体管T32和T42根据第一节点A的电位变化既受到PBS的作用也受到NBS的作用，同样地，薄膜晶体管T33和T43根据第二节点B的电位变化既受到PBS的作用也受到NBS的作用，这样由于电荷俘获导致的器件失效就可以在一定程度上得到缓解。

图6是根据本发明的示例性实施例的单级GOA电路单元的示意图。图7是根据本发明的示例性实施例的时钟信号的波形图。

如图6所示，根据本发明的示例性实施例的包括GOA电路的液晶面板的GOA电路包括级联的多个单级GOA电路单元，其中，每个单级GOA电路单元包括：上拉控制电路单元100、上拉电路单元200、下传电路单元300、下拉电路单元400、自举电容Cbt、第一下拉维持电路单元501和第二下拉维持电路单元502。

参照图6，在每个单级GOA电路单元中，第一下拉维持电路单元501的第一控制端被输入第一时钟信号CK，第二下拉维持电路单元502的第二控制端被输入第二时钟信号XCK，下拉电路单元400被输入下两级GOA电路单元的扫描驱动信号，第一时钟信号CK和第二时钟信号XCK交替地输入到相邻级的GOA电路单元中的上拉电路单元200和下传电路单元300。参照图7，第一时钟信号CK与第二时钟信号XCK具有相同长度的周期，第二时钟信号XCK相对于第一时钟信号CK延迟，使得第二时钟信号XCK在第一时钟信号CK的每个高电位周期内的第一时段t1’和第三时段t3’具有高电位，并且在第一时段t1’与第三时段t3’之间的第二时段t2’具有低电位。

根据本发明的示例性实施例，液晶面板的每个单级GOA电路单元可由第一时钟信号CK和第二时钟信号XCK驱动，即，第一时钟信号CK和第二时钟信号XCK可以代替下拉维持电路单元中的控制信号LC1和LC2，而且可以满足上拉电路单元的信号要求，可减少信号线的数量并高效利用信号线，从而节省了显示面板中布线所占的空间。

以下将参照图6，以第N(N为大于或等于1的自然数)级GOA电路单元的结构为例进行详细说明，其他级GOA电路单元具有类似的结构。

在本发明的示例性实施例中，GOA电路中包括的薄膜晶体管可以为高电位导通的薄膜晶体管，例如，高电位导通的非晶硅(a-Si)薄膜晶体管或NMOS晶体管。但发明构思不限于此，在其他示例性实施例中，GOA电路中包括的薄膜晶体管也可以为低电位导通的薄膜晶体管，诸如PMOS薄膜晶体管。为了便于说明，在下文中将以所有的薄膜晶体管均为高电位导通的NMOS晶体管为例展开描述。

在第N级GOA电路单元中，上拉控制电路单元100可以包括：第一薄膜晶体管T11，其栅极被输入上一级GOA电路单元的级传信号ST(N-1)，其漏极被输入上一级GOA电路单元的扫描驱动信号G(N-1)，其源极连接到预充电节点Q(N)。

上拉电路单元200可以包括：第二薄膜晶体管T21，其漏极被输入第一时钟信号CK或第二时钟信号XCK，其栅极连接到预充电节点Q(N)，其源极连接到本级的扫描驱动线以输出扫描驱动信号G(N)。上拉电路单元200主要用于提高扫描驱动信号G(N)的电位。

下传电路单元300可以包括：第三薄膜晶体管T22，其漏极被输入第一时钟信号CK或第二时钟信号XCK(即，与本级的第二薄膜晶体管T22的漏极被输入的时钟信号相同)，其栅极连接到预充电节点Q(N)，其源极连接到本级的级传信号线以输出级传信号ST(N)。

以在GOA电路中使用两个时钟信号CK和XCK为例，第一时钟信号CK和第二时钟信号XCK交替地输入到相邻级的GOA电路单元中，即，第一时钟信号CK和第二时钟信号XCK交替地输入到相邻级的GOA电路单元中的上拉电路单元200和下传电路单元300。具体地，根据本发明的示例性实施例，当第N级GOA电路单元中的上拉电路单元200和下传电路单元300被输入第一时钟信号CK时，第(N+1)级GOA电路单元中的上拉电路单元200和下传电路单元300被输入第二时钟信号XCK，第(N+2)级GOA电路单元中的上拉电路单元200和下传电路单元300被输入第一时钟信号CK，第(N+3)级GOA电路单元中的上拉电路单元200和下传电路单元300被输入第二时钟信号XCK，以此类推。然而，本发明构思不限于此，在其他示例性实施例中，第N级GOA电路单元中的上拉电路单元200和下传电路单元300可以被输入第二时钟信号XCK，第(N+1)级GOA电路单元中的上拉电路单元200和下传电路单元300可以被输入第一时钟信号CK，以此类推。换个角度来说，例如，奇数级GOA电路单元中的上拉电路单元200和下传电路单元300可以被输入第一时钟信号CK，偶数级GOA电路单元中的上拉电路单元200和下传电路单元300可以被输入第二时钟信号XCK，反之亦可。

自举电容Cbt是利用了电容两端电压不能突变的特性，当电容两端保持有一定电压时，提高电容负端电压，正端电压仍保持与负端的原始压差，等于正端的电压被负端举起来了。如图6所示，自举电容Cbt的一端可以连接到预充电节点Q(N)，另一端可以连接到本级的扫描驱动线。自举电容Cbt主要用于维持并提高预充电节点Q(N)的电位。

下拉电路单元400可以包括其栅极彼此对接的第四薄膜晶体管T31和第五薄膜晶体管T41，并且与图3所示的下拉电路单元被输入第N+1级GOA电路单元的扫描驱动信号G(N+1)不同，第四薄膜晶体管T31和第五薄膜晶体管T41的栅极可以被输入下两级(即，第(N+2)级)GOA电路单元的扫描驱动信号G(N+2)。第四薄膜晶体管T31的漏极可以连接到低电源电压线，其源极可以连接到本级的扫描驱动线。另外，第五薄膜晶体管T41的漏极可以连接到低电源电压线，其源极可以连接到预充电节点Q(N)。下拉电路单元400主要用于拉低预充电节点Q(N)和扫描驱动信号G(N)的电位至低电源电压VSS。

在本发明的示例性实施例中，下拉维持电路单元所包括的反相器可以是达灵顿反相器，其可以具有如图2所示的结构，但发明构思不限于此。为了便于说明，在下文中将以达灵顿反相器为例展开描述。

参照图6，第一下拉维持电路单元501可以包括：第一反相器，具有第一输入端Input、第一输出端Output(对应第一节点A)和第一控制端，其中，第一输入端Input可以连接到预充电节点Q(N)，第一输出端Output可以连接到第六薄膜晶体管T32和第七薄膜晶体管T42的栅极；第六薄膜晶体管T32，其栅极可以连接到第七薄膜晶体管T42的栅极，其漏极可以连接到低电源电压线VSS，其源极可以连接到本级的扫描驱动线；第七薄膜晶体管T42，其栅极可以连接到第六薄膜晶体管T32的栅极，其漏极可以连接到低电源电压线VSS，其源极可以连接到预充电节点Q(N)。

类似地，第二下拉维持电路单元502可以包括：第二反相器，具有第二输入端Input、第二输出端Output(对应第一节点B)和第二控制端，其中，第二输入端Input可以连接到预充电节点，第二输出端Output可以连接到第八薄膜晶体管T33和第九薄膜晶体管的栅极T43；第八薄膜晶体管T33，其栅极可以连接到第九薄膜晶体管T43的栅极，其漏极可以连接到低电源电压线VSS，其源极可以连接到本级的扫描驱动线；第九薄膜晶体管T43，其栅极可以连接到第八薄膜晶体管T33的栅极，其漏极可以连接到低电源电压线VSS，其源极可以连接到预充电节点Q(N)。

除了第二控制端被输入第二时钟信号XCK之外，第二下拉维持电路单元502可以具有与第一下拉维持电路单元501基本相同的电路结构。下拉维持电路单元501和502主要用于将预充电节点Q(N)、扫描驱动信号G(N)的电位维持在低电源电压VSS不变。

图7是根据本发明的示例性实施例的时钟信号的波形图。

如图7中所示，第一时钟信号CK与第二时钟信号XCK具有相同长度的周期。以一个周期为例，第一时钟信号CK和第二时钟信号XCK每者的一个周期可以包括第一时段t1’、第二时段t2’、第三时段t3’和第四时段t4’。另外，第一时钟信号CK和第二时钟信号XCK可以为方波脉冲信号，其各自的每一个周期可以由高电位周期和低电位周期组成。

根据本发明的示例性实施例，第二时钟信号XCK相对于第一时钟信号CK延迟，使得第二时钟信号XCK在第一时钟信号CK的每个高电位周期内的第一时段t1’和第三时段t3’具有高电位，并且在第一时段t1’与第三时段t3’之间的第二时段t2’具有低电位。

在一个示例性实施例中，对于第一时钟信号CK的每个高电位周期，第一时段t1’可以为第一时钟信号CK的初始时段和第二时钟信号XCK的前一高电位周期的结束时段，第二时段t2’可以为第一时钟信号CK的中间时段和第二时钟信号XCK的低电位时段，第三时段t3’可以为第一时钟信号CK的结束时段和第二时钟信号XCK的后一高电位周期的初始时段。

根据本发明的示例性实施例，第一时钟信号CK和第二时钟信号XCK的高电位时间可以占一个周期的60％，低电位时间可以占一个周期的40％。即，第一时钟信号CK和第二时钟信号XCK中的每个的占空比可以为60/40。

在一个示例性实施例中，第一时段t1’和第三时段t3’可以彼此间隔开，并且各自可以占每个周期的10％。第二时段t2’和第四时段t4’可以各自占一个周期的40％。第一时钟信号CK与第二时钟信号XCK可以在第二时段t2’和第四时段t4’期间完全反相。

可选择地，根据本发明的其他示例性实施例，第一时钟信号CK和第二时钟信号XCK的高低电位的占空比(即，高电位时间与低电位时间的比)可以为其他比例，例如，50/50、70/30、80/20等；第一时段t1’和第三时段t3’各自占一个周期时间也可以为其他比例，例如，5％、20％等。

返回参照图6，当预充电节点Q(N)处于高电位(未示出)时，根据达灵顿反相器的原理，第一反相器的第一输出端(即，第一节点A)和第二反相器的第二输出端(即，第二节点B)均处于低电位，薄膜晶体管T32、T42、T33和T43均截止，此时，下拉维持电路单元501和502均不工作。然而，在低电位维持阶段，预充电节点Q(N)处于低电位，薄膜晶体管T52、T54、T62和T64均截止，此时，下拉维持电路单元501和502交替工作以维持扫描驱动信号G(N)的低电位，以下将结合图6和图7说明交替工作的原理。

在第一时段t1’期间，第一时钟信号CK为高电位，第二时钟信号XCK也为高电位。此时，作为第一反相器的第一输出端的第一节点A和作为第二反相器的第二输出端的第二节点B均处于高电位，薄膜晶体管T32、T42、T33和T43均导通，第一下拉维持电路单元501和第二下拉维持电路单元502均处于工作状态，低电源电压VSS可以分别传输到预充电节点Q(N)和本级扫描驱动线以维持预充电节点Q(N)和扫描驱动信号G(N)的低电位。

在第二时段t2’期间，第一时钟信号CK仍然为高电位，第二时钟信号XCK转变为低电位。此时，作为第一反相器的第一输出端的第一节点A可以处于高电位，薄膜晶体管T32和T42导通，第一下拉维持电路单元501可以处于工作状态，低电源电压VSS可以分别传输到预充电节点Q(N)和本级扫描驱动线以维持预充电节点Q(N)和扫描驱动信号G(N)的低电位。然而，由于作为第二反相器的第二输出端的第二节点B此时处于低电位，因此薄膜晶体管T33和T43截止，第二下拉维持电路单元502不工作。

在第三时段t3’期间，第一时钟信号CK仍然为高电位，第二时钟信号XCK转变为高电位。此时，作为第一反相器的第一输出端的第一节点A和作为第二反相器的第二输出端的第二节点B均处于高电位，薄膜晶体管T32、T42、T33和T43均导通，第一下拉维持电路单元501和第二下拉维持电路单元502均处于工作状态，低电源电压VSS可以分别传输到预充电节点Q(N)和本级扫描驱动线以维持预充电节点Q(N)和扫描驱动信号G(N)的低电位。

在第四时段t4’期间，第一时钟信号CK转变为低电位，第二时钟信号XCK仍然为高电位。此时，作为第一反相器的第一输出端的第一节点A可以处于低电位，薄膜晶体管T32和T42截止，第一下拉维持电路单元501不工作；而作为第二反相器的第二输出端的第二节点B此时却处于高电位，薄膜晶体管T33和T43导通，第二下拉维持电路单元502处于工作状态，低电源电压VSS可以分别传输到预充电节点Q(N)和本级扫描驱动线以维持预充电节点Q(N)和扫描驱动信号G(N)的低电位。

在现有技术中，由于两个下拉维持单元交替工作，通常采用如图5所示的完全反相的控制信号LC1和LC2，当两个下拉维持单元出现交替的时刻，控制信号LC1和LC2属于高频交流信号，在电阻-电容的作用下会出现信号延迟的情形，即信号会出现一定程度的渐变情况，可能导致扫描驱动信号G(N)间断或电位不稳定。

本发明很好地解决了上述技术问题。根据本发明的示例性实施例，将时钟信号CK和XCK设置为具有同为高电位的时间段(即，第一时段t1’和第三时段t3’)，例如，参照图7，在第二下拉维持单元502的工作状态即将结束的时段(例如，第一时段t1’)，第一下拉维持单元501开始进入工作状态；而在第一下拉维持单元501的工作状态即将结束的时段(例如，第三时段t3’)，第二下拉维持单元502开始进入工作状态，从而保证了下拉维持单元501和502正常的交替工作，稳定地维持预充电节点Q(N)和扫描驱动信号G(N)的低电位，而不会出现扫描驱动信号G(N)的间断或电位不稳定。

此外，根据本发明的示例性实施例，当使用图7的时钟信号CK和XCK来驱动GOA电路时，图6的单级GOA电路单元中的下拉电路单元400被输入下两级GOA电路单元的扫描驱动信号G(N+2)，使得可以更好地维持扫描驱动信号G(N)的稳定。以下将参照图6和图8来说明此情况。

图8是图6的单级GOA电路单元的信号波形图。图8示出了如图7所示的时钟信号CK和XCK、第N级GOA电路单元的扫描输出信号G(N)、第N+1级GOA电路单元的扫描输出信号G(N+1)以及第N+2级GOA电路单元的扫描输出信号G(N+2)。

如前所述，当向第N级GOA电路单元中的上拉电路单元200输入第一时钟信号CK时，向第(N+1)级GOA电路单元中的上拉电路单元200输入第二时钟信号XCK，并且向第(N+2)级GOA电路单元中的上拉电路单元200输入第一时钟信号CK，以此类推。相应地，参照图8，在扫描输出阶段，第N级GOA电路单元的扫描输出信号G(N)对应第一时钟信号CK，第N+1级GOA电路单元的扫描输出信号G(N+1)对应第二时钟信号XCK，第N+2级GOA电路单元的扫描输出信号G(N+2)对应第一时钟信号CK。

在现有技术中，以第N级GOA电路单元为例，通常向下拉电路单元400输入下一级GOA电路单元的扫描驱动信号G(N+1)，但是这种驱动方法会造成扫描输出信号G(N)的不稳定。具体来说，在扫描输出时段t1-t3，预充电节点Q(N)为高电位(未示出)，第二薄膜晶体管T21导通，第N级GOA电路单元的扫描输出信号G(N)为高电位信号；而在复位时段t3-t5，由于第N+1级GOA电路单元的扫描输出信号G(N+1)为高电位，其会传输到第N级GOA电路单元中的下拉电路单元400，第四薄膜晶体管T31会导通，从而低电源电压VSS会经由第四薄膜晶体管T31将第N级GOA电路单元的扫描输出信号G(N)拉低至低电位。由此可见，在t3时段，第二薄膜晶体管T21和第四薄膜晶体管T31均导通，此时，第N级GOA电路单元的扫描驱动线会被同时输入高电位的第一时钟信号CK和低电位的低电源电压VSS，高电位和低电位的同时竞争会导致扫描输出信号G(N)的不稳定。

在根据本发明的示例性实施例中，如图6所示，以第N级GOA电路单元为例，向下拉电路单元400输入来自下两级(即，第(N+2)级)GOA电路单元的扫描驱动信号G(N+2)。这种驱动方法可以有效地避免上述“高、低电位的同时竞争”的问题。具体来说，在扫描输出时段t1-t4，预充电节点Q(N)为高电位(未示出)，第二薄膜晶体管T21导通，第N级GOA电路单元的扫描输出信号G(N)与第一时钟信号CK对应，先为高电位，后为低电位；而在复位时段t5-t6，第N+2级GOA电路单元的扫描输出信号G(N+2)为高电位，其传输到第N级GOA电路单元中的下拉电路单元400，第四薄膜晶体管T31导通，从而低电源电压VSS经由第四薄膜晶体管T31将第N级GOA电路单元的扫描输出信号G(N)拉低至低电位。由此可见，扫描输出时段t1-t4与复位时段t5-t6不叠置，不会出现高电位和低电位同时输入到第N级GOA电路单元的扫描驱动线的情况。在t6时段之后的时段(即，低电位维持阶段)，如前面参照图6和图7所述，下拉维持电路单元501和502交替工作以维持预充电节点Q(N)和扫描驱动信号G(N)的低电位，将不再重复描述。

综上所述，根据图6和图8的示例性实施例，提供了一种驱动包括GOA电路的液晶面板的方法。

参照图6，根据本发明的示例性实施例的包括GOA电路的液晶面板的GOA电路包括级联的多个单级GOA电路单元，其中，每个单级GOA电路单元可以包括上拉控制电路单元100、上拉电路单元200、下传电路单元300、下拉电路单元400、自举电容Cbt、第一下拉维持电路单元501以及第二下拉维持电路单元502。如图6和图8中所示，所述方法包括：向第一下拉维持电路单元501的第一控制端输入第一时钟信号CK，并且向第二下拉维持电路单元502的第二控制端输入第二时钟信号XCK，向相邻两级的GOA电路单元中的上拉电路单元200交替地输入第一时钟信号CK和第二时钟信号XCK；在扫描输出时段(例如，时段t1-t4)，上拉电路单元200将第一时钟信号CK或第二时钟信号XCK输出到本级的扫描驱动线以输出扫描驱动信号G(N)；在复位时段(例如，时段t5-t6)，向下拉电路单元400输入来自下两级GOA电路单元的扫描驱动信号G(N+2)以对预充电节点Q(N)和扫描驱动信号G(N)的电位进行复位；在低电位维持阶段(例如，在时段t6之后的时段)，第一下拉维持电路单元501和第二下拉维持电路单元502交替工作以维持扫描驱动信号G(N)和预充电节点Q(N)的低电位。

由于图8中的第一时钟信号CK和第二时钟信号XCK的时序与图7中所示的时序一致，将不再重复其详细描述。

综上所述，根据本发明的示例性实施例的包括GOA电路的液晶面板的每个单级GOA电路被输入一组新的时钟信号CK和XCK，该组时钟信号既可以满足上拉电路单元的信号要求，也可以替代下拉维持电路单元中的控制信号，从而高效利用了时钟信号线且有效节省了显示面板中布线所占的空间，此外，根据本发明的示例性实施例的包括GOA电路的液晶面板还改进了下拉电路单元400的输入控制信号，进一步提高了扫描输出信号的稳定性，为未来GOA电路的设计提供了一种新的可能。

此外，除了上述GOA电路以外，根据本发明的示例性实施例的液晶面板还可以包括偏光片、滤光片、液晶层和背光模块等本领域常见的各种元件，这里不再详细阐述。

虽然已表示和描述了本发明的一些示例性实施例，但本领域技术人员应该理解，在不脱离由权利要求及其等同物限定其范围的本发明的原理和精神的情况下，可以对这些实施例进行修改。

Claims (10)

1.一种包括GOA电路的液晶面板，所述GOA电路包括级联的多个单级GOA电路单元，其中，每个单级GOA电路单元包括上拉控制电路单元、上拉电路单元、下拉电路单元、自举电容、下传电路单元、第一下拉维持电路单元和第二下拉维持电路单元，

其中，在每个单级GOA电路单元中，第一下拉维持电路单元的第一控制端被构造为接收第一时钟信号，第二下拉维持电路单元的第二控制端被构造为接收第二时钟信号，下拉电路单元被构造为接收来自下两级GOA电路单元的扫描驱动信号，

其中，相邻两级的GOA电路单元中的上拉电路单元被构造为交替地接收第一时钟信号和第二时钟信号，

其中，第一时钟信号与第二时钟信号具有相同长度的周期，

其中，第二时钟信号相对于第一时钟信号延迟，使得第二时钟信号在第一时钟信号的每个高电位周期内的第一时段和第三时段具有高电位，并且在第一时段与第三时段之间的第二时段具有低电位。

2.根据权利要求1所述的液晶面板，其中，第一下拉维持电路单元包括：

第一反相器，具有第一输入端、第一输出端和第一控制端，其中，第一输入端连接到预充电节点，第一输出端连接到第六薄膜晶体管和第七薄膜晶体管的栅极；

第六薄膜晶体管，其栅极连接到第七薄膜晶体管的栅极，其漏极连接到低电源电压线，其源极连接到本级的扫描驱动线；

第七薄膜晶体管，其栅极连接到第六薄膜晶体管的栅极，其漏极连接到低电源电压线，其源极连接到预充电节点。

3.根据权利要求2所述的液晶面板，其中，第二下拉维持电路单元包括：

第二反相器，具有第二输入端、第二输出端和第二控制端，其中，第二输入端连接到预充电节点，第二输出端连接到第八薄膜晶体管和第九薄膜晶体管的栅极；

第八薄膜晶体管，其栅极连接到第九薄膜晶体管的栅极，其漏极连接到低电源电压线，其源极连接到本级的扫描驱动线；

第九薄膜晶体管，其栅极连接到第八薄膜晶体管的栅极，其漏极连接到低电源电压线，其源极连接到预充电节点。

4.根据权利要求3所述的液晶面板，其中，下拉电路单元包括：

第四薄膜晶体管，其栅极与第五薄膜晶体管的栅极对接并且被构造为接收来自下两级GOA电路单元的扫描驱动信号，其漏极连接到低电源电压线，其源极连接到本级的扫描驱动线；

第五薄膜晶体管，其栅极与第四薄膜晶体管的栅极对接并且被构造为接收来自下两级GOA电路单元的扫描驱动信号，其漏极连接到低电源电压线，其源极连接到预充电节点。

5.根据权利要求1所述的液晶面板，其中，上拉电路单元包括：

第二薄膜晶体管，其漏极连接到下传电路单元并且被构造为接收第一时钟信号或第二时钟信号，其栅极连接到预充电节点，其源极连接到本级的扫描驱动线以输出扫描驱动信号。

6.根据权利要求1所述的液晶面板，其中，下传电路单元包括：

第三薄膜晶体管，其漏极连接到上拉电路单元并且被构造为接收第一时钟信号或第二时钟信号，其栅极连接到预充电节点，其源极连接到本级的级传信号线以输出级传信号。

7.一种驱动包括GOA电路的液晶面板的方法，所述GOA电路包括级联的多个单级GOA电路单元，其中，每个单级GOA电路单元包括上拉控制电路单元、上拉电路单元、下拉电路单元、自举电容、下传电路单元、第一下拉维持电路单元和第二下拉维持电路单元，所述方法包括：

向第一下拉维持电路单元的第一控制端输入第一时钟信号，并且向第二下拉维持电路单元的第二控制端输入第二时钟信号，向相邻两级的GOA电路单元中的上拉电路单元交替地输入第一时钟信号和第二时钟信号；

在扫描输出时段，上拉电路单元将第一时钟信号或第二时钟信号输出到本级的扫描驱动线以输出扫描驱动信号；

在复位时段，向下拉电路单元输入来自下两级GOA电路单元的扫描驱动信号以对预充电节点和扫描驱动信号的电位进行复位；

在低电位维持阶段，第一下拉维持电路单元和第二下拉维持电路单元交替工作以维持扫描驱动信号和预充电节点的低电位，

其中，第一时钟信号与第二时钟信号具有相同长度的周期，

其中，第二时钟信号相对于第一时钟信号延迟，使得第二时钟信号在第一时钟信号的每个高电位周期内的第一时段和第三时段具有高电位，并且在第一时段与第三时段之间的第二时段具有低电位。

8.根据权利要求7所述的方法，其中，第一时段为第一时钟信号的初始时段和第二时钟信号的前一高电位周期的结束时段，第二时段为第一时钟信号的中间时段和第二时钟信号的低电位时段，第三时段为第一时钟信号的结束时段和第二时钟信号的后一高电位周期的初始时段。

9.根据权利要求8所述的方法，其中，第一时钟信号和第二时钟信号中的每个的占空比为60/40。

10.根据权利要求9所述的方法，其中，第一时段和第三时段各自占每个周期的10％。