CN111508417A - Goa电路 - Google Patents

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CN111508417A
CN111508417A CN202010370615.9A CN202010370615A CN111508417A CN 111508417 A CN111508417 A CN 111508417A CN 202010370615 A CN202010370615 A CN 202010370615A CN 111508417 A CN111508417 A CN 111508417A
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邓磊磊
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TCL Huaxing Photoelectric Technology Co Ltd
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Abstract

本发明提供一种GOA电路，包括级联的多个GOA单元，其中，第n级GOA单元包括：上拉控制电路单元(101)、上拉电路单元(102)、下传电路单元(103)、下拉电路单元(104)、下拉维持电路单元(105)以及自举电容(106)。通过将自举电容分割成多个并列连接的第一电容，在因为小颗粒异物或者绝缘层破坏导致第一电容的功能缺失后，将该第一电容与GOA电路的连接线切除，整体的自举电容功能不会失效，避免因小颗异物导致整体电容失效而导致的GOA电路功能缺失。

Description

GOA电路
技术领域
本申请涉及显示技术领域，尤其涉及GOA电路。
背景技术
现有的显示面板技术中，GOA电路随着应用的普遍及深入，为提升时钟信号传输效率，设计的电容进行预充和拉升，以便快速拉升输出第n级信号电位，电容普遍设计一般为一整块第一金属层(M1)、第二金属层(M2)以及夹设与中间的绝缘层形成。
随着面板行业的发展，成本降低为提升产品竞争力的，绝缘层趋向于减薄，另外在实际生产过程中，成膜过程中会产生细小颗粒和膜破，这些都会导致电容失效，进而影响GOA功能，导致产品报废。
因此，本发明提供一种GOA电路，用以解决成膜过程中会产生细小颗粒和膜破导致电容失效的问题。
发明内容
本发明的目的在于，本发明提供一种GOA电路，通过将自举电容分割成多个并列连接的第一电容，在因为小颗粒异物或者绝缘层破坏导致第一电容的功能缺失后，将该第一电容与GOA电路的连接线切除，整体的自举电容功能不会失效，避免因小颗异物导致整体电容失效而导致的GOA电路功能缺失。为了达到上述目的，本发明提供一种GOA电路，包括级联的多个GOA单元，其中，第n级GOA单元包括：上拉控制电路单元(101)、上拉电路单元(102)、下传电路单元(103)、下拉电路单元(104)、下拉维持电路单元(105)以及自举电容(106)；其中，所述上拉控制电路单元(101)、所述上拉电路单元(102)、所述下传电路单元(103)、所述下拉电路单元(104)、所述下拉维持电路单元(105)以及所述自举电容(106)均电连接至第一节点Q(n)；所述上拉控制电路单元(101)分别接入一第n-1级的下传信号ST(n-1)以及第n-1级扫描驱动信号G(n-1)，用以为所述第一节点Q(n)预充电；所述上拉电路单元(102)接入时钟信号(CK)，用以提高第n级的扫描驱动信号G(n)的电位；所述下传电路单元(103)输出第n级的下传信号ST(n)，用以控制第n+1级的GOA单元的上拉控制电路单元的打开或关闭；所述下拉电路单元(104)连接第n+1级扫描驱动信号G(n+1)，用以拉低第一节点Q(n)预充电和第n级的扫描驱动信号G(n)的电位至低电压源(VSS)；所述下拉维持电路单元(105)用以将所述第一节点Q(n)预充电和第n级的扫描驱动信号G(n)的电位维持在低电压源(VSS)且保持不变；所述自举电容(106)用以提供并维持所述第一节点Q(n)预充电的电位，所述自举电容(106)包括若干并联连接的第一电容(C)，当至少一第一电容(C)无法存储电量时，将该第一电容(C)与第n级的GOA单元的连接线切断。
进一步地，所述自举电容(106)包括：第一金属层；绝缘层，设于所述第一金属层上；第二金属层，设于所述绝缘层上。
进一步地，所述第一金属层与所述第二金属层的图案皆为网格状，所述第一金属层的网格节点与所述第二金属层的网格节点相对应，在每个网格点处，所述第一金属层、所述绝缘层以及所述第二金属层形成所述第一电容。
进一步地，所述第一金属层与所述第二金属层的图案为竖条形状，所述第一金属层的竖条垂直所述第二金属层的竖条；在所述第二金属层位于所述第一金属层的投影与所述第一金属层的重叠区域，所述第一金属层、所述绝缘层以及所述第二金属层形成所述第一电容。
进一步地，所述第一金属层的图案为竖条形状，所述第二金属层的图案为多个方块形状；在所述第二金属层位于所述第一金属层上的投影与所述每一竖条形状的重叠区域，所述第一金属层、所述绝缘层以及所述第二金属层形成所述第一电容。
进一步地，所述第一金属层的图案为多个方块形状，所述第二金属层的图案为竖条形状，在所述竖条形状位于所述第一金属层上的投影与所述第一金属层的重叠区域，所述第一金属层、所述绝缘层以及所述第二金属层形成所述第一电容。
进一步地，所述上拉控制电路单元(101)包括第一薄膜晶体管(T1)，所述第一薄膜晶体管(T1)的栅极接入所述第n-1级的下传信号ST(n-1)，所述第一薄膜晶体管(T1)的源极连接所述第一节点Q(n)，所述第一薄膜晶体管(T1)的漏级接入所述第n-1级扫描驱动信号G(n-1)。
进一步地，所述上拉电路单元(102)包括第二薄膜晶体管(T2)，所述第二薄膜晶体管(T2)的栅极连接所述第一节点Q(n)，所述第二薄膜晶体管(T2)的漏级接入所述时钟信号(CK)，所述第二薄膜晶体管(T2)的源级连接所述第n级的扫描驱动信号G(n)。
进一步地，所述下传电路单元(103)包括第三薄膜晶体管(T3)，所述第三薄膜晶体管(T3)的栅极连接所述第一节点Q(n)，所述第三薄膜晶体管(T3)的源极输出所述第n级的下传信号ST(n)，所述第三薄膜晶体管(T3)的漏级接入所述时钟信号(CK)。
进一步地，所述下拉电路单元(104)包括第四薄膜晶体管(T4)以及所述第五薄膜晶体管(T5)；所述第四薄膜晶体管(T4)的栅极接入所述第n+1级扫描驱动信号G(n+1)，所述第四薄膜晶体管(T4)的源极接入所述低电压源(VSS)，所述第四薄膜晶体管(T4)的漏级连接所述第n级的扫描驱动信号G(n)；所述第五薄膜晶体管(T5)的栅极接入所述第n+1级扫描驱动信号G(n+1)，所述第五薄膜晶体管(T5)的源极连接所述第一节点Q(n)，所述第五薄膜晶体管(T5)的漏级接入所述低电压源(VSS)；
进一步地，所述下拉维持电路单元(105)包括反相器、第六薄膜晶体管(T6)以及第七膜晶体管(T7)；所述反相器一端连接所述第一节点Q(n)，另一端分别连接所述第六薄膜晶体管(T6)的栅极以及所述第七膜晶体管(T7)的栅极；所述第六薄膜晶体管(T6)的源极接入所述低电压源(VSS)，所述第六薄膜晶体管(T6)的漏级连接所述第n级的扫描驱动信号G(n)；所述第七薄膜晶体管(T7)的源极接入所述低电压源(VSS)，所述第七薄膜晶体管(T7)的漏级连接所述第一节点Q(n)。
本发明的有益效果是：本发明提供一种GOA电路，通过将自举电容分割成多个并列连接的第一电容，在因为小颗粒异物或者绝缘层破坏导致第一电容的功能缺失后，将该第一电容与GOA电路的连接线切除，整体的自举电容功能不会失效，避免因小颗异物导致整体电容失效而导致的GOA电路功能缺失。
附图说明
下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。
图1为本发明提供的GOA电路的电路图。
图2为本发明提供的自举电容图案的实施例1的平面图。
图3为图2在网格节点处横向的剖面图。
图4为本发明提供的自举电容图案的实施例2的平面图。
图5为本发明提供的自举电容图案的实施例3的平面图。
图6为本发明提供的自举电容图案的实施例3的平面图。
图7为本发明提供的自举电容图案的实施例4的平面图。
图8为本发明提供的自举电容图案的实施例4的平面图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在本申请中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
下文的公开提供了许多不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本申请。此外，本申请可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本申请提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
如图1所示，本发明提供一种GOA电路，包括级联的多个GOA单元，其中，第n级GOA单元包括：上拉控制电路单元(101)、上拉电路单元(102)、下传电路单元(103)、下拉电路单元(104)、下拉维持电路单元(105)以及自举电容(106)。
所述上拉控制电路单元(101)、上拉电路单元(102)、下传电路单元(103)、下拉电路单元(104)、下拉维持电路单元(105)以及自举电容(106)均电连接至第一节点Q(n)。
所述上拉控制电路单元(101)分别接入一第n-1级的下传信号ST(n-1)以及第n-1级扫描驱动信号G(n-1)，用以为所述第一节点Q(n)预充电。
所述上拉控制电路单元(101)包括第一薄膜晶体管(T1)，所述第一薄膜晶体管(T1)的栅极接入第n-1级的下传信号ST(n-1)，所述第一薄膜晶体管(T1)的源极连接所述第一节点Q(n)，所述第一薄膜晶体管(T1)的漏级接入第n-1级扫描驱动信号G(n-1)。
所述上拉电路单元(102)接入时钟信号(CK)，用以提高第n级的扫描驱动信号G(n)的电位。
所述上拉电路单元(102)包括第二薄膜晶体管(T2)，所述第二薄膜晶体管(T2)的栅极连接所述第一节点Q(n)，所述第二薄膜晶体管(T2)的漏级接入所述时钟信号(CK)，所述第二薄膜晶体管(T2)的源级连接所述第n级的扫描驱动信号G(n)。
所述下传电路单元(103)输出第n级的下传信号ST(n)，用以控制第n+1级的GOA单元的上拉控制电路单元的打开或关闭。
所述下传电路单元(103)包括第三薄膜晶体管(T3)，所述第三薄膜晶体管(T3)的栅极连接所述第一节点Q(n)，所述第三薄膜晶体管(T3)的源极输出第n级的下传信号ST(n)，所述第三薄膜晶体管(T3)的漏级接入所述时钟信号(CK)。
所述下拉电路单元(104)连接第n+1级扫描驱动信号G(n+1)，用以拉低第一节点Q(n)预充电和第n级的扫描驱动信号G(n)的电位至低电压源(VSS)。
所述下拉电路单元(104)包括第四薄膜晶体管(T4)以及所述第五薄膜晶体管(T5)。
所述第四薄膜晶体管(T4)的栅极接入第n+1级扫描驱动信号G(n+1)，所述第四薄膜晶体管(T4)的源极接入所述低电压源(VSS)，所述第四薄膜晶体管(T4)的漏级连接所述第n级的扫描驱动信号G(n)。
所述第五薄膜晶体管(T5)的栅极接入第n+1级扫描驱动信号G(n+1)，所述第五薄膜晶体管(T5)的源极连接所述第一节点Q(n)，所述第五薄膜晶体管(T5)的漏级接入所述低电压源(VSS)。
所述下拉维持电路单元(105)用以将第一节点Q(n)预充电和第n级的扫描驱动信号G(n)的电位维持在低电压源(VSS)且保持不变。
所述下拉维持电路单元(105)包括反相器、第六薄膜晶体管(T6)以及第七膜晶体管(T7)；
所述反相器一端连接所述第一节点Q(n)，另一端分别连接所述第六薄膜晶体管(T6)的栅极以及所述第七膜晶体管(T7)的栅极；
所述第六薄膜晶体管(T6)的源极接入所述低电压源(VSS)，所述第六薄膜晶体管(T6)的漏级连接所述第n级的扫描驱动信号G(n)；
所述第七薄膜晶体管(T7)的源极接入所述低电压源(VSS)，所述第七薄膜晶体管(T7)的漏级连接所述第一节点Q(n)。
所述自举电容(106)用以提供并维持所述第一节点Q(n)预充电的电位，所述自举电容(106)包括若干并联连接的第一电容(C)，当至少一第一电容(C)无法存储电量时，将该第一电容(C)与第n级的GOA单元的连接线切断。
所述自举电容(106)包括：第一金属层、绝缘层以及第二金属层。
所述绝缘层设于所述第一金属层上；所述第二金属层设于所述绝缘层上。本发明给出实施例1～实施例4的4种自举电容的图案。
如图2以及图3所示，在实施例1中，所述第一金属层201与所述第二金属层202的图案皆为网格状，所述第一金属层201的网格节点与所述第二金属层202的网格节点相对应，在每个网格点200处，所述第一金属层201、所述绝缘层203以及所述第二金属层202形成所述第一电容。
第一金属层201的片段皆对应网格节点处，上金属片段、下金属片段以及夹设之间的绝缘层形成一第一电容(C)。
若其中一第一电容(C)出现问题，可在该电容对应的网格节点处的连接线切断即可。
如图4所示，在实施例2中，所述第一金属层201与所述第二金属层202的图案为竖条形状，所述第一金属层201的竖条垂直所述第二金属层202的竖条。
在所述第二金属层202在所述第一金属层201的投影与所述第一金属层201的重叠区域，所述第一金属层201、所述绝缘层以及所述第二金属层202形成所述第一电容。
若其中一第一电容(C)出现问题，可在该电容对应的重叠区域处，切断第一金属层的竖条或第二金属层的竖条。
在实施例3中，所述第一金属层201的图案为竖条形状(图5的虚线)，所述第二金属层202的图案为多个方块形状。在所述第二金属层202位于所述第一金属层201上的投影与所述每一竖条形状的重叠区域，所述第一金属层201、所述绝缘层以及所述第二金属层202形成所述第一电容。
如图5所示，当所述第二金属层202的图案为一整块方块形状，则需将第二金属层与第一金属层错开设置，预留可以切断竖条形状的区域。
如图6所述，当所述第二金属层202的图案两块以上方块形状的时候，相邻的方块间隔设置，此时，第一金属层201的还包括一条主干且对应所述间隔，所述主干垂直每一第一金属层的竖条。
在实施例4中，所述第一金属层201的图案为多个方块形状，所述第二金属层202的图案为竖条形状。在所述竖条形状位于所述第一金属层201上的投影与所述第一金属层201的重叠区域，所述第一金属层201、所述绝缘层以及所述第二金属层202形成所述第一电容。
如图7所示，当所述第一金属层201的图案为一整块方块形状，则需将第二金属层202与第一金属层201错开设置，预留可以切断竖条形状的区域。
如图8所述，当所述第一金属层201的图案两块以上方块形状的时候，相邻的方块间隔设置，此时，第二金属层202的还包括一条主干且对应所述间隔，所述主干垂直第二金属层每一竖条。
本发明提供一种GOA电路，通过将自举电容分割成多个并列连接的第一电容，在因为小颗粒异物或者绝缘层破坏导致第一电容的功能缺失后，将该第一电容与GOA电路的连接线切除，整体的自举电容功能不会失效，避免因小颗异物导致整体电容失效而导致的GOA电路功能缺失。
本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (11)

1.一种GOA电路，其特征在于，包括级联的多个GOA单元，其中，第n级GOA单元包括：上拉控制电路单元(101)、上拉电路单元(102)、下传电路单元(103)、下拉电路单元(104)、下拉维持电路单元(105)以及自举电容(106)；
其中，所述上拉控制电路单元(101)、所述上拉电路单元(102)、所述下传电路单元(103)、所述下拉电路单元(104)、所述下拉维持电路单元(105)以及自举电容(106)均电连接至第一节点Q(n)；
所述上拉控制电路单元(101)分别接入一第n-1级的下传信号ST(n-1)以及第n-1级扫描驱动信号G(n-1)，用以为所述第一节点Q(n)预充电；
所述上拉电路单元(102)接入时钟信号(CK)，用以提高第n级的扫描驱动信号G(n)的电位；
所述下传电路单元(103)输出第n级的下传信号ST(n)，用以控制第n+1级的GOA单元的上拉控制电路单元的打开或关闭；
所述下拉电路单元(104)连接第n+1级扫描驱动信号G(n+1)，用以拉低第一节点Q(n)预充电和第n级的扫描驱动信号G(n)的电位至低电压源(VSS)；
所述下拉维持电路单元(105)用以将所述第一节点Q(n)预充电和所述第n级的扫描驱动信号G(n)的电位维持在低电压源(VSS)且保持不变；
所述自举电容(106)用以提供并维持所述第一节点Q(n)预充电的电位，所述自举电容(106)包括若干并联连接的第一电容(C)，当至少一第一电容(C)无法存储电量时，将该第一电容(C)与所述第n级的GOA单元的连接线切断。
2.如权利要求1所述的GOA电路，其特征在于，
所述自举电容(106)包括：
第一金属层；
绝缘层，设于所述第一金属层上；
第二金属层，设于所述绝缘层上。
3.如权利要求2所述GOA电路，其特征在于，
所述第一金属层与所述第二金属层的图案皆为网格状，所述第一金属层的网格节点与所述第二金属层的网格节点相对应，在每个网格点处，所述第一金属层、所述绝缘层以及所述第二金属层形成所述第一电容。
4.如权利要求2所述的GOA电路，其特征在于，
所述第一金属层与所述第二金属层的图案为竖条形状，所述第一金属层的竖条垂直所述第二金属层的竖条；
在所述第二金属层位于所述第一金属层的投影与所述第一金属层的重叠区域，所述第一金属层、所述绝缘层以及所述第二金属层形成所述第一电容。
5.如权利要求2所述的GOA电路，其特征在于，
所述第一金属层的图案为竖条形状，所述第二金属层的图案为多个方块形状；
在所述第二金属层位于所述第一金属层上的投影与所述每一竖条形状的重叠区域，所述第一金属层、所述绝缘层以及所述第二金属层形成所述第一电容。
6.如权利要求2所述的GOA电路，其特征在于，
所述第一金属层的图案为多个方块形状，所述第二金属层的图案为竖条形状；
在所述竖条形状位于所述第一金属层上的投影与所述第一金属层的重叠区域，所述第一金属层、所述绝缘层以及所述第二金属层形成所述第一电容。
7.如权利要求1所述的GOA电路，其特征在于，
所述上拉控制电路单元(101)包括第一薄膜晶体管(T1)，所述第一薄膜晶体管(T1)的栅极接入所述第n-1级的下传信号ST(n-1)，所述第一薄膜晶体管(T1)的源极连接所述第一节点Q(n)，所述第一薄膜晶体管(T1)的漏级接入所述第n-1级扫描驱动信号G(n-1)。
8.如权利要求1所述的GOA电路，其特征在于，
所述上拉电路单元(102)包括第二薄膜晶体管(T2)，所述第二薄膜晶体管(T2)的栅极连接所述第一节点Q(n)，所述第二薄膜晶体管(T2)的漏级接入所述时钟信号(CK)，所述第二薄膜晶体管(T2)的源级连接所述第n级的扫描驱动信号G(n)。
9.如权利要求1所述的GOA电路，其特征在于，
所述下传电路单元(103)包括第三薄膜晶体管(T3)，所述第三薄膜晶体管(T3)的栅极连接所述第一节点Q(n)，所述第三薄膜晶体管(T3)的源极输出所述第n级的下传信号ST(n)，所述第三薄膜晶体管(T3)的漏级接入所述时钟信号(CK)。
10.如权利要求1所述的GOA电路，其特征在于，
所述下拉电路单元(104)包括第四薄膜晶体管(T4)以及所述第五薄膜晶体管(T5)；
所述第四薄膜晶体管(T4)的栅极接入所述第n+1级扫描驱动信号G(n+1)，所述第四薄膜晶体管(T4)的源极接入所述低电压源(VSS)，所述第四薄膜晶体管(T4)的漏级连接所述第n级的扫描驱动信号G(n)；
所述第五薄膜晶体管(T5)的栅极接入所述第n+1级扫描驱动信号G(n+1)，所述第五薄膜晶体管(T5)的源极连接所述第一节点Q(n)，所述第五薄膜晶体管(T5)的漏级接入所述低电压源(VSS)。
11.如权利要求1所述的GOA电路，其特征在于，
所述下拉维持电路单元(105)包括反相器、第六薄膜晶体管(T6)以及第七膜晶体管(T7)；
所述反相器一端连接所述第一节点Q(n)，另一端分别连接所述第六薄膜晶体管(T6)的栅极以及所述第七膜晶体管(T7)的栅极；
所述第六薄膜晶体管(T6)的源极接入所述低电压源(VSS)，所述第六薄膜晶体管(T6)的漏级连接所述第n级的扫描驱动信号G(n)；
所述第七薄膜晶体管(T7)的源极接入所述低电压源(VSS)，所述第七薄膜晶体管(T7)的漏级连接所述第一节点Q(n)。
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