CN114093327B - 移位寄存器、栅极驱动电路和显示基板 - Google Patents

移位寄存器、栅极驱动电路和显示基板 Download PDF

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Abstract

本公开提供了一种移位寄存器，包括：电压控制电路，与输出控制节点耦接；至少一个驱动输出电路，驱动输出电路包括：输出晶体管和电容结构，输出晶体管与电容结构沿第一方向设置，输出晶体管与电容结构之间设置有沿第二方向延伸的第一导电线，第一导电线与驱动输出电路所配置的信号输出线耦接；输出晶体管包括栅极、第一极和至少两个第二极，输出晶体管的栅极与输出控制节点、电容结构的第一电压写入极耦接，输出晶体管的第一极与驱动输出电路所配置的时钟信号线耦接，输出晶体管第二极与第一导电线耦接；第一导电线与电容结构之间设置有第二导电线，第一导电线通过第二导电线与电容结构的第二电压写入极耦接。

Description

移位寄存器、栅极驱动电路和显示基板
技术领域
本发明涉及显示领域，特别涉及一种移位寄存器、栅极驱动电路和显示基板。
背景技术
在显示领域中，GOA(Gate Drive On Array)电路设计可以实现低成本和窄边框，目前已经被广泛的应用。在GOA电路设计中需要有电容结构设计，电容结构一般需要占据较大的面积，常常会因为一个小的异物微粒(Particle)而导致电容短路，进而使得GOA电路工作异常。
发明内容
第一方面，本公开实施例提供了一种移位寄存器，包括：
电压控制电路，与输出控制节点耦接，配置为控制所述输出控制节点处的电压；
至少一个驱动输出电路，所述驱动输出电路包括：输出晶体管和电容结构，所述输出晶体管与所述电容结构沿第一方向设置，所述输出晶体管与所述电容结构之间设置有沿第二方向延伸的第一导电线，所述第一导电线与所述驱动输出电路所配置的信号输出线耦接；
所述输出晶体管包括栅极、第一极和至少两个第二极，所述输出晶体管的第一极与所述输出晶体管的第二极在所述第二方向上交替设置，所述输出晶体管的栅极与所述输出控制节点、所述电容结构的第一电压写入极耦接，所述输出晶体管的第一极与所述驱动输出电路所配置的时钟信号线耦接，所述输出晶体管第二极与所述第一导电线耦接；
所述第一导电线与所述电容结构之间设置有第二导电线，所述第一导电线通过所述第二导电线与所述电容结构的第二电压写入极耦接。
在一些实施例中，所述第一导电线与所述输出晶体管的第二极同层设置。
在一些实施例中，所述第二导电线与所述第一导电线同层设置。
在一些实施例中，所述电容结构包括：并联的至少两个电容单元，所述电容单元的第一电压写入极与所述输出晶体管的栅极耦接，所述电容单元的第二电压写入极与所述驱动输出电路所配置的信号输出线耦接。
在一些实施例中，在所述电容结构内，全部所述电容单元划分为沿所述第二方向排布的至少两个电容单元组，每个所述电容单元组包括至少一个电容单元；
每个所述电容单元组配置有对应的所述第二导电线且不同所述电源单元组所对应的所述第二导电线不同；
在所述电容单元组内，最靠近所述第一导电线的所述电容单元的第二电压写入极通过所述电容单元组所对应的所述第二导电线与所述第一导电线耦接。
在一些实施例中，在所述输出晶体管与所述电容结构之间还设置有与所述电容单元组一一对应的至少两个第三导电线；
在所述电容单元组内最靠近所述第一导电线的所述电容单元的第一电压写入极通过所述电容单元组所对应的所述第三导电线与所述输出晶体管的栅极耦接。
在一些实施例中，所述第三导电线与所述输出的晶体管的栅极同层设置。
在一些实施例中，所述电容结构内的所述电容单元沿着所述第一方向、所述第二方向上呈阵列排布；
任意在所述第一方向上或在第二方向上相邻的两个电容单元的第一电压写入极，通过位于所述相邻的两个电容单元之间的第四导电线耦接；
任意在所述第一方向上或在第二方向上相邻的两个电容单元的第二电压写入极，通过位于所述相邻的两个电容单元之间的第五导电线耦接。
在一些实施例中，所述第四导电线与所述输出晶体管的栅极同层设置；
所述第五导电线与所述输出晶体管的第二极同层设置。
在一些实施例中，所述移位寄存器包括至少两个所述驱动输出电路，所述至少两个驱动输出电路包括第一驱动输出电路和第二驱动输出电路；
所述第一驱动输出电路内的所述输出晶体管、所述第一驱动输出电路内的所述电容结构、所述第二驱动输出电路内的所述电容结构、所述第二驱动输出电路内的所述输出晶体管沿所述第二方向依次排布；
所述第一驱动输出电路内的所述电容结构的第一电压写入极与所述第二驱动输出电路内的所述电容结构的第一电压写入极，通过位于所述第一驱动输出电路内的所述电容结构与所述第二驱动输出电路内的所述电容结构之间的导电结构耦接。
在一些实施例中，所述电容结构包括：并联的至少两个电容单元，所述电容单元的第一电压写入极与所述输出晶体管的栅极耦接，所述电容单元的第二电压写入极与所述驱动输出电路所配置的信号输出线耦接；
在所述电容结构内，全部所述电容单元划分为沿所述第二方向排布的至少两个电容单元组，每个所述电容单元组包括至少一个电容单元；
所述第一驱动输出电路内的所述电容单元为第一电容单元，所述第二驱动输出电路内的所述电容单元为第二电容单元；
任意在所述第一方向上相邻设置的一个第一电容单元和一个第二电容单元，所述一个第一电容单元的所述第一电压写入极与所述一个第二电容单元的所述第一电压写入极，通过位于所述一个第一电容单元和所述一个第二电容单元之间的第六导电线电连接；
所述导电结构包括所述第六导电线。
在一些实施例中，所述第六导电线与所述输出晶体管晶体管的栅极同层设置。
在一些实施例中，所述第一电压写入极为单层结构，所述第一电压写入极与所述输出晶体管的栅极同层设置；
所述第二电压写入极为单层结构，所述第二电压写入极与所述输出晶体管的第二极同层设置。
或者，所述第二电压写入极为双层结构，所述输出晶体管还包括有源层，所述输出晶体管的第二极位于所述输出晶体管的栅极背向所述输出晶体管的有源层的一侧，所述输出晶体管的有源层背向所述输出晶体管的栅极的一侧设置有至少覆盖所述有源层的沟道区的遮光图形，所述遮光图形的材料包括导电材料；
所述第二写入极包括层叠设置第一导电图形和第二导电图形，所述第一导电图形与所述输出晶体管的第二极同层设置，所述第二导电图形与遮光图形同层设置，所述第一导电图形与所述第二导电图形耦接。
第二方面，本公开实施例还提供了一种栅极驱动电路，包括：级联的多个移位寄存器，其中至少一个所述移位寄存器采用如上述第一方面中提供的移位寄存器。
第三方面，本公开实施例还提供了一种显示基板，包括：如上述第二方面中提供的栅极驱动电路。
附图说明
图1为本公开所涉及移位寄存器的一种电路结构示意图；
图2为相关技术中一个驱动输出电路的一种版图示意图；
图3为相关技术中一个驱动输出电路的另一种版图示意图；
图4为相关技术中对图2所示驱动输出电路进行维修处理时的一种示意图；
图5为相关技术中对图3所示驱动输出电路进行维修处理时的一种示意图；
图6A和图6B分别为本公开实施例中一个驱动输出电路的两种不同版图示意图；
图7为本公开实施例中一个驱动输出电路的另一种版图示意图；
图8为对图6A所示驱动输出电路进行维修处理时的一种示意图；
图9为对图7所示驱动输出电路进行维修处理时的一种示意图；
图10为图6A中A-A’向的一种截面示意图；
图11为图6B中B-B’向的一种截面示意图；
图12为本公开实施例中一个驱动输出电路的又一种版图示意图；
图13为对图12所示驱动输出电路进行维修处理时的一种示意图；
图14为本公开实施例中一个驱动输出电路的再一种版图示意图；
图15为对图14所示驱动输出电路进行维修处理时的一种示意图；
图16为本公开实施例中一个驱动输出电路的再一种版图示意图；
图17为对图16所示驱动输出电路进行维修处理时的一种示意图；
图18为对图16所示驱动输出电路进行维修处理时的另一种示意图；
图19为本公开所涉及移位寄存器的另一种电路结构示意图；
图20A为本公开实施例中第一驱动输出电路和第二驱动输出电路的一种版图示意图；
图20B～图20G为图20A中各层层结构的版图示意图以及部分层结构层叠放置时的版图示意图；
图21为对图20A中第二驱动输出电路进行维修处理时的一种版图示意图；
图22为本公开实施例中第一驱动输出电路和第二驱动输出电路的一种版图示意图；
图23为对图22中所示第二驱动输出电路进行维修处理时的一种示意图；
图24为对图22中所示第二驱动输出电路进行维修处理时的一种示意图；
图25为对图22中所示第二驱动输出电路进行维修处理时的一种示意图；
图26为对图22中所示第二驱动输出电路进行维修处理时的一种示意图；
图27为本公开实施例提供的一种显示基板的结构示意图；
图28为本公开实施例中像素单元的一种电路结构示意图；
图29为本公开实施例中所涉及的移位寄存器的一种电路结构示意图；
图30为图29所示移位寄存器的一种工作时序图。
具体实施方式
为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图对本发明提供的一种移位寄存器、栅极驱动电路和显示基板进行详细描述。
在本公开实施例中所涉及的晶体管可以为薄膜晶体管或场效应管或其他具有相同、类似特性的器件；由于采用的晶体管的源极和漏极是对称的，所以其源极、漏极是没有区别的。在本发明实施例中，为区分晶体管的源极和漏极，将其中一极称为第一极，另一极称为第二极。
图1为本公开所涉及移位寄存器的一种电路结构示意图，如图1所示，该移位寄存器包括：电压控制电路11和至少一个驱动输出电路12。电压控制电路11与输出控制节点PU耦接，配置为控制输出控制节点PU处的电压；驱动输出电路12与输出控制节点PU处、对应的时钟信号线CLKD、对应的信号输出线OUT耦接，配置为响应于输出控制节点PU处电压的控制，将对应时钟信号线CLKD中提供的时钟信号(作为驱动信号)写入至对应的信号输出线OUT。驱动输出电路12包括：输出晶体管Mt和电容结构C1，电容结构C1的两个电压写入极分别与输出控制节点PU和对应的信号输出线OUT耦接。
其中，输出晶体管Mt通过第二极向对应的信号输出线OUT输出驱动信号，以对位于显示区内的像素单元进行驱动，故对于输出晶体管Mt的驱动能力有较高的要求。因此，在对输出晶体管Mt进行设计时，往往将输出晶体管Mt设计为双沟道型或多沟道型晶体管，相应地，输出晶体管Mt上配置有至少两个用于向对应的信号输出线OUT输出驱动信号的第二极。
需要说明的是，图1中仅示例性画出了移位寄存器包括一个驱动输出电路12的情况，该情况仅起到示例性作用，其不会对本公开的技术方案产生限制。
图2为相关技术中一个驱动输出电路的一种版图示意图，图3为相关技术中一个驱动输出电路的另一种版图示意图，如图2和图3所示，在相关技术中，输出晶体管Mt的各第二极d分别直接延伸至与电容结构C1内的第二电压写入极p2直接相连；驱动输出电路所配置的信号输出线OUT与输出晶体管Mt的一个第二极d(参见图2中所示)或者是电容结构C1内的第二电压写入极p2直接相连(参见图3中所示)。
图4为相关技术中对图2所示驱动输出电路进行维修处理时的一种示意图，图5为相关技术中对图3所示驱动输出电路进行维修处理时的一种示意图，如图4和图5所示，在相关技术中，在电容结构C1上出现异物微粒而导致电容结构C1异常时，难以去对移位寄存器进行维修。这是因为在将存在短路异常的电容结构C1进行维修处理时，需要将各第二极d延伸至与电容结构C1内的第二电压写入极p2直接相连的部分进行切断。
在完成切断处理后，图4所示情况中仅与信号输出线OUT直接相连的一个第二极d能够将驱动信号写入至对应的信号输出线OUT，此时输出晶体管Mt的驱动能力明显无法满足实际驱动需求；在进行切断处理后，图5所示情况中没有第二极d能够将驱动信号写入至对应的信号输出线OUT，即输出晶体管Mt无法向对应的信号输出线OUT输出驱动信号。由此可见，在相关技术中，当电容结构C1出现异常时，难以实现对移位寄存器进行维修。
图6A和图6B分别为本公开实施例中一个驱动输出电路的两种不同版图示意图，图7为本公开实施例中一个驱动输出电路的另一种版图示意图，如图1、图6A、图6B和图7所示，在本公开实施例所提供的移位寄存器内，驱动输出电路12包括：输出晶体管Mt和电容结构C1，输出晶体管Mt与电容结构C1沿第一方向X(例如，附图中的行方向)设置，输出晶体管Mt与电容结构C1之间设置有沿第二方向Y((例如，附图中的列方向))延伸的第一导电线CL1，第一导电线CL1与驱动输出电路所配置的信号输出线OUT耦接。
输出晶体管Mt包括栅极g、第一极s和至少两个第二极d，输出晶体管Mt的第一极s与输出晶体管Mt的第二极d在第二方向Y上交替设置，输出晶体管Mt的栅极g与输出控制节点PU、电容结构C1的第一电压写入极p1耦接，输出晶体管Mt的第一极s与驱动输出电路所配置的时钟信号线CLKD耦接，输出晶体管Mt第二极d与第一导电线CL1耦接。
第一导电线CL1与电容结构C1之间设置有第二导电线CL2，第一导电线CL1通过第二导电线CL2与电容结构C1的第二电压写入极p2耦接。
需要说明的是，图6A和图6B中示意出了驱动输出电路所配置的信号输出线OUT与输出晶体管Mt的一个第二极d直接相连的情况，图7中示意出了驱动输出电路所配置的信号输出线OUT与电容结构C1内的第二电压写入极直接相连的情况。
图8为对图6A所示驱动输出电路进行维修处理时的一种示意图，图9为对图7所示驱动输出电路进行维修处理时的一种示意图，如图8和图9所示，在本公开中，在需要对出现异常的电容结构C1进行维修处理时，仅需将位于第一导电线CL1与电容结构C1之间的第二导电线CL2进行切断即可。
在对第二导电线CL2进行切断处理后，图8和图9所示驱动输出电路内输出晶体管Mt的各第二极d均能够通过第一导电线CL1将驱动信号写入至对应的信号输出线OUT，即在实现对移位寄存器进行维修的同时还能够保证输出晶体管Mt的正常输出功能。
图10为图6A中A-A’向的一种截面示意图，图11为图6B中B-B’向的一种截面示意图，如图11所示，在一些实施例中，第一导电线CL1与输出晶体管Mt的第二极d同层设置。
需要说明的是，本公开实施例中所描述的两个结构同层设置是指该两个结构是基于同一材料薄膜层进行图案化所形成；也就是说，可以通过对同一材料薄膜层进行图案化工艺以同时制得该两个结构。
在本公开实施例中，第一导电线CL1与输出晶体管Mt的第二极d同层设置，也就是说基于现有的用于制备输出晶体管Mt的第二极d的制备工序，仅需对制备工序中所使用的掩膜版进行一定的调整，即可在第二极d的制备工序中同时制备出第一导电线CL1；故，第一导电线CL1的设置不会导致制备工序的增加。
在一些实施例中，第二导电线CL2与第一导电线CL1同层设置。同理，基于该设计，可使得第二导电线CL2的设置不会导致制备工序的增加。
参见图10所示，在一些实施例中，第一电压写入极p1为单层结构，第一电压写入极p1与输出晶体管Mt的栅极同层设置；第二电压写入极p2为单层结构，第二电压写入极p2与输出晶体管Mt的第二极d同层设置。即，图10中所示电容结构C1为双层结构。
参见图11所示，在一些实施例中，第一电压写入极p1为单层结构，第一电压写入极p1与输出晶体管Mt的栅极同层设置，第二电压写入极p2为双层结构，第二电压写入极p2包括层叠设置第一导电图形p201和第二导电图形p202。其中，输出晶体管Mt还包括有源层act，输出晶体管Mt的第二极d位于输出晶体管Mt的栅极g背向输出晶体管Mt的有源层的一侧；栅极g与有源层act之间设置有第二绝缘层，栅极g与输出晶体管Mt的第一极s/第二极d之间设置有第三绝缘层。输出晶体管Mt的有源层背向输出晶体管Mt的栅极的一侧设置有至少覆盖有源层的沟道区的遮光图形BK，遮光图形BK的材料包括导电材料。此时，第一导电图形p201与输出晶体管Mt的第二极d同层设置，第二导电图形p202与遮光图形bk同层设置，第一导电图形p201与第二导电图形p202通过过孔实现耦接。即，图11中所示电容结构C1为三层结构。
在图10和图11中所示第一电压写入极的面积相等的情况下，图11中所示电容结构C1的电容大小约为图10中所示电容结构C1的电容大小的2倍。
图12为本公开实施例中一个驱动输出电路的又一种版图示意图，如图12所示，与前面实施例中不同的是，本公开实施例中的电容结构C1包括：并联的至少两个电容单元CU，电容单元CU的第一电压写入极p1与输出晶体管Mt的栅极耦接，电容单元CU的第二电压写入极p2与驱动输出电路所配置的信号输出线OUT耦接。
在实际应用中，一个驱动输出电路内的电容结构C1占用较大的面积，而异物微粒的尺寸相对较少，在异物颗粒落在某个电容结构C1上时，往往会需将整个电容结构C1进行切除。发明人认为这种将整个电容结构C1进行切除的维修方法是可以进行改进的。具体地，本公开实施例对电容结构C1进行了改进，使得在异物颗粒落在电容结构C1上时的维修方法发生变化。
具体地，在本公开实施例中，将一个大尺寸电容结构C1设计为至少两个小尺寸电容单元CU并联的结构，在异物颗粒落在某个小尺寸电容单元CU上时，仅需将相应的部分小尺寸电容单元CU切除即可，此时电容结构C1内未被切除的小尺寸电容单元CU可以正常工作。
在一些实施例中，在电容结构C1内，全部电容单元CU划分为沿第二方向Y排布的至少两个电容单元组CUG_1、CUG_2，每个电容单元组CUG_1、CUG_2包括至少一个电容单元CU；每个电容单元组CU配置有对应的第二导电线CL2且不同电源单元组CUG_1、CUG_2所对应的第二导电线CL2不同；在电容单元组内，最靠近第一导电线CL1的电容单元CU的第二电压写入极p2通过电容单元组所对应的第二导电线CL2与第一导电线CL1耦接。
需要说明的是，图12中仅示例性画出了电容结构C1包括两个电容单元组CUG_1、CUG_2，每个单元组包括一个电容单元CU的情况。在本公开实施例中，每个电容单元组也可以包括沿第一方向排布且彼此并联的多个电容单元，此种情况未给出相应附图。
图13为对图12所示驱动输出电路进行维修处理时的一种示意图，如图13所示，以异物颗粒落在电容单元组CUG_1内的电容单元内时的情况为例，仅需将电容单元组CUG_1所对应的第二导电线CL2切除即可。此时，未落入有异物颗粒落的电容单元组CUG_2所对应的第二导电线CL2保持完整，此时电容单元组CUG_2中的电容单元CU可以正常工作。
图14为本公开实施例中一个驱动输出电路的再一种版图示意图，如图14所示，在一些实施例中，在输出晶体管Mt与电容结构C1之间还设置有与电容单元组CUG_1、CUG_2一一对应的至少两个第三导电线CL3；在电容单元组内最靠近第一导电线CL1的电容单元的第一电压写入极p1通过电容单元组所对应的第三导电线CL3与输出晶体管Mt的栅极耦接。
在本公开实施例中，某个电容单元组内的电容单元上落入有异物颗粒落时，不仅可以采用切断该电容单元组所对应的第二导电线CL2的方式来将该电容单元组切除(即图13中所示切除方式)，还可以采用切断该电容单元组所对应的第三导电线CL3的方式来实现将该电容单元组切除。下面仅对切断电容单元组所对应的第三导电线CL3的情况进行详细描述。
图15为对图14所示驱动输出电路进行维修处理时的一种示意图，如图15所示，以异物颗粒落在电容单元组CUG_1内的电容单元内时的情况为例，仅需将电容单元组CUG_1所对应的第三导电线CL3切除即可。此时，未落入有异物颗粒落的电容单元组CUG_2所对应的第三导电线CL3保持完整，此时电容单元组CUG_1中的电容单元CU可以正常工作。
当然，在一些实施例中，当某个电容单元组内的电容单元上落入有异物颗粒落时，可以同时切断该电容单元组所对应的第二导电线CL2和第三导电线CL3。
在一些实施例中，第三导电线CL3与输出晶体管Mt的栅极g同层设置。基于该设计，可使得第三导电线CL3的设置不会导致制备工序的增加。
图16为本公开实施例中一个驱动输出电路的再一种版图示意图，如图16所示，在一些实施例中，电容结构C1内的电容单元C1_1、C1_2、C2_1、C2_2沿着第一方向X、第二方向Y上呈阵列排布；任意在第一方向X上或在第二方向Y上相邻的两个电容单元的第一电压写入极p1，通过位于相邻的两个电容单元之间的第四导电线CL4耦接；任意在第一方向X上或在第二方向Y上相邻的两个电容单元的第二电压写入极p2，通过位于相邻的两个电容单元之间的第五导电线CL5耦接。
与前面实施例中以电容结构C1或电容单元组CUG_1、CUG_2为单位进行切除的方法所不同，基于本实施例所提供的电容结构C1，可以以电容单元为单位进行切除。具体地，在某个电容单元上落入有异物颗粒落时，可将该电容单元的第一电压写入极p1所连接的全部导电线(每个电容单元的第一电压写入极p1所连接的导电线至少包括第四导电线CL4，与第一导电线CL1在第一方向X上相邻的电容单元的第一电压写入极p1还连接有第三导电线CL3，后续实施例中部分电容单元的第一电压写入极p1上还连接有第六导电线CL6，第六导电线CL6在图16中未涉及)切断，和/或将该电容单元的第二电压写入极p2所连接的全部导电线(每个电容单元的第二电压写入极p2所连接的导电线至少包括第五导电线CL5，与输出晶体管Mt的栅极g在第一方向X上相邻的电容单元的第二电压写入极p2还连接有第二导电线CL2)。
在一些实施例中，第四导电线CL4与输出晶体管Mt的栅极g同层设置；第五导电线CL5与输出晶体管Mt的第二极d同层设置。基于该设计，可使得第四导电线CL4和第五导电线CL5的设置均不会导致制备工序的增加。
图16中示例性给出电容结构C1内的电容单元C1_1、C1_2、C2_1、C2_2呈矩阵2×2排布的情况，该情况仅起到示例性作用，其不会对本公开的技术方案产生限制。
图17为对图16所示驱动输出电路进行维修处理时的一种示意图，如图17所示，以异物颗粒落在电容单元C2_1的情况为例，可将电容单元C2_1的第一电压写入极p1所连接的第三导电线CL3和第四导电线CL4切断。
图18为对图16所示驱动输出电路进行维修处理时的另一种示意图，如图18所示，以异物颗粒落在电容单元C2_1的情况为例，可将电容单元C2_1的第二电压写入极p2所连接的第二导电线CL2和第五导电线CL5切断。
参见图17和图18所示，电容结构C1内未落入有异物颗粒的电容单元C1_1、电容单元C1_2和电容单元C2_2均可以正常工作。
需要说明的是，当驱动输出电路数量为1个时，移位寄存器内的输出控制节点PU可看作是位于该驱动输出电路内输出晶体管Mt的栅极上。
图19为本公开所涉及移位寄存器的另一种电路结构示意图，图20A为本公开实施例中第一驱动输出电路和第二驱动输出电路的一种版图示意图，图20B～图20G为图20A中各层层结构的版图示意图以及部分层结构层叠放置时的版图示意图，如图19至图20G所示，在一些实施例中，移位寄存器包括至少两个驱动输出电路，该至少两个驱动输出电路包括第一驱动输出电路12和第二驱动输出电路12'；第一驱动输出电路12内的输出晶体管Mt、第一驱动输出电路12内的电容结构C1、第二驱动输出电路12'内的电容结构C1'、第二驱动输出电路12'内的输出晶体管Mt'沿第二方向Y依次排布；第一驱动输出电路12内的电容结构C1的第一电压写入极p1与第二驱动输出电路12'内的电容结构C1'的第一电压写入极p1，通过位于第一驱动输出电路12内的电容结构C1与第二驱动输出电路12内的电容结构C1'之间的导电结构D耦接。此时，移位寄存器内的输出控制节点PU可看作是位于导电结构D上。
在本公开实施例中，第一驱动输出电路12的信号输出线OUT以及第二驱动输出电路12的信号输出线OUT'可以分别为显示区内两条不同栅线提供相应的驱动信号，即一个移位寄存器为两条不同栅线分别提供驱动信号。具体内容可参见后面实施例中的描述。本实施例中仅对移位寄存器内第一驱动输出电路和第二驱动输出电路的电路结构设计进行详细描述。
参见图20A～图20G所示，移位寄存器包括沿远离衬底基板方向依次设置的遮光层LY1、第一绝缘层、有源层LY2、第二绝缘层、第一导电层LY3、第三绝缘层LY4和第二导电层LY5。
图20B中示意出了遮光层LY1在第一驱动输出电路12和第二驱动输出电路12’所在区域的版图情况，遮光层LY1的材料可采用导电材料(例如，金属材料)包括用于遮挡晶体管的沟道区的遮挡图形(在一些实施例中，输出晶体管Mt的沟道区也可以不设置遮挡图形)以及第二写入电压极p2的第二导电图形p202。图20C中示意出了有源层LY2在第一驱动输出电路12和第二驱动输出电路12’所在区域的版图情况，有源层LY2包括输出晶体管的有源层图形act，输出晶体管的有源层图形act包括沟道区图形(也称为半导体区图形)和源漏导电区图形。图20D中示意出了第一导电层LY3在第一驱动输出电路12和第二驱动输出电路12’所在区域的版图情况，第一导电层LY3包括输出晶体管的栅极g、第一写入电压极p1和导电结构D。图20E中示意出了第三绝缘层LY4在第一驱动输出电路12和第二驱动输出电路12’所在区域的版图情况，具体示意出了第三绝缘层LY4上的过孔分布，其中部分过孔K1连通至有源层LY2上的源漏导电区，部分过孔K2连通至第二写入电压极的第二导电图形p202。图20F示意出了有源层LY2、第一导电层LY3和第三绝缘层LY4层叠设置时的版图情况。图20G示意出第二导电层LY5在第一驱动输出电路12和第二驱动输出电路12’所在区域的版图情况，第二导电层LY5包括输出晶体管的第一极s、输出晶体管的第二极d、第一导电线CL1、第二导电线CL2、信号输出线OUT和第二写入电压极p2的第一导电图形p202。
图21为对图20A中第二驱动输出电路进行维修处理时的一种版图示意图，如图21所示，以异物颗粒落在第二驱动输出电路12’内的电容结构C1的情况为例，可将电容结构C1’所配置的第二导电线CL2’切断。未落入有异物颗粒的第一驱动输出电路12的电容结构C1可以正常工作，第一驱动输出电路的电容结构C1可满足输出控制节点PU处的电压存储需求。
图22为本公开实施例中第一驱动输出电路和第二驱动输出电路的一种版图示意图，如图22所示，在一些实施例中，在第一驱动输出电路12和第二驱动输出电路12’内的电容结构C1、C1’均包括并联的至少两个电容单元C1_1、C1_2、C2_1、C2_2和C1_1’、C1_2’、C2_1’、C2_2’，电容单元的第一电压写入极p1与输出晶体管Mt的栅极g耦接，电容单元的第二电压写入极p2与驱动输出电路所配置的信号输出线OUT、OUT’耦接。在第一驱动输出电路12的电容结构C1内以及第二驱动输出电路12’的电容结构C1、C1’内，全部电容单元划分为沿第二方向Y排布的至少两个电容单元组，每个电容单元组包括至少一个电容单元。
第一驱动输出电路12内的电容单元为第一电容单元C1_1、C1_2、C2_1、C2_2，第二驱动输出电路12’内的电容单元为第二电容单元C1_1’、C1_2’、C2_1’、C2_2’；任意在第一方向X上相邻设置的一个第一电容单元和一个第二电容单元，该一个第一电容单元的第一电压写入极p1与相邻的一个第二电容单元的第一电压写入极p1，通过位于一个第一电容单元和一个第二电容单元之间的第六导电线CL6电连接；导电结构D包括第六导电线CL6。
在一些实施例中，第六导电线CL6与输出晶体管Mt的栅极g同层设置。基于该设计，可使得第六导电线CL6的设置不会导致制备工序的增加。
需要说明的是，当移位寄存器内包括有第一驱动输出电路12和第二驱动输出电路12’时，第一驱动输出电路12内的存储结构C1和第二驱动输出电路12'内存储结构C1'可以分别独立选自例如前面实施例中图6A、图6B、图7、图12、图14、图16内所示的存储结构。
图22中示例性给出了第一驱动输出电路12内的存储结构C1和第二驱动输出电路12内存储结构C1'均采用图16中所示电容结构的情况，该情况仅起到示例性作用，其不会对本公开的技术方案产生限制。
图23为对图22中所示第二驱动输出电路进行维修处理时的一种示意图，如图23所示，以异物颗粒落在电容单元C1_2’的情况为例，可将电容单元C1_2’的第一电压写入极p1所连接的第三导电线CL3和第四导电线CL4切断。
图24为对图22中所示第二驱动输出电路进行维修处理时的一种示意图，如图24所示，以异物颗粒落在电容单元C1_2’的情况为例，可将电容单元C1_2’的第二电压写入极p2所连接的第二导电线CL2和第五导电线CL5切断。
图25为对图22中所示第二驱动输出电路进行维修处理时的一种示意图，如图25所示，以异物颗粒落在电容单元C1_1’的情况为例，可将电容单元C1_1’的第一电压写入极p1所连接的第四导电线CL4和第六导电线CL6切断。
图26为对图22中所示第二驱动输出电路进行维修处理时的一种示意图，如图25所示，以异物颗粒落在电容单元C1_1’的情况为例，可将电容单元C1_1’的第二电压写入极p2所连接的第五导电线CL5切断。
本公开实施例还提供了一种栅极驱动电路，该栅极驱动电路包括多个移位寄存器，其中至少一个移位寄存器采用如前面实施例所提供的移位寄存器，对于该移位寄存器的具体描述可参见前面实施例中的内容，此处不再赘述。
图27为本公开实施例提供的一种显示基板的结构示意图，如图27所示，该显示基板包括衬底基板3，衬底基板3包括显示区域301和围绕显示区域1的周边区域302，显示区域301内设置有呈阵列排布的像素单元PIX，周边区域302内设置有用于给像素单元PIX提供驱动信号的栅极驱动电路GDC，其中该栅极驱动电路GDC可采用前面实施例所提供的栅极驱动电路。
图28为本公开实施例中像素单元的一种电路结构示意图，如图28所示，该像素单元PIX包括像素电路和发光器件OLED，其中像素电路包括显示开关晶体管TFT(栅极连第一栅线G1)、驱动晶体管DTFT、感测开关晶体管STFT(栅极连第二栅线G2)和一个存储电容Cst。该像素电路在工作过程中至少包括如下两个阶段：像素驱动阶段(包括数据电压写入过程)和像素感测阶段(包括电流读取过程)
在像素驱动阶段，需要将数据线Data中的数据电压Vdata写入至像素单元；在像素感测阶段，需要通过数据线Data将一个测试电压Vsence写入至像素单元，并通过感测开关晶体管STFT将驱动晶体管的漏极处的电信号读取至信号读取线Sence。其中，在数据写入过程和电流读取过程中，均需要通过对应的栅线G2向感测开关晶体管STFT的栅极写入有效电平电压。
需要说明的是，对显示基板中的像素单元进行外部补偿，其过程属于本领域的常规技术，具体补偿过程和原理，此处不再赘述。
图29为本公开实施例中所涉及的移位寄存器的一种电路结构示意图，图30为图29所示移位寄存器的一种工作时序图，如图29和图30所示，为实现该移位寄存器能够分别向第一栅线G1和第二栅线G2提供对应的驱动信号，移位寄存器中须至少包括前述实施例中的第一驱动输出电路和第二驱动输出电路。其中，第一驱动输出电路7所配置的信号输出线OUT与第一栅线G1相连，第二驱动输出电路8所配置的信号输出线OUT’与第二栅线G2相连。
在一些实施例中，电压控制电路包括：显示预充复位电路3、感测级联电路1、感测预充复位电路2、反向电路4和第一输出复位电路5、第二输出复位电路6，感测级联电路1与感测预充复位电路2耦接于感测级联节点H，显示预充复位电路3、感测预充复位电路2、第一驱动输出电路7和第二驱动输出电路8耦接于电压控制节点PU，反向电路4、第一输出复位电路5和第二输出复位电路6耦接于下拉节点PD，第一输出复位电路5还与第一驱动输出电路7所配置的信号输出线OUT耦接，第二输出复位电路6还与第二驱动输出电路8所配置的信号输出线OUT’耦接。
显示预充复位电路3与第一信号输入端STU1、复位信号端STD、第一电源端、第二电源端连接，用于在显示预充阶段响应于第一信号输入端STU1所提供的第一输入信号的控制，将第一电源端提供的处于有效电平状态的第一工作电压写入至电压控制节点PU，以及在显示复位阶段响应于复位信号端STD所提供的复位信号的控制，将第二电源端提供的处于非有效电平状态的第二工作电压写入至电压控制节点PU。
感测级联电路1与第二信号输入端STU2、第二时钟信号端CLKB连接，用于在感测级联阶段响应于第二时钟信号端CLKB提供的第二时钟信号的控制，将第二信号输入端STU2提供的处于有效电平状态的第二输入信号写入至感测级联节点H。
感测预充复位电路2与第一时钟信号端CLKA、第三时钟信号端CLKC、第一电源端连接，用于在感测预充阶段响应于感测级联节点H的电压、第一时钟信号端CLKA提供的第一时钟信号的控制，将第三时钟信号端CLKC提供的处于有效电平状态的第三时钟信号写入至电压控制节点PU，以及在感测复位阶段响应于第二时钟信号端CLKB所提供的第二时钟信号的控制，将第二电源端提供的处于非有效电平状态的第二工作电压写入至电压控制节点PU。
反向电路4用于将电压控制节点PU的电压进行反向处理，并将反向处理后的电压输出至下拉节点PD。
第一驱动输出电路7和第二驱动输出电路8均用于在显示输出阶段和感测输出阶段响应于处于有效电平状态的输出控制节点PU的电压的控制，将所对应的时钟信号线CLKD/CLKD’所提供的时钟信号写入至对应的信号输出线OUT/OUT’。
第一输出复位电路5和第二输出复位电路6均用于在显示复位阶段和感测复位阶段响应于处于有效电平状态的下拉节点PD的电压的控制，将复位电源端提供的处于非有效电平状态的复位工作电压写入至对应的信号输出线OUT/OUT’。
在一些实施例中，显示预充复位电路3包括：第一显示晶体管M1和第二显示晶体管M2；在一些实施例中，反向电路4包括：第三显示晶体管M3、第四显示晶体管M4和第五显示晶体管M5；在一些实施例中，第一驱动输出电路7和第二驱动输出电路8均包括一个第六显示晶体管M6/M6'(即前面所描述的输出晶体管Mt)和一个电容结构C1/C1’。在一些实施例中，第一输出复位电路5和第二输出复位电路6均包括一个第七显示晶体管M7/M7'。
在一些实施例中，感测级联电路1包括：第一感测晶体管T1，感测预充复位电路2包括：第二感测晶体管T2、第三感测晶体管T3和第四感测晶体管T4。
移位寄存器的工作过程可包括如下7个阶段：感测级联阶段t0(位于前一帧画面的感测阶段中)、显示预充阶段t1、显示输出阶段t2、显示复位阶段t3、感测预充阶段t4、感测输出阶段t5、感测复位阶段t6。对于移位寄存器在各阶段的具体工作过程，可根据图30所示的工作时序来进行，具体过程此处不详细描述。
需要说明的是，移位寄存器内的电压控制电路采用图29中所示情况，其仅为本公开中的一种可选实施方案，其不会对本公开的技术方案产生限制；本领域技术人员应该知晓的是，移位寄存器内的电压控制电压还可以采用其他电路结构，此处不再一一举例描述。另外，本公开中移位寄存器内的驱动输出电路的个数可以为1个、2个、3个，甚至更多个，本公开对此也不作限定。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (15)

1.一种移位寄存器，其特征在于，包括：
电压控制电路，与输出控制节点耦接，配置为控制所述输出控制节点处的电压；
至少一个驱动输出电路，所述驱动输出电路包括：输出晶体管和电容结构，所述输出晶体管与所述电容结构沿第一方向设置，所述输出晶体管与所述电容结构之间设置有沿第二方向延伸的第一导电线，所述第一导电线与所述驱动输出电路所配置的信号输出线耦接；
所述输出晶体管包括栅极、第一极和至少两个第二极，所述输出晶体管的第一极与所述输出晶体管的第二极在所述第二方向上交替设置，所述输出晶体管的栅极与所述输出控制节点、所述电容结构的第一电压写入极耦接，所述输出晶体管的第一极与所述驱动输出电路所配置的时钟信号线耦接，所述输出晶体管第二极与所述第一导电线耦接；
所述第一导电线与所述电容结构之间设置有第二导电线，所述第一导电线通过所述第二导电线与所述电容结构的第二电压写入极耦接。
2.根据权利要求1所述的移位寄存器，其特征在于，所述第一导电线与所述输出晶体管的第二极同层设置。
3.根据权利要求1所述的移位寄存器，其特征在于，所述第二导电线与所述第一导电线同层设置。
4.根据权利要求1所述的移位寄存器，其特征在于，所述电容结构包括：并联的至少两个电容单元，所述电容单元的第一电压写入极与所述输出晶体管的栅极耦接，所述电容单元的第二电压写入极与所述驱动输出电路所配置的信号输出线耦接。
5.根据权利要求4所述的移位寄存器，其特征在于，在所述电容结构内，全部所述电容单元划分为沿所述第二方向排布的至少两个电容单元组，每个所述电容单元组包括至少一个电容单元；
每个所述电容单元组配置有对应的所述第二导电线且不同所述电容单元组所对应的所述第二导电线不同；
在所述电容单元组内，最靠近所述第一导电线的所述电容单元的第二电压写入极通过所述电容单元组所对应的所述第二导电线与所述第一导电线耦接。
6.根据权利要求5所述的移位寄存器，其特征在于，在所述输出晶体管与所述电容结构之间还设置有与所述电容单元组一一对应的至少两个第三导电线；
在所述电容单元组内最靠近所述第一导电线的所述电容单元的第一电压写入极通过所述电容单元组所对应的所述第三导电线与所述输出晶体管的栅极耦接。
7.根据权利要求6所述的移位寄存器，其特征在于，所述第三导电线与所述输出的晶体管的栅极同层设置。
8.根据权利要求5所述的移位寄存器，其特征在于，所述电容结构内的所述电容单元沿着所述第一方向、所述第二方向上呈阵列排布；
任意在所述第一方向上或在第二方向上相邻的两个电容单元的第一电压写入极，通过位于所述相邻的两个电容单元之间的第四导电线耦接；
任意在所述第一方向上或在第二方向上相邻的两个电容单元的第二电压写入极，通过位于所述相邻的两个电容单元之间的第五导电线耦接。
9.根据权利要求8所述的移位寄存器，其特征在于，所述第四导电线与所述输出晶体管的栅极同层设置；
所述第五导电线与所述输出晶体管的第二极同层设置。
10.根据权利要求1所述的移位寄存器，其特征在于，所述移位寄存器包括至少两个所述驱动输出电路，所述至少两个驱动输出电路包括第一驱动输出电路和第二驱动输出电路；
所述第一驱动输出电路内的所述输出晶体管、所述第一驱动输出电路内的所述电容结构、所述第二驱动输出电路内的所述电容结构、所述第二驱动输出电路内的所述输出晶体管沿所述第二方向依次排布；
所述第一驱动输出电路内的所述电容结构的第一电压写入极与所述第二驱动输出电路内的所述电容结构的第一电压写入极，通过位于所述第一驱动输出电路内的所述电容结构与所述第二驱动输出电路内的所述电容结构之间的导电结构耦接。
11.根据权利要求10所述的移位寄存器，其特征在于，所述电容结构包括：并联的至少两个电容单元，所述电容单元的第一电压写入极与所述输出晶体管的栅极耦接，所述电容单元的第二电压写入极与所述驱动输出电路所配置的信号输出线耦接；
在所述电容结构内，全部所述电容单元划分为沿所述第二方向排布的至少两个电容单元组，每个所述电容单元组包括至少一个电容单元；
所述第一驱动输出电路内的所述电容单元为第一电容单元，所述第二驱动输出电路内的所述电容单元为第二电容单元；
任意在所述第一方向上相邻设置的一个第一电容单元和一个第二电容单元，所述一个第一电容单元的所述第一电压写入极与所述一个第二电容单元的所述第一电压写入极，通过位于所述一个第一电容单元和所述一个第二电容单元之间的第六导电线电连接；
所述导电结构包括所述第六导电线。
12.根据权利要求11所述的移位寄存器，其特征在于，所述第六导电线与所述输出晶体管的栅极同层设置。
13.根据权利要求1至12中任一所述的移位寄存器，其特征在于，所述第一电压写入极为单层结构，所述第一电压写入极与所述输出晶体管的栅极同层设置；
所述第二电压写入极为单层结构，所述第二电压写入极与所述输出晶体管的第二极同层设置；
或者，所述第二电压写入极为双层结构，所述输出晶体管还包括有源层，所述输出晶体管的第二极位于所述输出晶体管的栅极背向所述输出晶体管的有源层的一侧，所述输出晶体管的有源层背向所述输出晶体管的栅极的一侧设置有至少覆盖所述有源层的沟道区的遮光图形，所述遮光图形的材料包括导电材料；
所述第二电压写入极包括层叠设置第一导电图形和第二导电图形，所述第一导电图形与所述输出晶体管的第二极同层设置，所述第二导电图形与遮光图形同层设置，所述第一导电图形与所述第二导电图形耦接。
14.一种栅极驱动电路，其特征在于，包括：级联的多个移位寄存器，其中至少一个所述移位寄存器采用如上述权利要求1至13中任一所述移位寄存器。
15.一种显示基板，其特征在于，包括：如上述权利要求14中所述栅极驱动电路。
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