KR20170030609A - 산화물 반도체 박막 트랜지스터용 행 구동회로 - Google Patents

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Abstract

산화물 반도체 박막 트랜지스터용 행 구동회로는 2개의 순차적으로 감소하는 정전압 전위소스(VSS1), (VSS2)와 고주파 클럭신호(CK(n)), 저주파 클럭신호(LC1), (LC2)의 저전위 설정을 통해 작동하지 않는 동안 풀업회로부(200)가 고주파 클럭신호(CK(n))의 영향을 받지 않고 양호한 오프 상태에 놓일 수 있도록 함으로써, 회로의 정상적인 작동을 보장하고; 또한, 제1 풀다운 회로부(400)를 다시 설계하여 작동하는 동안 제1 풀다운 회로부가 제1 노드(Q(N))와 출력단(G(N))의 출력에 영향을 미치지 않도록 함으로써, 제1 노드(Q(N))와 출력단(G(N))이 신호 왜곡을 발생시키지 않고 정상적으로 출력할 수 있도록 보장한다.

Description

산화물 반도체 박막 트랜지스터용 행 구동회로{ROW DRIVER CIRCUIT FOR OXIDE SEMI-CONDUCTOR THIN FILM TRANSISTOR}
본 발명은 액정 디스플레이 분야에 관한 것으로서, 특히 산화물 반도체 박막 트랜지스터용 행 구동회로에 관한 것이다.
GOA(Gate Drive On Array)는 박막 트랜지스터 액정 디스플레이 Array 제조공정을 이용하여 Gate 행 스캔 구동신호 회로를 박막 트랜지스터 어레이 기판에 제작하여 Gate의 순차 주사를 구현하는 구동방식이다.
종래의 비정질 실리콘 반도체 소자의 경우, 비정질 실리콘 박막 트랜지스터의 전기적 특성 중 임계 전압(Vth)이 일반적으로 0V보다 크고, 또한 서브임계 영역의 전압이 전류의 요동폭에 비해 비교적 크기 때문에, 이와 같은 회로 설계에서는, 설사 모종의 트랜지스터가 작동 시 트랜지스터의 게이트 전극과 소스 전극 사이의 전압(Vgs)이 OV와 같은 부근에서 발생시키는 누설전류 역시 비교적 작더라도, 현재 정상적으로 발전하는 산화물 반도체 박막 트랜지스터의 경우, 반도체 재료 자체의 특성이 비정질 실리콘과 차이가 있기 때문에, 그 박막 트랜지스터의 임계 전압(Vth)은 때로는 OV 미만일 수 있고, 또한 서브임계 영역의 전압은 전류의 요동폭에 비해 매우 작을 수 있다. 이렇게 되면, 만약 회로 중 모종의 중요한 트랜지스터가 Vgs가 OV와 같은 부근에서 작동될 경우, 비교적 큰 누설전류가 발생할 수 있다. 따라서, 산화물 반도체 박막 트랜지스터의 행 구동회로는 약간의 특수한 설계방안을 이용하여 모종의 중요한 박막 트랜지스터가 Vgs가 0V와 같은 부근에서 작동되는 상황을 방지할 필요가 있다.
도 1은 종래의 비정질 실리콘 박막 트랜지스터용 행 구동회로로서, 그 중 회로의 주요 구조는 풀업 제어부(100), 풀업부(200), 다운전송부(300), 제1 풀다운부(400), 부트스트랩 커패시터(500)와 풀다운 유지부(600)를 포함한다.
상기 비정질 실리콘 박막 트랜지스터용 행 구동회로의 제어신호소스로는 주로 고주파 클럭신호(CK(n)), 정전압 저전위소스(VSS), 저주파 클럭 신호(LC1), (LC2)가 있으며, 그 중 LC1과 LC2는 2개의 위상이 완전히 상반된 저주파 신호소스이다. 설정 상 일반적인 CK(n), LC1, LC2의 저전위는 VSS보다 작을 수 있으나, 회로 중의 키 노드 Q(N)와 G(N)은 작동하지 않는 동안 모두 VSS로 풀다운될 가능성이 있다. 이렇게 되면, 풀업부(200)의 제21 트랜지스터(T21)와 다운전송부(300)의 제22 트랜지스터(T22)의 경우, 그 오프 상태의 동작 전압은
Figure pct00001
이며, 또한 Q(N)에 고저 파동, 다시 말해 Vgs>0V의 상황이 아직 존재할 가능성이 있다. 그렇다면 상기 회로를 산화물 반도체 박막 트랜지스터의 구동회로 설계에 직접 응용할 경우 비교적 큰 누설전류가 존재하게 되어, 작동하지 않는 동안 출력단(G(N))이 저전위를 유지하도록 보장할 수 없으며, 이는 출력단(G(N))의 출력 불량과 GOA 회로의 기능성 불량을 초래할 수 있다.
마찬가지로, 제1 풀다운부(400)의 제31 트랜지스터(T31)와 제41 트랜지스터(T41) 역시 이와 같은 문제가 존재하고, Q(N)과 G(N)이 고전위에 처하는 작동 기간 동안, T31과 T41의 누설전류가 Q(N)과 G(N)의 출력 파형을 왜곡시킬 수 있어, 엄격한 조건 하(예를 들어 고온에서의 작동)에 GOA 회로의 기능성 불량을 초래할 가능성이 있다.
풀다운 유지회로부(600)의 경우, 상기 회로 설계가 LC1 또는 LC2의 저전위를 이용하여 작동하는 동안 P(N) 또는 K(N)의 풀다운을 제어하도록 되어 있기 때문에, 작동하는 동안 P(N)과 K(N)의 저전위가 VSS보다 작고, 제32, 33, 42, 43 트랜지스터(T32), (T33), (T42), (T43)의 Vgs가 <0이도록 보장할 수 있어 양호한 오프 상태에 처할 수 있으며, 따라서 풀다운 유지회로부(600)가 Q(N)과 G(N)의 출력 파형에 미치는 영향을 감소시킬 수 있다. 그러나 현재의 설계 방안에서는 풀다운 유지회로부의 브릿지형 TFT T55는 작동하지 않는 동안 Vgs>0V이므로, 이는 작동하지 않는 동안의 P(N) 또는 K(N)의 고전위를 매우 높게 상승시키지 못하여 T32, T33, T42, T43이 Q(N)과 G(N)의 풀다운 유지 작용에 영향을 미칠 수 있다. 비록 이 점은 설계 시 소자의 크기 조정을 통해 개선할 수는 있으나, 크기의 증가로 인해 수반되는 누설전류의 증가 문제가 여전히 존재한다.
본 발명의 목적은 산화물 반도체 GOA 회로에 응용할 수 있도록 종래의 비정질 실리콘 GOA 회로설계를 개선하여, 산화물 반도체와 비정질 실리콘 자체의 특성 차이로 인해 야기되는 회로의 기능성 불량 문제를 해결하기 위한 산화물 반도체 박막 트랜지스터용 행 구동회로를 제공하고자 하는데 있다.
상기 목적에 대하여, 본 발명은 산화물 반도체 박막 트랜지스터용 행 구동회로를 제공하며, 이는 캐스케이드 연결된 복수의 GOA 유닛을 포함하고, N은 양의 정수인, 제N단 GOA 유닛은 풀업 제어부, 풀업부, 다운전송부, 제1 풀다운부, 부트스트랩 커패시터부 및 풀다운 유지회로부를 포함하며,
상기 풀업 제어부는 게이트 전극이 상기 제N단 GOA 유닛의 두 단 이전의 GOA 유닛인 제N-2단 GOA 유닛의 구동 신호단에 전기적으로 연결되고, 소스 전극은 상기 제N단 GOA 유닛의 두 단 이전의 GOA 유닛인 제N-2단 GOA 유닛의 출력단에 전기적으로 연결되며, 드레인 전극은 제1 노드에 전기적으로 연결되는 제11 트랜지스터를 포함한다.
상기 풀업부는 게이트 전극이 제1 노드에 전기적으로 연결되고, 소스 전극은 고주파 클럭 신호에 전기적으로 연결되며, 드레인 전극은 출력단에 전기적으로 연결되는 제21 트랜지스터를 포함하고;
상기 다운전송부는 게이트 전극이 제1 노드에 전기적으로 연결되며, 소스 전극은 고주파 클럭 신호에 전기적으로 연결되고, 드레인 전극은 구동 출력단에 전기적으로 연결되는 제22 트랜지스터를 포함하며;
상기 제1 풀다운부는 게이트 전극이 상기 제N단 GOA 유닛의 3단 이후의 GOA 유닛인 제N+3단 GOA 유닛의 출력단에 전기적으로 연결되고, 드레인 전극은 제1 노드에 전기적으로 연결되며, 소스 전극은 출력단에 전기적으로 연결되는 제41 트랜지스터를 포함한다.
상기 부트스트랩 커패시터부는 일단이 제1 노드에 전기적으로 연결되고, 타단은 출력단에 전기적으로 연결되는 커패시터를 포함한다.
상기 풀다운 유지부는 게이트 전극이 제2 노드에 전기적으로 연결되고, 소스 전극은 제1 노드에 전기적으로 연결되며, 드레인 전극은 제2 정전압 음전위소스에 전기적으로 연결되는 제42 트랜지스터;
게이트 전극은 제2 노드에 전기적으로 연결되고, 소스 전극은 출력단에 전기적으로 연결되며, 드레인 전극은 제1 정전압 음전위소스에 전기적으로 연결되는 제32 트랜지스터;
게이트 전극과 소스 전극은 모두 제1 저주파 신호소스에 전기적으로 연결되고, 드레인 전극은 제4 노드에 전기적으로 연결되는 제51 트랜지스터;
게이트 전극은 제1 노드에 전기적으로 연결되고, 소스 전극은 제4 노드에 전기적으로 연결되며, 드레인 전극은 제1 정전압 음전위소스에 전기적으로 연결되는 제52 트랜지스터;
게이트 전극은 제4 노드에 전기적으로 연결되고, 소스 전극은 제1 저주파 신호소스에 전기적으로 연결되며, 드레인 전극은 제2 노드에 전기적으로 연결되는 제53 트랜지스터;
게이트 전극은 제2 저주파 신호소스에 전기적으로 연결되고, 소스 전극은 제1 저주파 신호소스에 전기적으로 연결되며, 드레인 전극은 제2 노드에 전기적으로 연결되는 제54 트랜지스터;
게이트 전극은 제1 노드에 전기적으로 연결되고, 소스 전극은 제2 노드에 전기적으로 연결되며, 드레인 전극은 제3 노드에 전기적으로 연결되는 제55 트랜지스터;
게이트 전극은 제1 저주파 신호소스에 전기적으로 연결되고, 소스 전극은 제2 저주파 신호소스에 전기적으로 연결되며, 드레인 전극은 제3 노드에 전기적으로 연결되는 제64 트랜지스터;
게이트 전극은 제5 노드에 전기적으로 연결되고, 소스 전극은 제2 저주파 신호소스에 전기적으로 연결되며, 드레인 전극은 제3 노드에 전기적으로 연결되는 제63 트랜지스터;
게이트 전극은 제1 노드에 전기적으로 연결되고, 소스 전극은 제5 노드에 전기적으로 연결되며, 드레인 전극은 제1 정전압 음전위소스에 전기적으로 연결되는 제62 트랜지스터;
게이트 전극과 소스 전극은 모두 제2 저주파 신호소스에 전기적으로 연결되고, 드레인 전극은 제5 노드에 전기적으로 연결되는 제61 트랜지스터;
게이트 전극은 제3 노드에 전기적으로 연결되고, 소스 전극은 출력단에 전기적으로 연결되며, 드레인 전극은 제1 정전압 음전위소스에 전기적으로 연결되는 제33 트랜지스터;
게이트 전극은 제3 노드에 전기적으로 연결되고, 소스 전극은 제1 노드에 전기적으로 연결되며, 드레인 전극은 제2 정전압 음전위소스에 전기적으로 연결되는 제43 트랜지스터를 포함하며;
상기 제1 정전압 음전위소스는 제2 정전압 음전위소스보다 높다.
상기 행 구동회로의 제1단 GOA 유닛 중, 제11 트랜지스터의 게이트 전극은 시동 신호단에 전기적으로 연결되고, 소스 전극은 시동 신호단에 전기적으로 연결된다.
상기 행 구동회로의 제2단 GOA 유닛 중, 제11 트랜지스터의 게이트 전극과 소스 전극은 모두 회로의 시동 신호단에 전기적으로 연결된다.
상기 행 구동회로의 끝에서 제3단, 끝에서 제2단 및 마지막 단의 GOA 유닛 중, 제41 트랜지스터의 게이트 전극은 모두 시동 신호단에 전기적으로 연결된다.
상기 제1 풀다운부 중 제41 트랜지스터의 소스 전극은 또한 제2 정전압 음전위소스에 전기적으로 더 연결될 수 있다.
상기 풀다운 유지부 중의 제55 트랜지스터의 게이트 전극은 구동 출력단에 전기적으로 연결되고; 상기 풀다운 유지부는 게이트 전극이 상기 제N단 GOA 유닛의 두 단 이전의 GOA 유닛인 제N-2단 GOA 유닛의 구동 출력단에 전기적으로 연결되고, 소스 전극은 제2 노드에 전기적으로 연결되며, 드레인 전극은 제3 노드에 전기적으로 연결되는 제57 트랜지스터를 더 포함한다.
상기 풀다운 유지부는 게이트 전극이 제2 노드에 전기적으로 연결되고, 소스 전극은 구동 출력단에 전기적으로 연결되며, 드레인 전극은 제2 정전압 음전위소스에 전기적으로 연결되는 제72 트랜지스터; 게이트 전극은 제3 노드에 전기적으로 연결되고, 소스 전극은 구동 출력단에 전기적으로 연결되며, 드레인 전극은 제2 정전압 음전위소스에 전기적으로 연결되는 제73 트랜지스터를 더 포함한다.
상기 제1 저주파 신호소스와 제2 저주파 신호소스는 2개의 위상이 완전히 상반된 저주파 클럭신호소스이다.
상기 고주파 클럭신호, 제1 저주파 신호소스와 제2 저주파 신호소스의 저전위는 모두 제2 정전압 음전위소스보다 낮다.
상기 산화물 반도체용 박막 트랜지스터용 행 구동회로는 IGZO 박막 트랜지스터의 행 구동회로이다.
본 발명의 유익한 효과는 다음과 같다.
본 발명의 산화물 반도체용 박막 트랜지스터의 행 구동회로는 2개의 순차적으로 감소되는 정전압 음전위소스와 고주파 클럭신호, 저주파 클럭신호의 저전위 설정을 통해, 작동하지 않는 동안 풀업회로부가 고주파 클럭신호의 영향을 받지 않고 양호한 오프 상태에 처할 수 있도록 함으로써, 회로의 정상적인 작동을 보장하고; 또한, 제1 풀다운회로부를 다시 설계하여, 작동하는 동안 제1 풀다운회로부가 제1 노드와 출력단의 출력에 미치는 영향을 방지함으로써, 제1 노드와 출력단이 신호 왜곡을 발생시키지 않고 정상적으로 출력할 수 있도록 보장한다.
본 발명의 특징 및 기술 내용을 더욱 구체적으로 이해할 수 있도록, 이하 본 발명에 관련된 상세한 설명과 첨부도면을 참조하기 바라며, 첨부도면은 단지 참고 및 설명용으로 제공되는 것일 뿐, 결코 본 발명을 제한하기 위한 것이 아니다.
도면 중,
도 1은 종래의 비정질 실리콘 박막 트랜지스터에 응용되는 행 구동회로도이다.
도 2는 본 발명의 산화물 반도체 박막 트랜지스터용 행 구동회로의 제1 실시예의 회로도이다.
도 3은 본 발명의 제1 실시예의 제1단 GOA 유닛의 회로도이다.
도 4는 본 발명의 제1 실시예의 제2단 GOA 유닛의 회로도이다.
도 5는 본 발명의 제1 실시예의 끝에서 제3단 GOA 유닛의 회로도이다.
도 6은 본 발명의 제1 실시예의 끝에서 제2 단 GOA 유닛의 회로도이다.
도 7은 본 발명의 제1 실시예의 마지막 단 GOA 유닛의 회로도이다.
도 8은 본 발명의 산화물 반도체 박막 트랜지스터용 행 구동회로의 제2 실시예의 회로도이다.
도 9는 본 발명의 산화물 반도체 박막 트랜지스터에 응용되는 행 구동회로의 제3 실시예의 회로도이다.
도 10은 본 발명의 산화물 반도체 박막 트랜지스터에 응용되는 행 구동회로의 제4 실시예의 회로도이다.
도 11은 도 2 또는 도 8에 도시된 회로의 각 노드의 입력 및 출력 파형도이다.
본 발명이 채택한 기술 수단 및 그 효과를 더욱 구체적으로 논하기 위하여, 이하 본 발명의 바람직한 실시예 및 그 첨부도면을 결합하여 상세히 설명한다.
도 2-7을 동시에 참조하면, 본 발명의 산화물 반도체 박막 트랜지스터용 행 구동회로의 제1 실시예의 회로도로서, 상기 산화물 반도체 박막 트랜지스터용 행 구동회로는 인듐갈륨아연 산화물(Indium Gallium Zinc Oxide, IGOZ) 박막 트랜지스터의 행 구동회로이며, 이는 캐스케이드 연결된 복수의 GOA 유닛을 포함하고, N은 양의 정수인, 제N단 GOA 유닛은 풀업 제어부(100), 풀업부(200), 다운전송부(300), 제1 풀다운부(400), 부트스트랩 커패시터부(500) 및 풀다운 유지회로부(600)를 포함한다.
상기 각 부분의 구성 및 구체적인 연결방식은 다음과 같다.
상기 풀업 제어부(100)는 게이트 전극이 상기 제N단 GOA 유닛의 두 단 이전 GOA 유닛인 제N-2단 GOA 유닛의 구동 신호단(ST(N-2))에 전기적으로 연결되고, 소스 전극은 상기 제N단 GOA 유닛의 두 단 이전 GOA 유닛인 제N-2단 GOA 유닛의 출력단(G(N-2))에 전기적으로 연결되며, 드레인 전극은 제1 노드(Q(N))에 전기적으로 연결되는 제11 트랜지스터(T11)를 포함한다.
상기 풀업부(200)는 게이트 전극이 제1 노드(Q(N))에 전기적으로 연결되고, 소스 전극은 고주파 클럭신호(CK(n))에 전기적으로 연결되며, 드레인 전극은 출력단(G(N))에 전기적으로 연결되는 제21 트랜지스터(T21)를 포함한다.
상기 다운전송부(300)는 게이트 전극이 제1 노드(Q(N))에 전기적으로 연결되고, 소스 전극은 고주파 클럭신호(CK(n))에 전기적으로 연결되며, 드레인 전극은 구동 출력단(ST(N))에 전기적으로 연결되는 제22 트랜지스터(T22)를 포함한다.
상기 제1 풀다운부(400)는 게이트 전극이 상기 제N단 GOA 유닛의 3단 이후 GOA 유닛인 제N+3단 GOA 유닛의 출력단(G(N+3))에 전기적으로 연결되고, 드레인 전극은 제1 노드(Q(N))에 전기적으로 연결되며, 소스 전극은 출력단(G(N))에 전기적으로 연결되는 제41 트랜지스터(T41)를 포함한다.
상기 부트스트랩 커패시터부(500)는 일단이 제1 노드(Q(N))에 전기적으로 연결되고, 타단은 출력단(G(N))에 전기적으로 연결되는 커패시터(Cb)를 포함한다.
상기 풀다운 유지부(600)는 게이트 전극이 제2 노드(P(N))에 전기적으로 연결되고, 소스 전극은 제1 노드(Q(N))에 전기적으로 연결되며, 드레인 전극은 제2 정전압 음전위소스(VSS2)에 전기적으로 연결되는 제42 트랜지스터(T42); 게이트 전극은 제2 노드(P(N))에 전기적으로 연결되고, 소스 전극은 출력단(G(N))에 전기적으로 연결되며, 드레인 전극은 제1 정전압 음전위소스(VSS1)에 전기적으로 연결되는 제32 트랜지스터(T32); 게이트 전극과 소스 전극이 모두 제1 저주파 신호소스(LC1)에 전기적으로 연결되고, 드레인 전극은 제4 노드(S(N))에 전기적으로 연결되는 제51 트랜지스터(T51); 게이트 전극은 제1 노드(Q(N))에 전기적으로 연결되고, 소스 전극은 제4 노드(S(N))에 전기적으로 연결되며, 드레인 전극은 제1 정전압 음전위소스(VSS1)에 전기적으로 연결되는 제52 트랜지스터(T52); 게이트 전극은 제4 노드(S(N))에 전기적으로 연결되고, 소스 전극은 제1 저주파 신호소스(LC1)에 전기적으로 연결되며, 드레인 전극은 제2 노드(P(N))에 전기적으로 연결되는 제53 트랜지스터(T53); 게이트 전극은 제2 저주파 신호소스(LC2)에 전기적으로 연결되고, 소스 전극은 제1 저주파 신호소스(LC1)에 전기적으로 연결되며, 드레인 전극은 제2 노드(P(N))에 전기적으로 연결되는 제54 트랜지스터(T54); 게이트 전극은 제1 노드(Q(N))에 전기적으로 연결되고, 소스 전극은 제2 노드(P(N))에 전기적으로 연결되며, 드레인 전극은 제3 노드(K(N))에 전기적으로 연결되는 제55 트랜지스터(T55); 게이트 전극은 제1 저주파 신호소스(LC1)에 전기적으로 연결되고, 소스 전극은 제2 저주파 신호소스(LC2)에 전기적으로 연결되며, 드레인 전극은 제3 노드(K(N))에 전기적으로 연결되는 제64 트랜지스터(T64); 게이트 전극은 제5 노드(T(N))에 전기적으로 연결되고, 소스 전극은 제2 저주파 신호소스(LC2)에 전기적으로 연결되며, 드레인 전극은 제3 노드(K(N))에 전기적으로 연결되는 제63 트랜지스터(T63); 게이트 전극은 제1 노드(Q(N))에 전기적으로 연결되고, 소스 전극은 제5 노드(T(N))에 전기적으로 연결되며, 드레인 전극은 제1 정전압 음전위소스(VSS1)에 전기적으로 연결되는 제62 트랜지스터(T62); 게이트 전극과 소스 전극이 모두 제2 저주파 신호소스(LC2)에 전기적으로 연결되고, 드레인 전극은 제5 노드(T(N))에 전기적으로 연결되는 제61 트랜지스터(T61); 게이트 전극은 제3 노드(K(N))에 전기적으로 연결되고, 소스 전극은 출력단(G(N))에 전기적으로 연결되며, 드레인 전극은 제1 정전압 음전위소스(VSS1)에 전기적으로 연결되는 제33 트랜지스터(T33); 게이트 전극은 제3 노드(K(N))에 전기적으로 연결되고, 소스 전극은 제1 노드(Q(N))에 전기적으로 연결되며, 드레인 전극은 제2 정전압 음전위소스(VSS2)에 전기적으로 연결되는 제43 트랜지스터(T43)를 포함한다.
상기 제1 정전압 음전위소스(VSS1)는 제2 정전압 음전위소스(VSS2)보다 높고, 상기 제1 저주파 신호소스(LC1)와 제2 저주파 신호소스(LC2)는 2개의 위상이 완전히 상반된 저주파 클럭신호소스이다. 상기 고주파 클럭신호(CK(n)), 제 저주파 신호소스(LC1)와 제2 저주파 신호소스(LC2)의 저전위는 모두 제2 정전압 음전위소스(VSS2)보다 낮다.
특별히 설명해 두어야 할 점으로, 제21 트랜지스터(T21)가 작동하지 않는 동안의 누설전류를 감소시키기 위하여, 상기 실시예는 종래 기술을 기초로 제2 정전압 음전위소스(VSS2)를 도입하여, 제42 트랜지스터(T42), 제3 트랜지스터(T43)를 통해 제1 노드(Q(N))의 전위를 제2 정전압 음전위소스(VSS2)까지 풀다운시키고, 제32 트랜지스터(T32)와 제33 트랜지스터(T33)를 통해 출력단(G(N))의 전위를 제1 정전압 음전위소스(VSS1)까지 풀다운시킨다. VSS1>VSS2이므로, 제21 트랜지스터(T21)의 게이트와 소스 전극 간의 전압은 Vgs<0V이며, 따라서 제21 트랜지스터(T21)가 작동하지 않는 동안의 누설 전류를 감소시킬 수 있다.
이밖에, 제41 트랜지스터(T41)의 소스 전극은 출력단(G(N))에 연결되며, 이 경우 출력단(G(N))이 출력하는 작동 기간에, 제41 트랜지스터(T41)의 소스 전극단이 고전위이므로, 제41 트랜지스터(T41)의 전체 누설전류가 뚜렷하게 감소할 뿐만 아니라, 제1 노드(Q(N))의 전위를 강화시키는 작용을 더 일으킬 수 있다.
또한, 제1 풀다운부(400)가 출력단(G(N))에 미치는 영향을 감소시키기 위하여, 하나의 제41 트랜지스터(T41)만 설치하고, 제41 트랜지스터(T41)의 게이트를 상기 제N단 GOA 유닛의 3단 이후 GOA 유닛인 제N+3단 GOA 유닛의 출력단(G(N+3))에 연결함으로써, 제1 노드(Q(N))에 "凸" 형태의 전위가 형성되도록 보장하고, 상기 제21 트랜지스터(T21)를 이용하여 출력단(G(N))을 즉시 풀다운시킬 수 있다.
도 3에 도시된 바와 같이, 상기 행 구동회로의 제1단 GOA 유닛 중, 제11 트랜지스터(T11)의 게이트 전극은 시동 신호단(STV)에 전기적으로 연결되고, 소스 전극은 시동 신호단(STV)에 전기적으로 연결된다.
도 4에 도시된 바와 같이, 상기 행 구동회로의 제2단 GOA 유닛 중, 제11 트랜지스터(T11)의 게이트 전극과 소스 전극은 모두 회로의 시동 신호단(STV)에 전기적으로 연결된다.
도 5, 6, 7에 도시된 바와 같이, 상기 행 구동회로의 끝에서 제3단, 끝에서 제2단 및 마지막 단의 GOA 유닛 중, 제41 트랜지스터(T41)의 게이트 전극은 시동 신호단(STV)에 전기적으로 연결된다.
도 8은 본 발명의 산화물 반도체 박막 트랜지스터용 행 구동회로의 제2 실시예의 회로도이다. 상기 제2 실시예와 제1 실시예의 차이점은, 상기 풀다운부(400) 중 제41 트랜지스터(T41)의 소스 전극단이 제2 정전압 음전위소스(VSS2)에 직접 연결되어, 작동하지 않는 동안 제1 노드(Q(N))의 전위를 제2 정전압 음전위소스(VSS2)까지 풀다운시킴으로써, 제21 트랜지스터(T21)의 Vgs가 <0V이 되도록 보장한다는데 있다. 이밖에, 도 8과 도 2 중 동일한 부호 부분의 구성, 연결관계, 기능과 작동 원리는 동일하므로, 여기서는 중복 설명을 생략한다.
도 9를 참조하면, 본 발명의 산화물 반도체 박막 트랜지스터용 행 구동회로의 제3 실시예의 회로도이다. 상기 제3 실시예와 제1 실시예의 차이점은, 상기 풀다운 유지부(600) 중의 제55 트랜지스터의 게이트 전극이 구동 출력단(ST(N))에 전기적으로 연결되고, 이와 동시에 상기 풀다운 유지부(600)는 게이트 전극이 상기 제N단 GOA 유닛의 두 단 이전 GOA 유닛인 제N-2단 GOA 유닛의 구동 출력단(ST(N-2))에 전기적으로 연결되고, 소스 전극은 제2 노드(P(N))에 전기적으로 연결되며, 드레인 전극은 제3 노드(K(N))에 전기적으로 연결되는 제57 트랜지스터(T57)를 더 포함한다는데 있다. 이밖에, 도 9와 도 2 중 동일한 부호 부분의 구성, 연결관계, 기능과 작동 원리는 동일하므로, 여기서는 중복 설명을 생략한다.
상기 제3 실시예는 도 2에 도시된 제1 실시예의 회로를 기초로 풀다운 유지회로부(600)를 개선한 것으로, 제1 노드(Q(N))가 작동하지 않는 동안의 전위는 제21 트랜지스터(T21)와 제22 트랜지스터(T22)의 기생 커패시터의 영향을 받아 파동이 비교적 크기 때문에, 이럴 경우 제2 노드(P(N))와 제3 노드(K(N))의 전위 역시 따라서 파동하게 될 수 있다. 상기 제3 실시예는 제1 실시예 중 제1 노드(Q(N))에 의해 제어되는 브릿지형 트랜지스터의 제55 트랜지스터(T55)를 각각 상기 제N단 GOA 유닛의 두 단 이전 GOA 유닛인 제N-2단 GOA 유닛의 구동 출력단(ST(N-2))과 구동 출력단(ST(N))으로 제어되는 2개의 브릿지형 트랜지스터 제57 트랜지스터(T57)와 제55 트랜지스터(T55)로 변경하였으며, 이렇게 하면 제1 노드(Q(N))가 제2 노드(P(N))와 제3 노드(K(N)) 전위에 미치는 영향을 효과적으로 방지할 수 있다.
도 10을 참조하면, 본 발명의 제4 실시예의 회로도로서, 도 10과 도 9 중 동일한 부호 부분의 구성, 연결관계, 기능과 작동 원리는 동일하므로, 여기서는 중복 설명을 생략한다. 상기 제4 실시예와 제3 실시예의 차이점은, 상기 풀다운 유지부(600)는 게이트 전극이 제3 노드(K(N))에 전기적으로 연결되고, 소스 전극은 구동 출력단(ST(N))에 전기적으로 연결되며, 드레인 전극은 제2 정전압 음전위소스(VSS2)에 전기적으로 연결되는 제73 트랜지스터(T73)를 더 포함하고; 게이트 전극은 제2 노드(P(N))에 전기적으로 연결되고, 소스 전극은 구동 출력단(ST(N))에 전기적으로 연결되며, 드레인 전극은 제2 정전압 음전위소스(VSS2)에 전기적으로 연결되는 제72 트랜지스터(T72)를 더 포함한다는데 있다.
상기 제4 실시예는 상기 제3 실시예를 개선한 것으로서, 상기 제4 실시예는 제3 실시예를 기초로 제73 트랜지스터(T73), 제72 트랜지스터(T72)를 추가하였다. 상기 제73 트랜지스터(T73)와 제72 트랜지스터(T72)를 통해 구동 출력단(ST(N))의 전위를 처리할 경우, ST(N)이 작동하지 않는 동안 비교적 안정적인 저전위에 처하도록 보장할 수 있어, P(N)과 K(N)의 파동을 감소시킬 수 있다.
도 11을 참조하면, 본 발명의 제1 실시예 또는 제2 실시예의 각 노드의 입력 및 출력 파형도이다. 그 중, STV 신호는 GOA 회로의 시동 신호이고; CK1-4는 GOA 회로를 구동하는 고주파 클럭신호이며; LC1과 LC2는 2개의 위상이 완전히 상반된 저주파 클럭신호소스이고; VSS1과 VSS2는 두 그룹의 전위가 순차적으로 감소하는 정전압 음전위소스이다. 도 11을 통해 알 수 있듯이, 작동하지 않는 동안, 풀업회로부(200)는 양호한 오프 상태에 처하고, 또한 제1 노드(Q(N)와 출력단(G(N))은 신호 왜곡을 발생시키지 않고 정상적으로 출력하게 된다.
결론적으로, 본 발명의 산화물 반도체 박막 트랜지스터용 행 구동회로는 2개의 순차적으로 감소되는 정전압 음전위소스와 고주파 클럭신호, 저주파 클럭신호의 저전위 설정을 통해, 작동하지 않는 동안 풀업회로부가 고주파 클럭신호의 영향을 받지 않고 양호한 오프 상태에 처할 수 있도록 함으로써, 회로의 정상적인 작동을 보장하고; 또한, 제1 풀다운회로부를 다시 설계하여, 작동하는 동안 제1 풀다운회로부가 제1 노드와 출력단의 출력에 미치는 영향을 방지함으로써, 제1 노드와 출력단이 신호 왜곡을 발생시키지 않고 정상적으로 출력할 수 있도록 보장한다.
비록 본 발명은 이미 바람직한 실시예를 상기와 같이 게시하였으나, 상기 바람직한 실시예는 본 발명을 제한하기 위한 것이 아니며, 상기 분야의 통상의 기술자라면 본 발명의 정신을 벗어나지 않는 범위 내에서, 모두 각종 변동과 수식을 실시할 수 있으며, 따라서 본 발명의 보호범위는 청구항으로 한정된 범위를 기준으로 한다.

Claims (11)

  1. 캐스케이드 연결된 복수의 GOA 유닛을 포함하고, N이 양의 정수인, 제N단 GOA 유닛은 풀업 제어부, 풀업부, 다운전송부, 제1 풀다운부, 부트스트랩 커패시터부 및 풀다운 유지회로부를 포함하는 산화물 반도체 박막 트랜지스터용 행 구동회로에 있어서,
    상기 풀업 제어부는 게이트 전극은 상기 제N단 GOA 유닛의 두 단 이전의 GOA 유닛인 제N-2단 GOA 유닛의 구동 신호단에 전기적으로 연결되고, 소스 전극은 상기 제N단 GOA 유닛의 두 단 이전의 GOA 유닛인 제N-2단 GOA 유닛의 출력단에 전기적으로 연결되며, 드레인 전극은 제1 노드에 전기적으로 연결되는 제11 트랜지스터를 포함하고;
    상기 풀업부는 게이트 전극은 제1 노드에 전기적으로 연결되며, 소스 전극은 고주파 클럭 신호에 전기적으로 연결되고, 드레인 전극은 출력단에 전기적으로 연결되는 제21 트랜지스터를 포함하며;
    상기 다운전송부는 게이트 전극은 제1 노드에 전기적으로 연결되고, 소스 전극은 고주파 클럭 신호에 전기적으로 연결되며, 드레인 전극은 구동 출력단에 전기적으로 연결되는 제22 트랜지스터를 포함하고;
    상기 제1 풀다운부는 게이트 전극은 상기 제N단 GOA 유닛의 3단 이후의 GOA 유닛인 제N+3단 GOA 유닛의 출력단에 전기적으로 연결되며, 드레인 전극은 제1 노드에 전기적으로 연결되고, 소스 전극은 출력단에 전기적으로 연결되는 제41 트랜지스터를 포함하며;
    상기 부트스트랩 커패시터부는 일단이 제1 노드에 전기적으로 연결되고, 타단은 출력단에 전기적으로 연결되는 커패시터를 포함하며;
    상기 풀다운 유지부는 게이트 전극이 제2 노드에 전기적으로 연결되고, 소스 전극은 제1 노드에 전기적으로 연결되며, 드레인 전극은 제2 정전압 음전위소스에 전기적으로 연결되는 제42 트랜지스터;
    게이트 전극은 제2 노드에 전기적으로 연결되고, 소스 전극은 출력단에 전기적으로 연결되며, 드레인 전극은 제1 정전압 음전위소스에 전기적으로 연결되는 제32 트랜지스터;
    게이트 전극과 소스 전극은 모두 제1 저주파 신호소스에 전기적으로 연결되고, 드레인 전극은 제4 노드에 전기적으로 연결되는 제51 트랜지스터;
    게이트 전극은 제1 노드에 전기적으로 연결되고, 소스 전극은 제4 노드에 전기적으로 연결되며, 드레인 전극은 제1 정전압 음전위소스에 전기적으로 연결되는 제52 트랜지스터;
    게이트 전극은 제4 노드에 전기적으로 연결되고, 소스 전극은 제1 저주파 신호소스에 전기적으로 연결되며, 드레인 전극은 제2 노드에 전기적으로 연결되는 제53 트랜지스터;
    게이트 전극은 제2 저주파 신호소스에 전기적으로 연결되고, 소스 전극은 제1 저주파 신호소스에 전기적으로 연결되며, 드레인 전극은 제2 노드에 전기적으로 연결되는 제54 트랜지스터;
    게이트 전극은 제1 노드에 전기적으로 연결되고, 소스 전극은 제2 노드에 전기적으로 연결되며, 드레인 전극은 제3 노드에 전기적으로 연결되는 제55 트랜지스터;
    게이트 전극은 제1 저주파 신호소스에 전기적으로 연결되고, 소스 전극은 제2 저주파 신호소스에 전기적으로 연결되며, 드레인 전극은 제3 노드에 전기적으로 연결되는 제64 트랜지스터;
    게이트 전극은 제5 노드에 전기적으로 연결되고, 소스 전극은 제2 저주파 신호소스에 전기적으로 연결되며, 드레인 전극은 제3 노드에 전기적으로 연결되는 제63 트랜지스터;
    게이트 전극은 제1 노드에 전기적으로 연결되고, 소스 전극은 제5 노드에 전기적으로 연결되며, 드레인 전극은 제1 정전압 음전위소스에 전기적으로 연결되는 제62 트랜지스터;
    게이트 전극과 소스 전극은 모두 제2 저주파 신호소스에 전기적으로 연결되고, 드레인 전극은 제5 노드에 전기적으로 연결되는 제61 트랜지스터;
    게이트 전극은 제3 노드에 전기적으로 연결되고, 소스 전극은 출력단에 전기적으로 연결되며, 드레인 전극은 제1 정전압 음전위소스에 전기적으로 연결되는 제33 트랜지스터;
    게이트 전극은 제3 노드에 전기적으로 연결되고, 소스 전극은 제1 노드에 전기적으로 연결되며, 드레인 전극은 제2 정전압 음전위소스에 전기적으로 연결되는 제43 트랜지스터를 포함하며;
    상기 제1 정전압 음전위소스는 제2 정전압 음전위소스보다 높은 산화물 반도체 박막 트랜지스터용 행 구동회로.
  2. 제1항에 있어서,
    상기 행 구동회로의 제1단 GOA 유닛 중, 제11 트랜지스터의 게이트 전극은 시동 신호단에 전기적으로 연결되고, 소스 전극은 시동 신호단에 전기적으로 연결되는 산화물 반도체 박막 트랜지스터용 행 구동회로.
  3. 제1항에 있어서,
    상기 행 구동회로의 제2단 GOA 유닛 중, 제11 트랜지스터의 게이트 전극과 소스 전극은 모두 회로의 시동 신호단에 전기적으로 연결되는 산화물 반도체 박막 트랜지스터용 행 구동회로.
  4. 제1항에 있어서,
    상기 행 구동회로의 끝에서 제3단, 끝에서 제2단 및 마지막 단의 GOA 유닛 중, 제41 트랜지스터의 게이트 전극은 모두 시동 신호단에 전기적으로 연결되는 산화물 반도체 박막 트랜지스터용 행 구동회로.
  5. 제1항에 있어서,
    상기 제1 풀다운부 중 제41 트랜지스터의 소스 전극은 제2 정전압 음전위소스에 전기적으로 연결되는 산화물 반도체 박막 트랜지스터용 행 구동회로.
  6. 제1항에 있어서,
    상기 풀다운 유지부 중의 제55 트랜지스터의 게이트 전극은 구동 출력단에 전기적으로 연결되고; 상기 풀다운 유지부는 게이트 전극이 상기 제N단 GOA 유닛의 두 단 이전의 GOA 유닛인 제N-2단 GOA 유닛의 구동 출력단에 전기적으로 연결되고, 소스 전극은 제2 노드에 전기적으로 연결되며, 드레인 전극은 제3 노드에 전기적으로 연결되는 제57 트랜지스터를 더 포함하는 산화물 반도체 박막 트랜지스터용 행 구동회로.
  7. 제6항에 있어서,
    상기 풀다운 유지부는 게이트 전극이 제2 노드에 전기적으로 연결되고, 소스 전극은 구동 출력단에 전기적으로 연결되며, 드레인 전극은 제2 정전압 음전위소스에 전기적으로 연결되는 제72 트랜지스터; 게이트 전극은 제3 노드에 전기적으로 연결되고, 소스 전극은 구동 출력단에 전기적으로 연결되며, 드레인 전극은 제2 정전압 음전위소스에 전기적으로 연결되는 제73 트랜지스터를 더 포함하는 산화물 반도체 박막 트랜지스터용 행 구동회로.
  8. 제1항에 있어서,
    상기 제1 저주파 신호소스와 제2 저주파 신호소스는 2개의 위상이 완전히 상반된 저주파 클럭신호소스인 산화물 반도체 박막 트랜지스터용 행 구동회로.
  9. 제8항에 있어서,
    상기 고주파 클럭신호, 제1 저주파 신호소스와 제2 저주파 신호소스의 저전위는 모두 제2 정전압 음전위소스보다 낮은 산화물 반도체 박막 트랜지스터용 행 구동회로.
  10. 제1항에 있어서,
    상기 산화물 반도체용 박막 트랜지스터용 행 구동회로는 IGZO 박막 트랜지스터의 행 구동회로인 산화물 반도체 박막 트랜지스터용 행 구동회로.
  11. 캐스케이드 연결된 복수의 GOA 유닛을 포함하고, N이 양의 정수인, 제N단 GOA 유닛은 풀업 제어부, 풀업부, 다운전송부, 제1 풀다운부, 부트스트랩 커패시터부 및 풀다운 유지회로부를 포함하는 산화물 반도체 박막 트랜지스터용 행 구동회로에 있어서,
    상기 풀업 제어부는 게이트 전극이 상기 제N단 GOA 유닛의 두 단 이전의 GOA 유닛인 제N-2단 GOA 유닛의 구동 신호단에 전기적으로 연결되고, 소스 전극은 상기 제N단 GOA 유닛의 두 단 이전의 GOA 유닛인 제N-2단 GOA 유닛의 출력단에 전기적으로 연결되며, 드레인 전극은 제1 노드에 전기적으로 연결되는 제11 트랜지스터를 포함하고;
    상기 풀업부는 게이트 전극이 제1 노드에 전기적으로 연결되며, 소스 전극은 고주파 클럭 신호에 전기적으로 연결되고, 드레인 전극은 출력단에 전기적으로 연결되는 제21 트랜지스터를 포함하며;
    상기 다운전송부는 게이트 전극이 제1 노드에 전기적으로 연결되고, 소스 전극은 고주파 클럭 신호에 전기적으로 연결되며, 드레인 전극은 구동 출력단에 전기적으로 연결되는 제22 트랜지스터를 포함하고;
    상기 제1 풀다운부는 게이트 전극은 상기 제N단 GOA 유닛의 3단 이후의 GOA 유닛인 제N+3단 GOA 유닛의 출력단에 전기적으로 연결되며, 드레인 전극은 제1 노드에 전기적으로 연결되고, 소스 전극은 출력단에 전기적으로 연결되는 제41 트랜지스터를 포함하며;
    상기 부트스트랩 커패시터부는 일단이 제1 노드에 전기적으로 연결되고, 타단은 출력단에 전기적으로 연결되는 커패시터를 포함하며;
    상기 풀다운 유지부는 게이트 전극이 제2 노드에 전기적으로 연결되고, 소스 전극은 제1 노드에 전기적으로 연결되며, 드레인 전극은 제2 정전압 음전위소스에 전기적으로 연결되는 제42 트랜지스터;
    게이트 전극은 제2 노드에 전기적으로 연결되고, 소스 전극은 출력단에 전기적으로 연결되며, 드레인 전극은 제1 정전압 음전위소스에 전기적으로 연결되는 제32 트랜지스터;
    게이트 전극과 소스 전극은 모두 제1 저주파 신호소스에 전기적으로 연결되고, 드레인 전극은 제4 노드에 전기적으로 연결되는 제51 트랜지스터;
    게이트 전극은 제1 노드에 전기적으로 연결되고, 소스 전극은 제4 노드에 전기적으로 연결되며, 드레인 전극은 제1 정전압 음전위소스에 전기적으로 연결되는 제52 트랜지스터;
    게이트 전극은 제4 노드에 전기적으로 연결되고, 소스 전극은 제1 저주파 신호소스에 전기적으로 연결되며, 드레인 전극은 제2 노드에 전기적으로 연결되는 제53 트랜지스터;
    게이트 전극은 제2 저주파 신호소스에 전기적으로 연결되고, 소스 전극은 제1 저주파 신호소스에 전기적으로 연결되며, 드레인 전극은 제2 노드에 전기적으로 연결되는 제54 트랜지스터;
    게이트 전극은 제1 노드에 전기적으로 연결되고, 소스 전극은 제2 노드에 전기적으로 연결되며, 드레인 전극은 제3 노드에 전기적으로 연결되는 제55 트랜지스터;
    게이트 전극은 제1 저주파 신호소스에 전기적으로 연결되고, 소스 전극은 제2 저주파 신호소스에 전기적으로 연결되며, 드레인 전극은 제3 노드에 전기적으로 연결되는 제64 트랜지스터;
    게이트 전극은 제5 노드에 전기적으로 연결되고, 소스 전극은 제2 저주파 신호소스에 전기적으로 연결되며, 드레인 전극은 제3 노드에 전기적으로 연결되는 제63 트랜지스터;
    게이트 전극은 제1 노드에 전기적으로 연결되고, 소스 전극은 제5 노드에 전기적으로 연결되며, 드레인 전극은 제1 정전압 음전위소스에 전기적으로 연결되는 제62 트랜지스터;
    게이트 전극과 소스 전극은 모두 제2 저주파 신호소스에 전기적으로 연결되고, 드레인 전극은 제5 노드에 전기적으로 연결되는 제61 트랜지스터;
    게이트 전극은 제3 노드에 전기적으로 연결되고, 소스 전극은 출력단에 전기적으로 연결되며, 드레인 전극은 제1 정전압 음전위소스에 전기적으로 연결되는 제33 트랜지스터;
    게이트 전극은 제3 노드에 전기적으로 연결되고, 소스 전극은 제1 노드에 전기적으로 연결되며, 드레인 전극은 제2 정전압 음전위소스에 전기적으로 연결되는 제43 트랜지스터를 포함하며;
    상기 제1 정전압 음전위소스는 제2 정전압 음전위소스보다 높고;
    그 중, 상기 행 구동회로의 제1단 GOA 유닛 중, 제11 트랜지스터의 게이트 전극은 시동 신호단에 전기적으로 연결되고, 소스 전극은 시동 신호단에 전기적으로 연결되며;
    그 중, 상기 행 구동회로의 제2단 GOA 유닛 중, 제11 트랜지스터의 게이트 전극과 소스 전극은 모두 회로의 시동 신호단에 전기적으로 연결되고;
    그 중, 상기 행 구동회로의 끝에서 제3단, 끝에서 제2단 및 마지막 단의 GOA 유닛 중, 제41 트랜지스터의 게이트 전극은 모두 시동 신호단에 전기적으로 연결되며;
    그 중, 상기 제1 저주파 신호소스와 제2 저주파 신호소스는 2개의 위상이 완전히 상반된 저주파 클럭신호소스이고;
    그 중, 상기 고주파 클럭신호, 제1 저주파 신호소스와 제2 저주파 신호소스의 저전위는 모두 제2 정전압 음전위소스보다 낮으며;
    그 중, 상기 산화물 반도체용 박막 트랜지스터용 행 구동회로는 IGZO 박막 트랜지스터의 행 구동회로인 산화물 반도체 박막 트랜지스터용 행 구동회로.
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