KR101989720B1 - 산화물 반도체 박막 트랜지스터를 위한 스캐닝 구동 회로 - Google Patents

산화물 반도체 박막 트랜지스터를 위한 스캐닝 구동 회로 Download PDF

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Abstract

산화물 반도체 박막 트랜지스터를 위한 스캐닝 구동 회로에 있어서, 상기 구동 회로는 다수의 캐스케이딩되는 GOA 유닛(10) 및 공유되는 보조 인버터(700)를 포함하고, 각 하나의 GOA 유닛(10)은 모두 메인 인버터(600a)를 포함한다. 상기 보조 인버터(700)와 각 하나의 메인 인버터(600a)는 연결되어 대응되는 풀-다운 유지 회로 부분(600)를 형성하여, 멀티 스테이지 GOA 회로의 풀-다운 유지 회로의 공유를 실현할 수 있고, TFT소자의 갯수를 감소함으로써, GOA 레이아웃 공간을 감소하며 회로 전력 소비를 감소한다.

Description

산화물 반도체 박막 트랜지스터를 위한 스캐닝 구동 회로
본 발명은 액정 디스플레이 기술분야에 관한 것으로서, 특히는 산화물 반도체 박막 트랜지스터를 위한 스캐닝 구동 회로에 관한 것이다.
GOA(Gate Drive On Array)는, 박막 트랜지스터(thin film transistor, TFT) 액정 디스플레이 어레이(Array) 프로세스를 이용하여 게이트 드라이버를 박막 트랜지스터 어레이 기판에 자작하여, 점진적인 스캐닝의 구동 방식을 실현하는 것이다.
통상적으로, GOA 회로는 주요하게 풀-업 부분(Pull-up part), 풀-업 제어 부분(Pull-up control part), 전송 부분(Transfer part), 풀-다운 부분(Pull-down part), 풀-다운 유지 회로 부분(Pull-down Holding part), 및 전위를 부스트 업시키는 부스트 부분(Boost part)으로 이루어지고, 부스트 부분은 일반적으로 부트스트랩 커패시터로 구성된다.
풀-업 부분은 주요하게 입력된 클록 신호(Clock)를 박막 트랜지스터의 게이트에 전송하는 것을 책임지는 바, 액정 디스플레이의 구동 신호로 한다. 풀-업 제어 부분은 주요하게 풀-업 부분의 열림을 책임지고, 일반적으로는 이전의 스테이지의 GOA 회로에서 전송된 신호로 작용한다. 풀-다운 부분은 주요하게 스캐닝 신호를 출력한 후, 신속하게 스캐닝 신호(즉 박막 트랜지스터의 게이트의 전위)를 로우 레벨로 풀-다운시킨다. 풀-다운 유지 회로 부분은 주요하게 스캐닝 신호와 풀-업 부분의 신호를 오프 상태로 유지한다(즉 설정한 음전위). 부스트 부분은 주요하게 풀-업 부분의 전위를 2차 부스팅하고 풀-업 부분의 정상적인 출력을 확보하는 것을 책임진다.
선행기술에 있어서(도 1에 도시된 바와 같음), 산화물 반도체 박막 트랜지스터의 스캐닝 구동 회로는 일반적으로 멀티 스테이지와 동일한 GOA 회로로 캐스케이딩 연결을 진행하는 것으로서, 각 하나의 스테이지의 GOA 회로의 풀-다운 유지 회로는 모두 동일하지만, 그러나 풀-다운 유지 회로가 비교적 많은 TFT소자를 포함하기에, GOA 레이아웃 공간을 증가시키고, 회로 전력 소비를 증가시킬 수 있다.
상기 문제를 부분적으로 해결하기 위해, 본 발명에서 주요하게 해결하고자 하는 기술적 과제는 산화물 반도체 박막 트랜지스터를 위한 스캐닝 구동 회로를 제공하는 것으로, 멀티 스테이지 GOA 회로의 풀-다운 유지 회로의 공유를 실현할 수 있고, TFT소자의 갯수를 감소함으로써, GOA 레이아웃 공간을 감소하며 회로 전력 소비를 감소한다.
본 발명에서 사용하는 첫번째 기술적 해결수단은 산화물 반도체 박막 트랜지스터를 위한 스캐닝 구동 회로를 제공하는 것인 바, 산화물 반도체 박막 트랜지스터를 위한 스캐닝 구동 회로에 있어서, 상기 회로는 캐스케이딩되는 P개의 GOA 유닛을 포함하고, 각 하나의 GOA 유닛은 풀-업 제어 부분, 풀-업 부분, 전송 부분, 제1 풀-다운 부분, 부트스트랩 커패시터 부분 및 메인 인버터 부분을 포함하며; 상기 회로는 보조 인버터를 더 포함하고, 각 스테이지 연결 관계 중의 상기 메인 인버터 부분과 상기 보조 인버터는 연결되어 대응되는 상기 GOA 유닛의 풀-다운 유지 부분을 형성하며; P, N을 모두 양의 정수로 설정하고, N≤P이며; 여기서, 제N 스테이지 연결 관계에 있어서, 상기 메인 인버터 부분은, 게이트와 드레인 전극이 모두 정압 고전위(DCH)에 전기적으로 연결되고, 소스 전극이 제4 노드(S(N))에 전기적으로 연결되는 제51 트랜지스터(T51); 게이트가 제1 노드(Q(N))에 전기적으로 연결되고, 드레인 전극이 상기 제4 노드(S(N))에 전기적으로 연결되며, 소스 전극이 제1 음전위(VSS1)에 전기적으로 연결되는 제52 트랜지스터(T52); 게이트가 상기 제4 노드(S(N))에 전기적으로 연결되고, 드레인 전극이 상기 정압 고전위(DCH)에 전기적으로 연결되며, 소스 전극이 제2 노드(P(N))에 전기적으로 연결되는 제53 트랜지스터(T53); 게이트가 상기 제1 노드(Q(N))에 전기적으로 연결되고, 드레인 전극이 상기 제2 노드(P(N))에 전기적으로 연결되며, 소스 전극이 제3 노드(K)에 전기적으로 연결되는 제54 트랜지스터(T54)를 포함하고; 상기 보조 인버터는, 게이트가 제1 스테이지 연결 관계 중의 상기 메인 인버터의 제4 노드(S(1))와 전기적으로 연결되고, 드레인 전극이 정압 고전위(DCH)에 전기적으로 연결되는 제73 트랜지스터(T73); 게이트가 마지막 스테이지의 연결 관계 중의 상기 메인 인버터의 제4 노드(S(P))와 전기적으로 연결되고, 드레인 전극이 상기 제3 노드(K)에 전기적으로 연결되며, 소스 전극이 상기 제73 트랜지스터(T73)의 소스 전극에 전기적으로 연결되는 제74 트랜지스터(T74); 게이트가 제1 스테이지 연결 관계 중의 상기 메인 인버터의 제1 노드(Q(1))와 전기적으로 연결되고, 드레인 전극이 상기 제3 노드(K)에 전기적으로 연결되며, 소스 전극이 정압 저전위(DCL)에 전기적으로 연결되는 제75 트랜지스터(T75); 게이트가 마지막 스테이지의 연결 관계 중의 상기 메인 인버터의 제1 노드(Q(P))와 전기적으로 연결되고, 드레인 전극이 상기 정압 저전위(DCL)에 전기적으로 연결되며, 소스 전극이 상기 제3 노드(K)에 전기적으로 연결되는 제76 트랜지스터(T76)를 포함하고; 상기 풀-업 부분은, 게이트가 제1 노드(Q(N))에 전기적으로 연결되고, 드레인 전극이 클록 신호(CK(n))에 전기적으로 연결되며, 소스 전극이 출력단(G(N))에 전기적으로 연결되는 제21 트랜지스터(T21)를 포함한다.
상기 전송 부분은, 게이트가 제1 노드(Q(N))에 전기적으로 연결되고, 드레인 전극이 클록 신호(CK(n))에 전기적으로 연결되며, 소스 전극이 구동 출력단(ST(N))에 전기적으로 연결되는 제22 트랜지스터(T22)를 포함하고; 여기서, 상기 스캐닝 구동 회로의 제1 캐스케이딩 관계 중의 상기 제1 노드(Q(1))의 신호는 제1 파형을 출력하고 "凸”자 형태를 나타내며, 마지막 스테이지의의 캐스케이딩 관계 중의 상기 제1 노드(Q(P))의 신호는 제2 파형을 출력하고 모두 "凸”자 형태를 나타내며, 상기 제1 파형과 제2 파형의 중첩되는 부분에 대응되는 신호에 따라 상기 보조 인버터를 제어한다.
본 발명에서 사용하는 두번째 기술적 해결수단은 산화물 반도체 박막 트랜지스터를 위한 스캐닝 구동 회로를 제공하는 것인 바, 상기 회로는 캐스케이딩되는 P개의 GOA 유닛을 포함하고, 각 하나의 GOA 유닛은 풀-업 제어 부분, 풀-업 부분, 전송 부분, 제1 풀-다운 부분, 부트스트랩 커패시터 부분 및 메인 인버터 부분을 포함하며; 상기 회로는 보조 인버터를 더 포함하고, 각 스테이지 연결 관계 중의 상기 메인 인버터 부분과 상기 보조 인버터는 연결되어 대응되는 상기 GOA 유닛의 풀-다운 유지 부분을 형성하며; P, N을 모두 양의 정수로 설정하고, N≤P이며; 여기서, 제N 스테이지 연결 관계에 있어서, 상기 메인 인버터 부분은, 게이트와 드레인 전극이 모두 정압 고전위(DCH)에 전기적으로 연결되고, 소스 전극이 제4 노드(S(N))에 전기적으로 연결되는 제51 트랜지스터(T51); 게이트가 제1 노드(Q(N))에 전기적으로 연결되고, 드레인 전극이 상기 제4 노드(S(N))에 전기적으로 연결되며, 소스 전극이 제1 음전위(VSS1)에 전기적으로 연결되는 제52 트랜지스터(T52); 게이트가 상기 제4 노드(S(N))에 전기적으로 연결되고, 드레인 전극이 상기 정압 고전위(DCH)에 전기적으로 연결되며, 소스 전극이 제2 노드(P(N))에 전기적으로 연결되는 제53 트랜지스터(T53); 게이트가 상기 제1 노드(Q(N))에 전기적으로 연결되고, 드레인 전극이 상기 제2 노드(P(N))에 전기적으로 연결되며, 소스 전극이 제3 노드(K)에 전기적으로 연결되는 제54 트랜지스터(T54)를 포함하고; 상기 보조 인버터는, 게이트가 제1 스테이지 연결 관계 중의 상기 메인 인버터의 제4 노드(S(1))와 전기적으로 연결되고, 드레인 전극이 정압 고전위(DCH)에 전기적으로 연결되는 제73 트랜지스터(T73); 게이트가 마지막 스테이지의 연결 관계 중의 상기 메인 인버터의 제4 노드(S(P))와 전기적으로 연결되고, 드레인 전극이 상기 제3 노드(K)에 전기적으로 연결되며, 소스 전극이 상기 제73 트랜지스터(T73)의 소스 전극에 전기적으로 연결되는 제74 트랜지스터(T74); 게이트가 제1 스테이지 연결 관계 중의 상기 메인 인버터의 제1 노드(Q(1))와 전기적으로 연결되고, 드레인 전극이 상기 제3 노드(K)에 전기적으로 연결되며, 소스 전극이 정압 저전위(DCL)에 전기적으로 연결되는 제75 트랜지스터(T75); 게이트가 마지막 스테이지의 연결 관계 중의 상기 메인 인버터의 제1 노드(Q(P))와 전기적으로 연결되고, 드레인 전극이 상기 정압 저전위(DCL)에 전기적으로 연결되며, 소스 전극이 상기 제3 노드(K)에 전기적으로 연결되는 제76 트랜지스터(T76)를 포함한다.
여기서, 제N 스테이지 연결 관계에 있어서, 상기 풀-업 부분은 제21 트랜지스터(T21)를 포함하고, 상기 제21 트랜지스터(T21)의 게이트는 제1 노드(Q(N))에 전기적으로 연결되고, 드레인 전극이 클록 신호(CK(n))에 전기적으로 연결되며, 소스 전극이 출력단(G(N))에 전기적으로 연결된다; 상기 전송 부분은 제22 트랜지스터(T22)를 포함하며, 상기 제22 트랜지스터(T22)의 게이트는 제1 노드(Q(N))에 전기적으로 연결되고, 드레인 전극이 클록 신호(CK(n))에 전기적으로 연결되며, 소스 전극이 구동 출력단(ST(N))에 전기적으로 연결된다; 상기 부트스트랩 커패시터 부분은 커패시터(Cb)를 포함하며, 상기 커패시터(Cb)의 일단은 제1 노드(Q(N))에 전기적으로 연결되고, 타단은 출력단(G(N))에 전기적으로 연결된다.
여기서, P＝3일 경우, 상기 클록 신호(CK(n))는 4개 그룹의 클록 신호를 포함하는 바, 제1 클록 신호(CK(1)), 제2 클록 신호(CK(2)), 제3 클록 신호(CK(3)), 제4 클록 신호(CK(4))이다.
여기서, P＝5일 경우, 상기 클록 신호(CK(n))는 8개 그룹의 클록 신호를 포함하는 바, 제1 클록 신호(CK(1)), 제2 클록 신호(CK(2)), 제3 클록 신호(CK(3)), 제4 클록 신호(CK(4)), 제5 클록 신호(CK(5)), 제6 클록 신호(CK(6)), 제7 클록 신호(CK(7)), 제8 클록 신호(CK(8))이다.
여기서, 상기 클록 신호(CK(n))의 파형 듀티비는 25/75보다 크지 않다.
여기서, P＝3일 경우, 상기 클록 신호(CK(n))는 4개 그룹의 클록 신호를 포함하는 바, 제1 클록 신호(CK(1)), 제2 클록 신호(CK(2)), 제3 클록 신호(CK(3)), 제4 클록 신호(CK(4))이다.
여기서, P＝5일 경우, 상기 클록 신호(CK(n))는 8개 그룹의 클록 신호를 포함하는 바, 제1 클록 신호(CK(1)), 제2 클록 신호(CK(2)), 제3 클록 신호(CK(3)), 제4 클록 신호(CK(4)), 제5 클록 신호(CK(5)), 제6 클록 신호(CK(6)), 제7 클록 신호(CK(7)), 제8 클록 신호(CK(8))이다.
여기서, 상기 클록 신호(CK(n))의 파형 듀티비는 25/75이다.
여기서, P＝3일 경우, 상기 클록 신호(CK(n))는 4개 그룹의 클록 신호를 포함하는 바, 제1 클록 신호(CK(1)), 제2 클록 신호(CK(2)), 제3 클록 신호(CK(3)), 제4 클록 신호(CK(4))이다.
여기서, P＝5일 경우, 상기 클록 신호(CK(n))는 8개 그룹의 클록 신호를 포함하는 바, 제1 클록 신호(CK(1)), 제2 클록 신호(CK(2)), 제3 클록 신호(CK(3)), 제4 클록 신호(CK(4)), 제5 클록 신호(CK(5)), 제6 클록 신호(CK(6)), 제7 클록 신호(CK(7)), 제8 클록 신호(CK(8))이다.
여기서, 상기 스캐닝 구동 회로의 제1 캐스케이딩 관계 중의 상기 제1 노드(Q(1))의 신호는 제1 파형을 출력하고 "凸”자 형태를 나타내며, 마지막 스테이지의의 캐스케이딩 관계 중의 상기 제1 노드(Q(P))의 신호는 제2 파형을 출력하고 모두 "凸”자 형태를 나타내며, 상기 제1 파형과 제2 파형의 중첩되는 부분에 대응되는 신호에 따라 상기 보조 인버터를 제어한다.
여기서, 상기 스캐닝 구동 회로에서 사용하는 스테이지-시프트 방식은 제N-2 스테이지를 제N 스테이지에 시프트하는 것이다.
여기서, 상기 스캐닝 구동 회로의 제1 스테이지 연결 관계에 있어서, 제11 트랜지스터(T11)의 게이트와 드레인 전극은 회로의 스타트 펄스 신호단(STV)에 전기적으로 연결된다.
여기서, 상기 스캐닝 구동 회로의 마지막 스테이지의 연결 관계에 있어서, 제41 트랜지스터(T41)의 게이트는 회로의 스타트 펄스 신호단(STV)에 전기적으로 연결된다.
본 발명의 유익한 효과는 하기와 같다. 본 발명은 산화물 반도체 박막 트랜지스터를 위한 스캐닝 구동 회로를 제공하였고, 상기 산화물 반도체 박막 트랜지스터를 위한 스캐닝 구동 회로의 풀-다운 유지 회로 부분은 메인 인버터를 구비하며, 하나의 공용의 보조 인버터를 더 포함하고, 상기 보조 인버터는 각 하나의 메인 인버터와 연결되어 대응되는 풀-다운 유지 회로 부분을 형성할 수 있으며, 멀티 스테이지 GOA 회로의 풀-다운 유지 회로의 공유를 실현할 수 있고, TFT소자의 갯수를 감소함으로써, GOA 레이아웃 공간을 감소하며 회로 전력 소비를 감소한다.
도 1은 선행기술 중 산화물 반도체 박막 트랜지스터를 위한 스캐닝 구동 회로 제N 스테이지 GOA 유닛의 회로도이다.
도 2는 본 발명의 제1 실시예 중의 산화물 반도체 박막 트랜지스터를 위한 스캐닝 구동 회로의 풀-다운 유지 회로의 회로도이다.
도 3은 도 2에 도시된 풀-다운 유지 회로를 구비하는 산화물 반도체 박막 트랜지스터를 위한 스캐닝 구동 회로의 파형 설치와 키 노드의 출력 파형도이다.
도 4는 본 발명의 제2 실시예 중의 산화물 반도체 박막 트랜지스터를 위한 스캐닝 구동 회로의 풀-다운 유지 회로의 회로도이다.
도 5는 도 4에 도시된 풀-다운 유지 회로를 구비하는 산화물 반도체 박막 트랜지스터를 위한 스캐닝 구동 회로의 파형 설치와 키 노드의 출력 파형도이다.
이하, 도면과 실시예를 결부하여 본 발명을 상세하게 설명하도록 한다.
도 1을 참조하면, 선행기술 중 산화물 반도체 박막 트랜지스터를 위한 스캐닝 구동 회로 제N 스테이지 GOA 유닛의 회로도이다. 상기 GOA 유닛(10)은 풀-업 제어 부분(100), 풀-업 부분(200), 전송 부분(300), 제1 풀-다운 부분(400), 부트스트랩 커패시터 부분(500) 및 풀-다운 유지 회로 부분(600)을 포함한다.
상기 각 부분의 구성 및 구체적인 연결 방식은 하기와 같다.
상기 풀-업 제어 부분(100)은 제11 트랜지스터(T11)를 포함하고, 상기 제11 트랜지스터(T11)의 게이트는 상기 제N 스테이지 GOA 유닛의 2 스테이지 이전의 GOA 유닛 제N-2 스테이지 GOA 유닛의 구동 출력단(ST(N-2))에 전기적으로 연결되며, 드레인 전극은 상기 제N 스테이지 GOA 유닛의 2 스테이지 이전의 GOA 유닛 제N-2 스테이지 GOA 유닛의 출력단(G(N-2))에 전기적으로 연결되고, 소스 전극은 제1 노드(Q(N))에 전기적으로 연결된다.
상기 풀-업 부분(200)은 제21 트랜지스터(T21)를 포함하고, 상기 제21 트랜지스터(T21)의 게이트는 제1 노드(Q(N))에 전기적으로 연결되며, 드레인 전극은 클록 신호(CK(n))에 전기적으로 연결되고, 소스 전극은 출력단(G(N))에 전기적으로 연결된다.
상기 전송 부분(300)은 제22 트랜지스터(T22)를 포함하고, 상기 제22 트랜지스터(T22)의 게이트는 제1 노드(Q(N))에 전기적으로 연결되며, 드레인 전극은 클록 신호(CK(n))에 전기적으로 연결되고, 소스 전극은 구동 출력단(ST(N))에 전기적으로 연결된다.
상기 제1 풀-다운 부분(400)은 제41 트랜지스터(T41)를 포함하고, 상기 제41 트랜지스터(T41)의 게이트는 상기 제N 스테이지 GOA 유닛의 2 스테이지 다음의 GOA 유닛 제N+2 스테이지 GOA 유닛의 출력단(G(N+2))에 전기적으로 연결되며, 드레인 전극은 제1 노드(Q(N))에 전기적으로 연결되고, 소스 전극은 제2 음전위(VSS2)에 전기적으로 연결된다.
상기 부트스트랩 커패시터 부분(500)은 커패시터(Cb)를 포함하고, 상기 커패시터(Cb)의 일단은 제1 노드(Q(N))에 전기적으로 연결되며, 타단은 출력단(G(N))에 전기적으로 연결된다.
상기 풀-다운 유지 부분(600)은 제51 트랜지스터(T51)를 포함하고, 상기 제51 트랜지스터(T51)의 게이트와 드레인 전극은 모두 정압 고전위(DCH)에 전기적으로 연결되며, 소스 전극은 제4 노드(S(N))에 전기적으로 연결된다.
제52 트랜지스터(T52)에 있어서, 상기 제52 트랜지스터(T52)의 게이트는 제1 노드(Q(N))에 전기적으로 연결되며, 드레인 전극은 제4 노드(S(N))에 전기적으로 연결되고, 소스 전극은 제1 음전위(VSS1)에 전기적으로 연결된다.
제53 트랜지스터(T53)에 있어서, 상기 제53 트랜지스터(T53)의 게이트는 제4 노드(S(N))에 전기적으로 연결되고, 드레인 전극은 정압 고전위(DCH)에 전기적으로 연결되며, 소스 전극은 제2 노드(P(N))에 전기적으로 연결된다.
제54 트랜지스터(T54)에 있어서, 상기 제54 트랜지스터(T54)의 게이트는 제1 노드(Q(N))에 전기적으로 연결되며, 드레인 전극은 제2 노드(P(N))에 전기적으로 연결되고, 소스 전극은 제3 노드(K(N))에 전기적으로 연결된다.
제71 트랜지스터(T71)에 있어서, 상기 제71 트랜지스터(T71)의 게이트와 드레인 전극은 모두 정압 고전위(DCH)에 전기적으로 연결되며, 소스 전극은 제73 트랜지스터(T73)의 게이트에 전기적으로 연결된다.
제72 트랜지스터(T72)에 있어서, 상기 제72 트랜지스터(T72)의 게이트는 제1 노드(Q(N))에 전기적으로 연결되며, 드레인 전극은 제73 트랜지스터(T73)의 게이트에 전기적으로 연결되고, 소스 전극은 정압 저전위(DCL)에 전기적으로 연결된다.
제73 트랜지스터(T73)에 있어서, 상기 제73 트랜지스터(T73)의 게이트는 제71 트랜지스터(T71)의 소스 전극에 전기적으로 연결되고, 드레인 전극은 정압 고전위(DCH)에 전기적으로 연결되며, 소스 전극은 제3 노드(K(N))에 전기적으로 연결된다.
제74 트랜지스터(T74)에 있어서, 상기 제74 트랜지스터(T74)의 게이트는 제1 노드(Q(N))에 전기적으로 연결되며, 드레인 전극은 제3 노드(K(N))에 전기적으로 연결되고, 소스 전극은 정압 저전위(DCL)에 전기적으로 연결된다.
제42 트랜지스터(T42)에 있어서, 상기 제42 트랜지스터(T42)의 게이트는 제2 노드(P(N))에 전기적으로 연결되고, 드레인 전극은 제1 노드(Q(N))에 전기적으로 연결되며, 소스 전극은 제2 음전위(VSS2)에 전기적으로 연결된다.
제32 트랜지스터(T32)에 있어서, 상기 제32 트랜지스터(T32)의 게이트는 제2 노드(P(N))에 전기적으로 연결되고, 드레인 전극은 출력단(G(N))에 전기적으로 연결되며, 소스 전극은 제1 음전위(VSS1)에 전기적으로 연결된다.
도 2를 참조하면, 본 발명의 제1 실시예 중의 산화물 반도체 박막 트랜지스터를 위한 스캐닝 구동 회로의 풀-다운 유지 회로의 회로도이고, 여기서, 상기 산화물 반도체 박막 트랜지스터를 위한 스캐닝 구동 회로는 인듐갈륨아연 산화물(IndiuP GalliuP Zinc Oxide, IGZO) 박막 트랜지스터의 스캐닝 구동 회로이며, 캐스케이딩되는 P개의 GOA 유닛을 포함한다. P, N을 양의 정수로 설정하고, N≤P이면, 제N 스테이지 GOA 유닛은 풀-업 제어 부분(100), 풀-업 부분(200), 전송 부분(300), 제1 풀-다운 부분(400), 부트스트랩 커패시터 부분(500) 및 풀-다운 유지 회로 부분(600)을 포함한다.
상기 각 부분의 구성 및 구체적인 연결 방식은 하기와 같다.
상기 풀-업 제어 부분(100)은 제11 트랜지스터(T11)를 포함하고, 상기 제11 트랜지스터(T11)의 게이트는 상기 제N 스테이지 GOA 유닛의 2 스테이지 이전의 GOA 유닛 제N-2 스테이지 GOA 유닛의 구동 출력단(ST(N-2))에 전기적으로 연결되며, 드레인 전극은 상기 제N 스테이지 GOA 유닛의 2 스테이지 이전의 GOA 유닛 제N-2 스테이지 GOA 유닛의 출력단(G(N-2))에 전기적으로 연결되고, 소스 전극은 제1 노드(Q(N))에 전기적으로 연결된다.
상기 풀-업 부분(200)은 제21 트랜지스터(T21)를 포함하고, 상기 제21 트랜지스터(T21)의 게이트는 제1 노드(Q(N))에 전기적으로 연결되며, 드레인 전극은 클록 신호(CK(n))에 전기적으로 연결되고, 소스 전극은 출력단(G(N))에 전기적으로 연결된다.
상기 전송 부분(300)은 제22 트랜지스터(T22)를 포함하고, 상기 제22 트랜지스터(T22)의 게이트는 제1 노드(Q(N))에 전기적으로 연결되며, 드레인 전극은 클록 신호(CK(n))에 전기적으로 연결되고, 소스 전극은 구동 출력단(ST(N))에 전기적으로 연결된다.
상기 제1 풀-다운 부분(400)은 제41 트랜지스터(T41)를 포함하고, 상기 제41 트랜지스터(T41)의 게이트는 상기 제N 스테이지 GOA 유닛의 2 스테이지 다음의 GOA 유닛 제N+2 스테이지 GOA 유닛의 출력단(G(N+2))에 전기적으로 연결되며, 드레인 전극은 제1 노드(Q(N))에 전기적으로 연결되고, 소스 전극은 제2 음전위(VSS2)에 전기적으로 연결된다.
상기 부트스트랩 커패시터 부분(500)은 커패시터(Cb)를 포함하고, 상기 커패시터(Cb)의 일단은 제1 노드(Q(N))에 전기적으로 연결되며, 타단은 출력단(G(N))에 전기적으로 연결된다.
상기 풀-다운 유지 부분(600)는 메인 인버터(600a), 제32 트랜지스터(T32) 및 제42 트랜지스터(T42)를 포함한다. 여기서, 상기 메인 인버터(600a)는,
게이트와 드레인 전극이 모두 정압 고전위(DCH)에 전기적으로 연결되고, 소스 전극이 제4 노드(S(N))에 전기적으로 연결되는 제51 트랜지스터(T51);
게이트가 제1 노드(Q(N))에 전기적으로 연결되고, 드레인 전극이 상기 제4 노드(S(N))에 전기적으로 연결되며, 소스 전극이 제1 음전위(VSS1)에 전기적으로 연결되는 제52 트랜지스터(T52);
게이트가 상기 제4 노드(S(N))에 전기적으로 연결되고, 드레인 전극이 상기 정압 고전위(DCH)에 전기적으로 연결되며, 소스 전극이 제2 노드(P(N))에 전기적으로 연결되는 제53 트랜지스터(T53);
게이트가 상기 제1 노드(Q(N))에 전기적으로 연결되고, 드레인 전극이 상기 제2 노드(P(N))에 전기적으로 연결되며, 소스 전극이 제3 노드(K)에 전기적으로 연결되는 제54 트랜지스터(T54);
게이트가 제2 노드(P(N))에 전기적으로 연결되고, 드레인 전극이 제1 노드(Q(N))에 전기적으로 연결되고, 소스 전극이 제2 음전위(VSS2)에 전기적으로 연결되는 제42 트랜지스터(T42);
게이트가 제2 노드(P(N))에 전기적으로 연결되고, 드레인 전극이 출력단(G(N))에 전기적으로 연결되며, 소스 전극이 제1 음전위(VSS1)에 전기적으로 연결되는 제32 트랜지스터(T32) 포함한다.
또한, GOA 유닛은 보조 인버터(700)를 더 포함하고, 각 스테이지 연결 관계 중의 메인 인버터 부분(600a)과 상기 보조 인버터(700)는 연결되어 대응되는 GOA 유닛의 풀-다운 유지 부분(600)을 형성한다. 즉, 멀티 스테이지의 GOA 유닛의 풀-다운 유지 부분(600)은 하나의 보조 인버터(700)를 공동으로 사용한다.
구체적으로는, 상기 보조 인버터(700)는,
게이트가 제1 스테이지 연결 관계 중의 상기 메인 인버터의 제4 노드(S(1))와 전기적으로 연결되고, 드레인 전극이 정압 고전위(DCH)에 전기적으로 연결되는 제73 트랜지스터(T73);
게이트가 마지막 스테이지의 연결 관계 중의 상기 메인 인버터의 제4 노드(S(P))와 전기적으로 연결되고, 드레인 전극이 상기 제3 노드(K)에 전기적으로 연결되며, 소스 전극이 상기 제73 트랜지스터(T73)의 소스 전극에 전기적으로 연결되는 제74 트랜지스터(T74);
게이트가 제1 스테이지 연결 관계 중의 상기 메인 인버터의 제1 노드(Q(1))와 전기적으로 연결되고, 드레인 전극이 상기 제3 노드(K)에 전기적으로 연결되며, 소스 전극이 정압 저전위(DCL)에 전기적으로 연결되는 제75 트랜지스터(T75);
게이트가 마지막 스테이지의 연결 관계 중의 상기 메인 인버터의 제1 노드(Q(P))와 전기적으로 연결되고, 드레인 전극이 상기 정압 저전위(DCL)에 전기적으로 연결되며, 소스 전극이 상기 제3 노드(K)에 전기적으로 연결되는 제76 트랜지스터(T76)를 포함한다.
여기서, 상기 제1 음전위(VSS1), 제2 음전위(VSS2)와 정압 저전위(DCL)의 관계는 하기와 같다. 정압 저전위(DCL)＜제2 음전위(VSS2)＜제1 음전위(VSS1).
상기 스캐닝 구동 회로에서 사용하는 스테이지-시프트 방식은 제N-2 스테이지를 제N 스테이지에 시프트하는 것이다.
상기 스캐닝 구동 회로의 제1 스테이지 연결 관계에 있어서, 제11 트랜지스터(T11)의 게이트와 드레인 전극은 회로의 스타트 펄스 신호단(STV)에 전기적으로 연결된다.
상기 스캐닝 구동 회로의 제2 스테이지 연결 관계에 있어서, 제11 트랜지스터(T11)의 게이트와 드레인 전극은 모두 회로의 스타트 펄스 신호단(STV)에 전기적으로 연결된다.
상기 스캐닝 구동 회로의 마지막 제2 스테이지 연결 관계에 있어서, 제41 트랜지스터(T41)의 게이트는 회로의 스타트 펄스 신호단(STV)에 전기적으로 연결된다.
상기 스캐닝 구동 회로의 마지막 스테이지의 연결 관계에 있어서, 제41 트랜지스터(T41)의 게이트는 회로의 스타트 펄스 신호단(STV)에 전기적으로 연결된다.
본 실시예에 있어서, P＝3이면, 즉, 3개 스테이지 GOA 유닛은 연결된다. 각 하나의 스테이지 연결 관계에 있어서, 동일한 스테이지의 메인 인버터(600a)와 보조 인버터(700)는 연결되어 대응되는 풀-다운 유지 회로(600)를 공동으로 형성하고, 3개 스테이지 연결 관계에 있어서, 3개 스테이지를 형성하는 풀-다운 유지 회로가 총 필요한 트랜지스터의 갯수는 22개이다. 그러나, 도 1에 도시된 바와 같은 선행기술 중의 산화물 반도체 박막 트랜지스터를 위한 스캐닝 구동 회로는, 그 각 하나의 스테이지 연결 관계 중의 풀-다운 유지 회로(600)가 모두 동일한 바, 모두 8개의 트랜지스터를 구비하고, 3개 스테이지를 형성하는 풀-다운 유지 회로가 총 필요한 트랜지스터의 갯수는 24개이다. 따라서, 본 발명의 실시예를 통해, 3개 스테이지 연결 관계를 형성할 경우, 상응하게 2개의 트랜지스터를 감소시켰다.
또한, 본 실시예에 있어서, 제1 풀-다운 부분(400)은 단지 제41 트랜지스터(T41)가 제1 노드(Q(N))의 풀-다운을 책임지고, 제41 트랜지스터(T41)의 게이트는 제N+2 스테이지 GOA 유닛의 출력단(G(N+2))에 전기적으로 연결되며, T41의 소스 전극은 제2 음전위(VSS2)에 전기적으로 연결된다. 상기 클록 신호(CK(n))는 4개 그룹의 클록 신호를 포함하는 바, 제1 클록 신호 CK(1), 제2 클록 신호 CK(2), 제3 클록 신호 CK(3), 제4 클록 신호 CK(4)이고, 클록 신호(CK(n))의 듀티비는 25/75보다 크지 않도록 설정하여, 제1 노드(Q(N))가 "凸”자 형태를 나타내는 것을 확보하며, 바람직하게는, 상기 클록 신호(CK(n))의 파형 듀티비는 25/75이다.
상기 구동 스캐닝 회로의 작업 원리는 하기와 같다.
상기 풀-다운 유지 회로 부분(600)에 있어서, 제51 트랜지스터(T51), 제52 트랜지스터(T52), 제53 트랜지스터(T53), 제54 트랜지스터(T54) 4개의 트랜지스터로 구성된 메인 인버터(600a)는, 제32 트랜지스터(T32) 및 제42 트랜지스터(T42) 두 개의 트랜지스터를 제어하는 것을 작용으로 한다. 상기 보조 인버터(700)의 작용은 작용 기간에 메인 인버터(600a)에 저전위를 제공하고, 비작용 기간에 메인 인버터(600a)에 하나의 적당한 고전위를 제공하여 제54 트랜지스터(T54)의 누전을 감소하여, 메인 인버터(600a)가 비작용 기간에 비교적 높은 전위를 산생하는 것을 확보하기 위한 것이다.
구체적으로는, 상기 보조 인버터(700)의 작용 기간에, 보조 인버터(700)가 정압 고전위(DCH)와 정압 저전위(DCL)의 고/저 전압 구동을 거친 후, 제52 트랜지스터(T52)는 제1 음전위(VSS1)에 풀-다운되고, 제74 트랜지스터(T74), 제72 트랜지스터(T72)가 제1 노드(Q(N))에서 고전위일 경우 정압 고전위(DCH)를 가동하고 풀-다운하여, 제3 노드(K(N))가 더 저전위되도록 하고, 제2 노드(P(N))도 더욱 저전위되도록 풀-다운하며, 즉 보조 인버터(700)는 작용 기간에 메인 인버터(600a)에 저전위를 제공하였기에, 이로써 제32 트랜지스터(T32), 제42 트랜지스터(T42)가 한계값 전압이 비교적 낮거나 또는 0V에 근접한 물리적인 특징으로 인해 유발되는 누전 상황의 발생을 근절시켜, 상기 풀-다운 유지 회로 부분(600)이 작용 기간에 정상적으로 풀-다운되는 것을 확보할 수 있다.
상기 보조 인버터(700)의 비작용 기간에, 제52 트랜지스터(T52), 제54 트랜지스터(T54), 제72 트랜지스터(T72), 제74 트랜지스터(T74)가 모두 오프된다. 제54 트랜지스터(T54)의 게이트는 제1 노드(Q(N))에 전기적으로 연결되고, 소스 전극은 제3 노드(K(N))에 전기적으로 연결되며, 상기 제54 트랜지스터(T54)의 게이트가 음전위이고, 소스 전극이 양전위이기에, 이렇게 Vgs는 상대적으로 말하자면 하나의 심각한 음전위이고, 제54 트랜지스터(T54)를 매우 훌륭하게 오프할 수 있기에, 이의 누전을 감소시키는 바, 즉 보조 인버터는 비작용 기간에 메인 인버터에 하나의 적당한 고전위를 제공함으로써 제54 트랜지스터(T54)의 누전을 감소하여, 상기 풀-다운 유지 회로 부분(600)이 비작용 기간에 비교적 높은 전위에 진입하는 것을 확보하며, 제1 노드(Q(N))와 출력단(G(N))이 저전위에 진입하도록 효과적으로 유지한다. 이 밖에, 제3 노드(K(N))가 고전위일 경우, 레지스터 분압의 기능이 존재하고, 제2 노드(P(N))의 전위를 더욱 높게 부스팅하여, 제2 노드(P(N))의 전위를 안정시킬 수 있다.
아울러 도 3을 참조하면, 본 발명의 제1 실시예의 산화물 반도체 박막 트랜지스터를 위한 스캐닝 구동 회로의 파형 설치와 키 노드의 출력 파형도이다. 여기서, STV는 회로의 스타트 펄스 신호이고; CK(1)-CK(4)는 회로의 클록 신호이며, 여기서 표시되는 클록 신호 파형의 듀티비가 25/75이고, 제1 노드의 Q(N)의 신호가 출력하는 파형이 "凸”자 형태를 나타내는 것을 보아낼 수 있다. 기타는 회로 키 노드가 산생한 출력 신호 파형이다. 도면으로부터 알 수 있는 바, 스캐닝 구동 회로의 제1 캐스케이딩 관계 중의 제1 노드(Q(N))의 신호가 출력한 제1 파형은 "凸”자 형태를 나타내며, 마지막 스테이지의 캐스케이딩 관계 중의 상기 제1 노드(Q(N+2))의 신호가 출력한 제2 파형은 모두 "凸”자 형태를 나타내며, 또한 제1 파형과 제2 파형이 중첩되는 부분의 대응되는 출력단(G(N))은 정상적으로 출력된다. 비작용 기간에서, 제1 캐스케이딩 관계 중의 제1 노드(Q(N))의 신호가 출력한 제1 파형은 저전위이고, 마지막 스테이지의 캐스케이딩 관계 중의 상기 제1 노드(Q(N+2))의 신호가 출력한 제2 파형도 저전위이며, 이때, 출력단(G(N))은 저전위이다.
도 4를 참조하면, 본 발명의 제2 실시예 중의 산화물 반도체 박막 트랜지스터를 위한 스캐닝 구동 회로의 풀-다운 유지 회로의 회로도이고, 본 실시예에 있어서, P＝5, 즉, 5 스테이지 GOA 유닛은 연결된다. 각 하나의 스테이지 연결 관계에 있어서, 동일한 스테이지의 메인 인버터(600a)와 보조 인버터(700)는 연결되어 대응되는 풀-다운 유지 회로(600)를 공동으로 형성하고, 3개 스테이지 연결 관계에 있어서, 3개 스테이지를 형성하는 풀-다운 유지 회로가 총 필요한 트랜지스터의 갯수는 34개이다. 그러나, 도 1에 도시된 바와 같은 선행기술 중의 산화물 반도체 박막 트랜지스터를 위한 스캐닝 구동 회로는, 그 각 하나의 스테이지 연결 관계 중의 풀-다운 유지 회로(600)가 모두 동일한 바, 모두 8개의 트랜지스터를 구비하고, 3개 스테이지를 형성하는 풀-다운 유지 회로가 총 필요한 트랜지스터의 갯수는 40개이다. 따라서, 본 발명의 실시예를 통해, 3개 스테이지 연결 관계를 형성할 경우, 상응하게 6개의 트랜지스터를 감소시켰다.
또한, 상기 클록 신호(CK(n))는 8개 그룹의 클록 신호를 포함하는 바, 제1 클록 신호(CK(1)), 제2 클록 신호(CK(2)), 제3 클록 신호(CK(3)), 제4 클록 신호(CK(4)), 제5 클록 신호(CK(5)), 제6 클록 신호(CK(6)), 제7 클록 신호(CK(7)), 제8 클록 신호(CK(8))이다. 마찬가지로, 클록 신호(CK(n))의 듀티비를 25/75보다 크지 않도록 설정하여, 제1 노드(Q(N))가 "凸”자 형태를 나타내는 것을 확보하고, 바람직하게는, 상기 클록 신호(CK(n))의 파형 듀티비는 25/75이다. 이밖에도, 도 4와 도 2에서 동일한 표기 부분의 구성, 연결 관계, 기능과 작동 원리는 동일하기에, 여기서 더 서술하지 않는다.
아울러 도 5를 참조하면, 본 발명의 제1 실시예의 산화물 반도체 박막 트랜지스터를 위한 스캐닝 구동 회로의 파형 설치와 키 노드의 출력 파형도이다. 여기서, STV는 회로의 스타트 펄스 신호이고; CK(1)-CK(4)는 회로의 클록 신호이며, 여기서 표시되는 클록 신호 파형의 듀티비가 25/75이고, 제1 노드의 Q(N)의 신호가 출력하는 파형이 "凸”자 형태를 나타내는 것을 보아낼 수 있다. 기타는 회로 키 노드가 산생한 출력 신호 파형이다. 도면으로부터 알 수 있는 바, 스캐닝 구동 회로의 제1 캐스케이딩 관계 중의 제1 노드(Q(N))의 신호가 출력한 제1 파형은 "凸”자 형태를 나타내며, 마지막 스테이지의 캐스케이딩 관계 중의 상기 제1 노드(Q(N+2))의 신호가 출력한 제2 파형은 모두 "凸”자 형태를 나타내며, 또한 제1 파형과 제2 파형이 중첩되는 부분의 대응되는 출력단(G(N))은 정상적으로 출력된다. 비작용 기간에서, 제1 캐스케이딩 관계 중의 제1 노드(Q(N))의 신호가 출력한 제1 파형은 저전위이고, 마지막 스테이지의 캐스케이딩 관계 중의 상기 제1 노드(Q(N+4))의 신호가 출력한 제2 파형도 저전위이며, 이때, 출력단(G(N))은 저전위이다.
본 발명은 산화물 반도체 박막 트랜지스터를 위한 스캐닝 구동 회로를 제공하였고, 상기 산화물 반도체 박막 트랜지스터를 위한 스캐닝 구동 회로의 풀-다운 유지 회로 부분은 메인 인버터를 구비하며, 하나의 공용의 보조 인버터를 더 포함하고, 상기 보조 인버터는 각 하나의 메인 인버터와 연결되어 대응되는 풀-다운 유지 회로 부분을 형성할 수 있으며, 멀티 스테이지 GOA 회로의 풀-다운 유지 회로의 공유를 실현할 수 있고, TFT소자의 갯수를 감소함으로써, GOA 레이아웃 공간을 감소하며 회로 전력 소비를 감소한다.
상기 실시예에 있어서, 단지 본 발명을 예시적으로 서술하였지만, 본 기술분야의 통상의 기술자는 본 특허청구범위를 열독한 후 본 발명의 정신과 범위를 벗어나지 않는 정황하에서 본 발명에 대해 각종 보정을 진행할 수 있다.

Claims (15)

  1. 캐스케이딩되는 P개의 GOA 유닛을 포함하고, 각 하나의 GOA 유닛은 풀-업 제어 부분, 풀-업 부분, 전송 부분, 제1 풀-다운 부분, 부트스트랩 커패시터 부분 및 메인 인버터 부분을 포함하는 산화물 반도체 박막 트랜지스터를 위한 스캐닝 구동 회로에 있어서,
    상기 스캐닝 구동 회로는 보조 인버터를 더 포함하고, 각 스테이지 연결 관계 중의 상기 메인 인버터 부분과 상기 보조 인버터는 연결되어 대응되는 상기 GOA 유닛의 풀-다운 유지 부분을 형성하며; P, N을 모두 양의 정수로 설정하고, N≤P이며; 제N 스테이지 연결 관계에 있어서, 상기 메인 인버터 부분은,
    게이트와 드레인 전극이 모두 정압 고전위(DCH)에 전기적으로 연결되고, 소스 전극이 제4 노드(S(N))에 전기적으로 연결되는 제51 트랜지스터(T51);
    게이트가 제1 노드(Q(N))에 전기적으로 연결되고, 드레인 전극이 상기 제4 노드(S(N))에 전기적으로 연결되며, 소스 전극이 제1 음전위(VSS1)에 전기적으로 연결되는 제52 트랜지스터(T52);
    게이트가 상기 제4 노드(S(N))에 전기적으로 연결되고, 드레인 전극이 상기 정압 고전위(DCH)에 전기적으로 연결되며, 소스 전극이 제2 노드(P(N))에 전기적으로 연결되는 제53 트랜지스터(T53);
    게이트가 상기 제1 노드(Q(N))에 전기적으로 연결되고, 드레인 전극이 상기 제2 노드(P(N))에 전기적으로 연결되며, 소스 전극이 제3 노드(K)에 전기적으로 연결되는 제54 트랜지스터(T54)를 포함하고;
    상기 보조 인버터는,
    게이트가 제1 스테이지 연결 관계 중의 상기 메인 인버터의 제4 노드(S(1))와 전기적으로 연결되고, 드레인 전극이 정압 고전위(DCH)에 전기적으로 연결되는 제73 트랜지스터(T73);
    게이트가 마지막 스테이지의 연결 관계 중의 상기 메인 인버터의 제4 노드(S(P))와 전기적으로 연결되고, 드레인 전극이 상기 제3 노드(K)에 전기적으로 연결되며, 소스 전극이 상기 제73 트랜지스터(T73)의 소스 전극에 전기적으로 연결되는 제74 트랜지스터(T74);
    게이트가 제1 스테이지 연결 관계 중의 상기 메인 인버터의 제1 노드(Q(1))와 전기적으로 연결되고, 드레인 전극이 상기 제3 노드(K)에 전기적으로 연결되며, 소스 전극이 정압 저전위(DCL)에 전기적으로 연결되는 제75 트랜지스터(T75);
    게이트가 마지막 스테이지의 연결 관계 중의 상기 메인 인버터의 제1 노드(Q(P))와 전기적으로 연결되고, 드레인 전극이 상기 정압 저전위(DCL)에 전기적으로 연결되며, 소스 전극이 상기 제3 노드(K)에 전기적으로 연결되는 제76 트랜지스터(T76)를 포함하고;
    상기 풀-업 부분은,
    게이트가 제1 노드(Q(N))에 전기적으로 연결되고, 드레인 전극이 클록 신호(CK(n))에 전기적으로 연결되며, 소스 전극이 출력단(G(N))에 전기적으로 연결되는 제21 트랜지스터(T21)를 포함하고;
    상기 전송 부분은,
    게이트가 제1 노드(Q(N))에 전기적으로 연결되고, 드레인 전극이 클록 신호(CK(n))에 전기적으로 연결되며, 소스 전극이 구동 출력단(ST(N))에 전기적으로 연결되는 제22 트랜지스터(T22)를 포함하고;
    상기 스캐닝 구동 회로의 제1 캐스케이딩 관계 중의 상기 제1 노드(Q(1))의 신호는 제1 파형을 출력하고 "凸”자 형태를 나타내며, 마지막 스테이지의의 캐스케이딩 관계 중의 상기 제1 노드(Q(P))의 신호는 제2 파형을 출력하고 모두 "凸”자 형태를 나타내며, 상기 제1 파형과 제2 파형의 중첩되는 부분에 대응되는 신호에 따라 상기 보조 인버터를 제어하는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터를 위한 스캐닝 구동 회로.
  2. 캐스케이딩되는 P개의 GOA 유닛을 포함하고, 각 하나의 GOA 유닛은 풀-업 제어 부분, 풀-업 부분, 전송 부분, 제1 풀-다운 부분, 부트스트랩 커패시터 부분 및 메인 인버터 부분을 포함하는 산화물 반도체 박막 트랜지스터를 위한 스캐닝 구동 회로에 있어서,
    상기 스캐닝 구동 회로는 보조 인버터를 더 포함하고, 각 스테이지 연결 관계 중의 상기 메인 인버터 부분과 상기 보조 인버터는 연결되어 대응되는 상기 GOA 유닛의 풀-다운 유지 부분을 형성하며; P, N을 모두 양의 정수로 설정하고, N≤P이며; 제N 스테이지 연결 관계에 있어서, 상기 메인 인버터 부분은,
    게이트와 드레인 전극이 모두 정압 고전위(DCH)에 전기적으로 연결되고, 소스 전극이 제4 노드(S(N))에 전기적으로 연결되는 제51 트랜지스터(T51);
    게이트가 제1 노드(Q(N))에 전기적으로 연결되고, 드레인 전극이 상기 제4 노드(S(N))에 전기적으로 연결되며, 소스 전극이 제1 음전위(VSS1)에 전기적으로 연결되는 제52 트랜지스터(T52);
    게이트가 상기 제4 노드(S(N))에 전기적으로 연결되고, 드레인 전극이 상기 정압 고전위(DCH)에 전기적으로 연결되며, 소스 전극이 제2 노드(P(N))에 전기적으로 연결되는 제53 트랜지스터(T53);
    게이트가 상기 제1 노드(Q(N))에 전기적으로 연결되고, 드레인 전극이 상기 제2 노드(P(N))에 전기적으로 연결되며, 소스 전극이 제3 노드(K)에 전기적으로 연결되는 제54 트랜지스터(T54)를 포함하고;
    상기 보조 인버터는,
    게이트가 제1 스테이지 연결 관계 중의 상기 메인 인버터의 제4 노드(S(1))와 전기적으로 연결되고, 드레인 전극이 정압 고전위(DCH)에 전기적으로 연결되는 제73 트랜지스터(T73);
    게이트가 마지막 스테이지의 연결 관계 중의 상기 메인 인버터의 제4 노드(S(P))와 전기적으로 연결되고, 드레인 전극이 상기 제3 노드(K)에 전기적으로 연결되며, 소스 전극이 상기 제73 트랜지스터(T73)의 소스 전극에 전기적으로 연결되는 제74 트랜지스터(T74);
    게이트가 제1 스테이지 연결 관계 중의 상기 메인 인버터의 제1 노드(Q(1))와 전기적으로 연결되고, 드레인 전극이 상기 제3 노드(K)에 전기적으로 연결되며, 소스 전극이 정압 저전위(DCL)에 전기적으로 연결되는 제75 트랜지스터(T75);
    게이트가 마지막 스테이지의 연결 관계 중의 상기 메인 인버터의 제1 노드(Q(P))와 전기적으로 연결되고, 드레인 전극이 상기 정압 저전위(DCL)에 전기적으로 연결되며, 소스 전극이 상기 제3 노드(K)에 전기적으로 연결되는 제76 트랜지스터(T76)를 포함하는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터를 위한 스캐닝 구동 회로.
  3. 제 2항에 있어서,
    제N 스테이지 연결 관계에 있어서, 상기 풀-업 부분은 제21 트랜지스터(T21)를 포함하고, 상기 제21 트랜지스터(T21)의 게이트는 제1 노드(Q(N))에 전기적으로 연결되고, 드레인 전극이 클록 신호(CK(n))에 전기적으로 연결되며, 소스 전극이 출력단(G(N))에 전기적으로 연결되고;
    상기 전송 부분은 제22 트랜지스터(T22)를 포함하며, 상기 제22 트랜지스터(T22)의 게이트는 제1 노드(Q(N))에 전기적으로 연결되고, 드레인 전극이 클록 신호(CK(n))에 전기적으로 연결되며, 소스 전극이 구동 출력단(ST(N))에 전기적으로 연결되고;
    상기 부트스트랩 커패시터 부분은 커패시터(Cb)를 포함하며, 상기 커패시터(Cb)의 일단은 제1 노드(Q(N))에 전기적으로 연결되고, 타단은 출력단(G(N))에 전기적으로 연결되는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터를 위한 스캐닝 구동 회로.
  4. 제 3항에 있어서,
    P＝3일 경우, 상기 클록 신호(CK(n))는 4개 그룹의 클록 신호를 포함하는 바, 제1 클록 신호(CK(1)), 제2 클록 신호(CK(2)), 제3 클록 신호(CK(3)), 제4 클록 신호(CK(4))인 것을 특징으로 하는 산화물 반도체 박막 트랜지스터를 위한 스캐닝 구동 회로.
  5. 제 3항에 있어서,
    P＝5일 경우, 상기 클록 신호(CK(n))는 8개 그룹의 클록 신호를 포함하는 바, 제1 클록 신호(CK(1)), 제2 클록 신호(CK(2)), 제3 클록 신호(CK(3)), 제4 클록 신호(CK(4)), 제5 클록 신호(CK(5)), 제6 클록 신호(CK(6)), 제7 클록 신호(CK(7)), 제8 클록 신호(CK(8))인 것을 특징으로 하는 산화물 반도체 박막 트랜지스터를 위한 스캐닝 구동 회로.
  6. 제 3항에 있어서,
    상기 클록 신호(CK(n))의 파형 듀티비는 25/75보다 크지 않은 것을 특징으로 하는 산화물 반도체 박막 트랜지스터를 위한 스캐닝 구동 회로.
  7. 제 6항에 있어서,
    P＝3일 경우, 상기 클록 신호(CK(n))는 4개 그룹의 클록 신호를 포함하는 바, 제1 클록 신호(CK(1)), 제2 클록 신호(CK(2)), 제3 클록 신호(CK(3)), 제4 클록 신호(CK(4))인 것을 특징으로 하는 산화물 반도체 박막 트랜지스터를 위한 스캐닝 구동 회로.
  8. 제 6항에 있어서,
    P＝5일 경우, 상기 클록 신호(CK(n))는 8개 그룹의 클록 신호를 포함하는 바, 제1 클록 신호(CK(1)), 제2 클록 신호(CK(2)), 제3 클록 신호(CK(3)), 제4 클록 신호(CK(4)), 제5 클록 신호(CK(5)), 제6 클록 신호(CK(6)), 제7 클록 신호(CK(7)), 제8 클록 신호(CK(8))인 것을 특징으로 하는 산화물 반도체 박막 트랜지스터를 위한 스캐닝 구동 회로.
  9. 제 3항에 있어서,
    상기 클록 신호(CK(n))의 파형 듀티비는 25/75인 것을 특징으로 하는 산화물 반도체 박막 트랜지스터를 위한 스캐닝 구동 회로.
  10. 제 9항에 있어서,
    P＝3일 경우, 상기 클록 신호(CK(n))는 4개 그룹의 클록 신호를 포함하는 바, 제1 클록 신호(CK(1)), 제2 클록 신호(CK(2)), 제3 클록 신호(CK(3)), 제4 클록 신호(CK(4))인 것을 특징으로 하는 산화물 반도체 박막 트랜지스터를 위한 스캐닝 구동 회로.
  11. 제 9항에 있어서,
    P＝5일 경우, 상기 클록 신호(CK(n))는 8개 그룹의 클록 신호를 포함하는 바, 제1 클록 신호(CK(1)), 제2 클록 신호(CK(2)), 제3 클록 신호(CK(3)), 제4 클록 신호(CK(4)), 제5 클록 신호(CK(5)), 제6 클록 신호(CK(6)), 제7 클록 신호(CK(7)), 제8 클록 신호(CK(8))인 것을 특징으로 하는 산화물 반도체 박막 트랜지스터를 위한 스캐닝 구동 회로.
  12. 제 2항에 있어서,
    상기 스캐닝 구동 회로의 제1 캐스케이딩 관계 중의 상기 제1 노드(Q(1))의 신호는 제1 파형을 출력하고 "凸”자 형태를 나타내며, 마지막 스테이지의 캐스케이딩 관계 중의 상기 제1 노드(Q(P))의 신호는 제2 파형을 출력하고 모두 "凸”자 형태를 나타내며, 상기 제1 파형과 제2 파형의 중첩되는 부분에 대응되는 신호에 따라 상기 보조 인버터를 제어하는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터를 위한 스캐닝 구동 회로.
  13. 제 2항에 있어서,
    상기 스캐닝 구동 회로에서 사용하는 스테이지-시프트 방식은 제N-2 스테이지를 제N 스테이지에 시프트하는 것임을 특징으로 하는 산화물 반도체 박막 트랜지스터를 위한 스캐닝 구동 회로.
  14. 제 2항에 있어서,
    상기 스캐닝 구동 회로의 제1 스테이지 연결 관계에 있어서, 제11 트랜지스터(T11)의 게이트와 드레인 전극은 상기 스캐닝 구동 회로의 스타트 펄스 신호단(STV)에 전기적으로 연결되는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터를 위한 스캐닝 구동 회로.
  15. 제 2항에 있어서,
    상기 스캐닝 구동 회로의 마지막 스테이지의 연결 관계에 있어서, 제41 트랜지스터(T41)의 게이트는 상기 스캐닝 구동 회로의 스타트 펄스 신호단(STV)에 전기적으로 연결되는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터를 위한 스캐닝 구동 회로.

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