JPWO2008032602A1

JPWO2008032602A1 - インバータ回路

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Publication number: JPWO2008032602A1
Application number: JP2008534295A
Authority: JP
Inventors: 田辺　貴久; 貴久田辺
Original assignee: Pioneer Corp
Current assignee: Pioneer Corp
Priority date: 2006-09-12
Filing date: 2007-09-04
Publication date: 2010-01-21
Anticipated expiration: 2027-09-04
Also published as: US20100073061A1; WO2008032602A1; JP4805353B2

Abstract

ゲートスレッショルド電圧Ｖｔｈの変動を生じさせないＦＥＴを用いたインバータ回路を提供する。負荷トランジスタと、前記負荷トランジスタと直列接続され入力信号に応じて前記負荷トランジスタに負荷電流を供給する駆動トランジスタと、を含むインバータ回路であって、負荷トランジスタは、互いに並列接続された被制御端子を有する少なくとも２つのＦＥＴを有する。駆動部は該ＦＥＴをその被制御端子を介して交互にオン駆動する。

Description

本発明は、電界効果型トランジスタ（ＦＥＴ）を用いたインバータ回路に関し、特にＦＥＴのゲートストレスによるゲートスレッショルド電圧の変動を抑制したインバータ回路に関する。

有機ＥＬディスプレイや液晶ディスプレイ等の画素駆動用素子として用いられるＴＦＴ（Thin Film Transistor）は、ＦＥＴの一種であり、アモルファスシリコン（ａ−Ｓｉ）や有機半導体等によって形成されている。これらのＴＦＴ素子は、ゲートに一定の電圧を印加し続けると、これがストレスとなってゲートスレッショルド電圧Ｖｔｈが変動することが知られている。

図１は、エンハンスメント型ＰチャンネルＴＦＴのゲート−ソース間へ負電圧を印加し続けた場合における、前記負電圧印加前後のドレイン電流ＩD−ゲート電圧ＶGE特性を示したものである。図中のＰ１は負電圧を印加する前のＰチャンネルＴＦＴの初期のＩD−ＶGE特性を示し、Ｐ２は負電圧を印加した後のＩD−ＶGE特性を示している。すなわち、ＰチャンネルＴＦＴのゲート−ソース間に負電圧のゲートストレスを印加し続けると、ゲートスレッショルド電圧Ｖｔｈは、負の方向に変動することを示している。尚、ゲート−ソース間に正電圧のゲートストレスを印加し続けたときには、上記した場合とは逆の正の方向にＶｔｈが変動する。

また、ゲートに印加される電圧が高い程、Ｖｔｈの変動速度は増し、さらに、ゲートバイアスよって変動したＶｔｈは、そのバイアス極性とは逆極性のバイアスにより又は、ゲート−ソース間に０Ｖを印加し続けることによりＶｔｈ変動前の初期特性に復帰することも知られている。

特許文献１は、かかるＶｔｈ変動に応じた電圧をバックゲートに印加することによって、Ｖｔｈ変動を補償するシフトレジスタについて開示している。
特開２００６−１７４２９４号公報

上記した如き特性を有するＴＦＴをＥ／Ｅ型（エンハンスメント型負荷／エンハンスメント型駆動）インバータ回路に適用した場合について考える。Ｅ／Ｅ型インバータは、互いに直列接続された２つのトランジスタの一方を入力信号に応じてオンオフ動作するスイッチとして機能させ、他方を負荷として機能させるものである。このタイプのインバータはＮチャンネル又はＰチャンネルのいずれか１つのプロセスで製造することが可能なため、アモルファスシリコンや有機半導体によって形成されるＴＦＴを使用して簡単なプロセスで作製できるというメリットがある。

図２は、ＰチャンネルＦＥＴで構成したＥ／Ｅ型インバータの回路構成の一例を示す図であり、駆動ＴＦＴ１００及び負荷ＴＦＴ１０１によって構成されている。負荷ＴＦＴ１０１は、ゲートＧおよびドレインＤが接地電位ＧＮＤに固定され、ソースＳが駆動ＴＦＴ１００のドレインＤに接続され、インバータ回路の出力端をなす。駆動ＴＦＴ１００のソースＳには電源電圧ＶDDが印加され、インバータ回路の入力端をなす駆動ＴＦＴ１００のゲートＧにローレベルの入力信号が入力されると、駆動ＴＦＴ１００がオン状態となり、インバータ回路の出力はハイレベルとなる。すなわち、この場合には出力端において駆動ＴＦＴ１００と負荷ＴＦＴ１０１のオン抵抗比に応じた分圧比で電源電圧ＶDDが分圧され、この分圧された電圧がインバータ回路の出力電圧として出力される。一方、駆動ＴＦＴ１００のゲートＧにハイレベルの入力信号が入力されると、駆動ＴＦＴ１００がオフ状態となり、インバータ回路の出力はローレベルとなるが、この場合、出力電圧は０Ｖとはならず、接地電位ＧＮＤより負荷ＴＦＴ１０１のゲートスレッショルド電圧Ｖｔｈ分高い電圧が出力端より出力される。

ここで、負荷ＴＦＴ１０１のゲートＧは、接地電位ＧＮＤに固定されているため、負荷ＴＦＴ１０１のゲートＧ−ソースＳ間には、インバータ回路の出力に応じて、ハイレベルおよびローレベルの出力電圧が断続的に印加されることとなる。そして、ハイレベル及びローレベルの出力電圧のいずれが印加された場合においても、負荷ＴＦＴ１０１のゲート−ソース間電圧は負となり、これがゲートストレスとなって負荷ＴＦＴ１０１のゲートスレッショルドＶｔｈの変動を引き起こすことになるのである。この場合においては、ゲートＧに負電圧が印加された場合と同様、その絶対値が増大する方向にＶｔｈが変動する。

そして、このＶｔｈ変動が進行すると、負荷ＴＦＴ１０１の負荷特性が大きく変化し、極端な場合負荷ＴＦＴ１０１のソースＳ−ドレインＤ間は殆ど非導通状態に至り、負荷として全く機能しなくなる恐れがある。

本発明は、上記した点に鑑みてなされたものであり、一つの目的は、ゲートスレッショルド電圧の変動を生じさせないＴＦＴ用いたインバータ回路を提供することである。

本発明のインバータ回路は、負荷トランジスタと、前記負荷トランジスタと直列接続され入力信号に応じて前記負荷トランジスタに負荷電流を供給する駆動トランジスタと、を含むインバータ回路であって、前記負荷トランジスタは、互いに並列接続された被制御端子を有する少なくとも２つのＦＥＴと、前記ＦＥＴをその被制御端子を介して交互にオン駆動する駆動部と、を有することを特徴としている。

エンハンスメント型ＰチャンネルＴＦＴのゲート−ソース間へ負電圧を印加し続けた場合における、負電圧印加前後のドレイン電流−ゲート電圧特性を示す図である。従来のインバータ回路の一例を示す回路図である。本発明の実施例であるインバータ回路を備えたＥＬディスプレイ装置の概略構成図である。本発明の実施例であるインバータ回路を含むシフトレジスタの回路ブロック図である。本発明の実施例であるインバータ回路を含むシフトレジスタの回路ブロック図である。本発明の実施例であるインバータ回路に供給される駆動パルス信号のタイミングチャートである。本発明の他の実施例であるインバータ回路を含むシフトレジスタの回路ブロック図である。

発明を実施するための形態

以下、本発明の実施例について図面を参照しつつ説明する。尚、以下に示す図において、実質的に同一又は等価な構成要素、部分には同一の参照符を付している。

本実施例においては、本発明に係るインバータ回路をマトリックス駆動方式のディスプレイ装置における走査ライン駆動回路のシフトレジスタに適用した場合を例に説明する。

図３は、マトリックス駆動型ＥＬディスプレイ装置の概略構成を示す図である。図３に示す如く、ＥＬディスプレイ装置は、表示パネル１０と、この表示パネル１０を映像信号に応じて駆動する走査ライン駆動部４０及びデータライン駆動部５０とから構成される。表示パネル１０にはｎ個の水平走査ライン各々を担う走査ラインＡ1〜Ａn及び各走査ラインに交差して配列されたｍ個のデータラインＢ1〜Ｂmが形成されている。表示パネル１０における上記走査ラインＡ1からＡnおよびデータラインＢ1〜Ｂmの各交差部には画素を担う有機ＥＬ等の発光素子（図示せず）およびこれを駆動するための画素駆動回路Ｅ1,1〜Ｅn,mが形成されている。これらの画素駆動回路Ｅ1,1〜Ｅn,mは、表示パネル１０のガラス基板上に形成されたアモルファスシリコン又は有機半導体からなるＴＦＴで構成されている。

走査ライン駆動部４０は、各走査ラインＡ1〜Ａnに順次走査パルス信号を印加することで、各走査ラインに接続された画素駆動回路を構成するＴＦＴ（図示せず）をオン状態とし、画素データの書き込み対象としていく。そして、データライン駆動部５０は上記走査パルス信号の印加タイミングに同期させて、各水平走査ラインに対応した入力映像信号に応じた画素データパルス信号を発生し、これらをデータラインＢ1〜Ｂmにそれぞれ印加する。尚、画素データパルス信号の各々は、入力映像信号の各々のよって示される輝度レベルに応じたパルス電圧を有する。上記走査パルス信号に応じてオン状態となった画素駆動回路内のＴＦＴ（図示せず）は、データラインを介して供給された上記画素データパルス信号に応じた発光駆動電流を発光素子（図示せず）に供給する。発光素子は、この発光駆動電流に応じた輝度で発光する。尚、上記画像データパルス信号は図示しないキャパシタに保持され、画像データパルス信号の供給が停止した後においても、上記発光駆動電流を発光素子に流し続ける。かかる動作によって１フレーム（１画面）が構成される。

走査ライン駆動部４０は、各走査ラインＡ1〜Ａnに走査パルス信号を順次印加するシフトレジスタ４１を備えている。シフトレジスタ４１は、上記した画素駆動回路Ｅ1,1〜Ｅn,mと同じく、表示パネル１０を構成するガラス基板上に形成されたアモルファスシリコン又は有機半導体からなるＴＦＴで構成されている。図４は、走査ライン駆動部４０を構成するシフトレジスタ４１の構成の一例を示す図である。シフトレジスタ４１は、ｎ本の走査ラインのそれぞれに対応するｎ段のレジスタ回路４１−１、４１−２・・・が直列接続された構成となっており、各レジスタ回路４１−１、４１−２・・・から出力される出力パルスは、次段のレジスタ回路に供給されるとともに、対応する走査ラインＡ1、Ａ2・・・にも供給される。各レジスタ回路は、クロックドインバータ０１、０２およびインバータ０３によって構成される。クロックドインバータ０１及び０２には、シフト動作の同期信号であるクロック信号ＣＫＬとこれを反転させた反転クロック信号ＣＬＫＩＮＶとがレジスタ回路の奇数段と偶数段とで交互に入れ替わりながら供給される。各レジスタ回路４１−１、４１−２・・・は、それぞれ１ビットの状態記憶回路であり、供給されるクロック信号および反転クロック信号に応じて書き込み／保持の動作を切り替える。この際、奇数段と偶数段とでクロックパルスＣＬＫと反転クロックパルスＣＬＫＩＮＶとが交互に入れ替わりながら供給されるので、奇数段と偶数段とで交互に書き込み／保持の動作が行われる。かかる動作によって、シフトレジスタ４１は、初段のレジスタ回路４１−１に入力された走査パルス信号を順次シフトさせ、各走査ラインへ走査パルス信号を順次供給していくのである。

シフトレジスタ４１を構成するインバータ０３は、上記した如きＥ／Ｅ型（エンハンスメント型負荷／エンハンスメント型駆動）インバータ回路によって構成することができる。図５は、図４に示したシフトレジスタ４１におけるインバータ０３を本発明に係るインバータ回路で構成したレジスタ回路のブロック図である。インバータ回路０３は、駆動ＴＦＴ１００と、互いに並列接続された負荷ＴＦＴ１０１ａ、１０１ｂと、負荷ＴＦＴ１０１ａ、１０１ｂの各々を駆動するための駆動パルス信号を供給する駆動部１０２とで構成される。インバータ回路０３を構成する各ＴＦＴは全てエンハンスメントタイプのＰチャンネルＦＥＴで構成されている。すなわち、負荷ＴＦＴ１０１ａ、１０１ｂ及び駆動ＴＦＴ１００は、ＰチャンネルＦＥＴの製造プロセスで形成されている。

インバータ回路０３の入力端をなす駆動ＴＦＴ１００のゲートＧには、クロックドインバータ０１及び０２からの出力信号がインバータ回路０３の入力信号として供給される。

そして、駆動ＴＦＴ１００のソースＳには電源電圧ＶDDが印加され、ドレインＤは負荷ＴＦＴ１０１ａ及び１０１ｂに接続される。駆動ＴＦＴ１００は、ゲートＧを介して供給される入力信号に応じてオンオフ動作し、オン動作時において負荷電流を電源から取り出して、負荷ＴＦＴ１０１ａおよび１０１ｂに供給し、オフ動作時において負荷電流の供給を停止させることでインバータ回路０３の出力電圧の切り替えを行う。

インバータ回路０３の負荷をなす負荷ＴＦＴ１０１ａと１０１ｂは、互いに並列接続されており、双方のドレインＤは接地電位に固定され、ソースＳは駆動ＴＦＴ１００のドレインＤと接続される。そしてこの接続点はインバータ回路０３の出力端をなし、ここから出力される出力電圧は次段のレジスタ回路に供給され、また、対応する走査ラインに走査パルス信号として供給される。負荷ＴＦＴ１０１ａおよび１０１ｂの被制御端子であるゲートＧは駆動部１０２に接続される。

駆動部１０２は、負荷ＴＦＴ１０１ａおよび１０１ｂのゲートＧを介して駆動パルス信号を供給し、負荷ＴＦＴ１０１ａおよび１０１ｂの駆動制御を行う。すなわち、本発明のインバータ回路０３においては、負荷ＴＦＴのゲート電位は、ある一定の状態に固定されず、駆動部１０２から供給される駆動パルス信号によって変化し、更にこの駆動パルス信号の印加によって負荷ＴＦＴはオンオフ動作するのである。

ここで負荷ＴＦＴ１０１ａと１０１ｂは互いに並列接続されているため、いずれか一方のみがオン状態となっていれば、そのオン状態となったＴＦＴに負荷電流が流れるため、負荷としての機能が確保される。そこで、駆動部１０２は、以下に説明する負荷ＴＦＴ１０１ａおよび１０１ｂの駆動制御を行うことによって、負荷ＴＦＴ１０１ａ及び１０１ｂに対するゲートストレスを排除し、Ｖｔｈ変動を抑制する。

すなわち、従来のインバータ回路では、上記したように負荷ＴＦＴのゲート電位は固定されており、インバータ回路の出力に応じて、負荷ＴＦＴのゲートＧ−ソースＳ間には、ハイレベルおよびローレベルの出力電圧が断続的に印加され、これがゲートストレスとなってゲートスレッショルドＶｔｈの変動を引き起こしていた。これに対して本発明では、各負荷ＴＦＴのゲートＧ−ソースＳ間を交互に正バイアス及び負バイアスすることによって、負荷としての機能を確保しつつ、ゲートストレスを排除してＶｔｈ変動を生じさせないようになっている。

図６は、駆動部１０２が負荷ＴＦＴ１０１ａ及び１０１ｂのゲートＧの各々に供給する駆動パルス信号のタイミングチャートの一例を示したものである。図６に示す如く駆動部１０２はハイレベルの駆動パルス信号（オフ信号）とローレベルの駆動パルス信号（オン信号）をデューティ比５０％の一定周期で交互に負荷ＴＦＴ１０１ａおよび１０１ｂに供給する。すなわち、駆動部１０２は、２つの信号レベルを有する駆動パルス信号を互いに逆位相で各負荷ＴＦＴに供給するのである。ハイレベルの駆動パルス信号の電圧は例えばインバータ回路０３のハイレベルの出力電圧と等しい値に設定され、ローレベルの駆動パルス信号の電圧は例えば接地電位（０Ｖ）に設定される。そして、負荷ＴＦＴにハイレベルの駆動パルス信号が印加されているときは、その負荷ＴＦＴはオフ状態となり、ローレベルの駆動パルス信号が印加されているときは、その負荷ＴＦＴはオン状態となる。また、上記したようにハイレベルとローレベルの駆動パルス信号が交互に各負荷ＴＦＴに供給されるため、負荷ＴＦＴ１０１ａがオン状態のときは負荷ＴＦＴ１０１ｂがオフ状態となり、負荷ＴＦＴ１０１ａがオフ状態のときは負荷ＴＦＴ１０１ｂがオン状態となる。つまり、いずれか一方の負荷ＴＦＴは必ずオン状態となっているため、負荷としての機能は常に確保されるようになっている。

ここで、駆動パルス信号のハイレベル／ローレベルの切り替え時において、図６に示すように、負荷ＴＦＴ１０１ａ及び１０１ｂの双方に同時にローレベルの駆動パルス信号を印加する期間を設け、インバータ動作に支障をきたさないようにすることが好ましい。すなわち、このように駆動タイミングを調整することによって、双方の負荷ＴＦＴに同時にハイレベルの駆動パルス信号が印加されることにより、これらが同時にオフ状態となってしまうのを確実に防止することができるのである。

かかる負荷ＴＦＴのゲート電圧制御を行うことによって、負荷ＴＦＴのゲートＧがソースＳに対して正バイアスされる期間と負バイアスされる期間とが存在することになる。つまり、インバータの出力電圧がローレベルであり、且つ負荷ＴＦＴには駆動部１０２よりハイレベルの駆動パルス信号が供給される期間においては、負荷ＴＦＴのゲートＧは正バイアスされ、一方、インバータの出力電圧がハイレベルであり、且つ負荷ＴＦＴには駆動部１０２よりローレベルの駆動パルス信号が供給される期間においては、負荷ＴＦＴのゲートＧは負バイアスされる。そして、この正バイアスと負バイアスの大きさをそれぞれ等しく設定するとともに、単位時間あたりにおける正バイアス期間と負バイアス期間の長さがほぼ等しくなるように駆動パルス信号のデューティ比を設定することにより、負荷ＴＦＴのゲートＧ−ソースＳ間の平均電圧を略ゼロとすることができるのである。そして、これによってゲートストレスが排除され、負荷ＴＦＴのＶｔｈ変動を抑制することができるのである。尚、上記実施例においては、負荷ＴＦＴのゲートＧ−ソースＳ間の平均電圧を略ゼロとするべく、ゲートＧに印加するハイレベルの駆動パルス信号の電圧をインバータの出力電圧に設定し、ローレベルの駆動パルス信号の電圧を接地電位に設定し、また、駆動パルス信号のデューティ比を５０％に設定するようにしたが、これに限定されず、ＴＦＴのＶｔｈ変動特性に応じて適宜変更してもよい。

尚、上記した実施例においては、負荷ＴＦＴ及び駆動ＴＦＴをそれぞれＰチャンネルＦＥＴで構成することとしたが、これらをＮチャンネルＦＥＴで構成することとしてもよい。図７は、上記実施例のインバータ回路をＮチャンネルＴＦＴで構成した場合の回路ブロック図である。同図に示す如く、Ｅ／Ｅ型インバータ回路をＮチャンネルＦＥＴで構成する場合には互いに並列接続された負荷ＴＦＴ２０１ａ、２０２ｂは電源側に接続され、駆動ＴＦＴ２００はＧＮＤ側に接続される。駆動部１０２より各負荷ＴＦＴに供給される駆動パルス信号の印加方法は、Ｐチャンネルの場合と同一であるが、ハイレベルの駆動パルス信号によって負荷ＴＦＴがオン状態となり、ローレベルの駆動パルス信号によってオフ状態となる点でＰチャンネルの場合と異なる。この場合においても、負荷ＴＦＴのゲートストレスは排除され、Ｖｔｈ変動を抑制することが可能となる。

また、上記した実施例においては駆動部１０２が各負荷ＴＦＴに駆動パルス信号を供給することとしたが、クロックパルスＣＬＫのハイレベルとローレベルの電圧がそれぞれ、負荷ＴＦＴをオンオフ駆動し得る電圧に設定されている場合には、上記駆動パルス信号に替えて既存のクロックパルスＣＬＫ及び、反転クロックパルスＣＬＫＩＮＶを負荷ＴＦＴのゲートＧに供給するようにしても良い。これにより、駆動部１０２を個別に設けることなく負荷ＴＦＴを駆動することができ、インバータ回路を簡単に構成することができる。

また、本実施例においてはインバータ回路を走査ライン駆動部のシフトレジスタに適用した場合を例に説明したが、これに限定されずＴＦＴで構成される種々の回路に適用可能である。

また、上記実施例では、負荷ＴＦＴを２つのＦＥＴを並列接続して構成し、これらを交互にオン駆動することとしたが、３つ以上のＦＥＴを互いに並列接続してもよい。この場合においては、少なくとも１つの負荷ＴＦＴがオン状態となるように、所定の順序に従って各ＴＦＴがオン駆動されるように駆動パルス信号を設定すればよい。

以上の説明から明らかなように、本発明のインバータ回路によれば、負荷ＴＦＴは、互いに並列接続された少なくとも２つのＴＦＴで構成され、各負荷ＴＦＴのゲート−ソース間電圧は正バイアスされる期間と負バイアスされる期間がほぼ均等になるように駆動パルス信号が与えられ、更にこの駆動パルス信号によって少なくとも１つの負荷ＴＦＴがオン状態となるように制御されるので、各負荷ＴＦＴは負荷としての機能を確保しつつ、ゲートスレッショルド電圧Ｖｔｈの変動を抑制することが可能となる。

Claims

負荷トランジスタと、前記負荷トランジスタと直列接続され入力信号に応じて前記負荷トランジスタに負荷電流を供給する駆動トランジスタと、を含むインバータ回路であって、
前記負荷トランジスタは、互いに並列接続された被制御端子を有する少なくとも２つの電界効果型トランジスタ（ＦＥＴ）と、
前記ＦＥＴをその被制御端子を介して交互にオン駆動する駆動部と、を有することを特徴とするインバータ回路。
前記駆動部は、２つの信号レベルを有する駆動パルス信号を互いに逆位相で前記ＦＥＴの各々に供給することを特徴とする請求項１に記載のインバータ回路。
前記駆動パルス信号は、その信号レベルに応じて前記ＦＥＴのゲートソース間を正バイアス若しくは負バイアスすることを特徴とする請求項２に記載のインバータ回路。
前記駆動パルス信号の各信号レベルの発生期間は互いに略等しいことを特徴とする請求項２又は３に記載のインバータ回路。
前記負荷トランジスタと前記駆動トランジスタは同一プロセス内で形成されていることを特徴とする請求項１乃至４のいずれか１に記載のインバータ回路。
前記負荷トランジスタと前記駆動トランジスタはＰチャンネルＦＥＴであることを特徴とする請求項５に記載のインバータ回路。
前記負荷トランジスタと前記駆動トランジスタはＮチャンネルＦＥＴであることを特徴とする請求項５に記載のインバータ回路。
前記負荷トランジスタと前記駆動トランジスタは、アモルファスシリコンからなることを特徴とする請求項６又は７に記載のインバータ回路。
前記負荷トランジスタと前記駆動トランジスタは、有機半導体にからなることを特徴とする請求項６又は７に記載のインバータ回路。