CN115641803A - 栅极驱动电路及显示面板 - Google Patents

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Abstract

本申请公开了一种栅极驱动电路及显示面板，该栅极驱动电路包括多个级联的栅极驱动单元，每个栅极驱动单元包括上拉控制模块、反相模块以及反馈模块，通过上拉控制模块步进式抬升上拉节点的电位，可以在上拉节点的电位较低时就通过反相模块控制反馈模块关断，改善了上拉节点经反馈模块进行漏电的现象。

Description

栅极驱动电路及显示面板
技术领域
本申请涉及显示技术领域，具体涉及一种栅极驱动电路及显示面板。
背景技术
在栅极驱动电路的各栅极驱动单元中，通常通过上拉控制模块来抬高上拉节点的电位，但是由于上拉控制模块的输出电位通常是恒定的，这样上拉节点的电位抬升速度较快，导致该上拉节点漏电。
发明内容
本申请提供一种栅极驱动电路及显示面板，以缓解上拉节点漏电的技术问题。
第一方面，本申请提供一种栅极驱动电路，该栅极驱动电路包括多个级联的栅极驱动单元，每个栅极驱动单元包括上拉控制模块、反相模块以及反馈模块，上拉控制模块的输出端与上拉节点连接，用于步进式抬升上拉节点的电位；反相模块的输入端与上拉节点连接，用于响应于上拉节点的电位抬升而输出防漏电控制信号；反馈模块的控制端与反相模块的输出端连接，反馈模块的一端与上拉节点连接，反馈模块的另一端与第一低电位线连接，用于响应于防漏电控制信号而减小上拉节点至第一低电位线的漏电。
在其中一些实施方式中，上拉节点用于提供上拉控制信号，上拉控制信号包括至少一个阶梯脉冲，每个阶梯脉冲包括前后接续的第一电位脉冲和第二电位脉冲，第一电位脉冲的电位低于第二电位脉冲的电位。
在其中一些实施方式中，每个阶梯脉冲还包括接续于第二电位脉冲之后的第三电位脉冲，第二电位脉冲的电位低于第三电位脉冲的电位。
在其中一些实施方式中，上拉控制模块包括上拉控制晶体管，上拉控制晶体管的源极/漏极中的一个与第J级扫描线连接，上拉控制晶体管的栅极与第J级级联线连接，上拉控制晶体管的源极/漏极中的另一个与上拉节点连接；其中，第J级扫描线用于传输具有前削角的第J级扫描信号，第J级级联线用于传输具有前削角的第J级级联信号。
在其中一些实施方式中，栅极驱动单元还包括上拉晶体管和级联晶体管，上拉晶体管的源极/漏极中的一个与第N级时钟线连接，上拉晶体管的栅极与上拉节点连接，上拉晶体管的源极/漏极中的另一个与第N级扫描线连接；级联晶体管的源极/漏极中的一个与第N级时钟线连接，级联晶体管的栅极与上拉节点连接，级联晶体管的源极/漏极中的另一个与第N级级联线连接；其中，第N级时钟线用于传输具有前削角的第N级时钟信号；第N级扫描线用于传输具有前削角的第N级扫描信号，第N级扫描信号的波形与第J级扫描信号的波形相同且第N级扫描信号的相位滞后于与第J级扫描信号的相位；第N级级联信号的波形与第J级级联信号的波形相同且第N级级联信号的相位滞后于与第J级级联信号的相位。
在其中一些实施方式中，前削角的起始时刻在时序上与第N级时钟信号的上升沿起始时刻相同，前削角的持续时间与第N级时钟信号的脉冲持续时间之比大于或者等于1/4且小于或者等于1/3。
在其中一些实施方式中，前削角的电位与第N级时钟信号的脉冲幅值之比大于或者等于1/3且小于或者等于2/3。
在其中一些实施方式中，前削角的电位与第N级时钟信号的脉冲幅值之比为1/2。
在其中一些实施方式中，反相模块包括第一反相子模块，第一反相子模块包括第一晶体管、第二晶体管、第三晶体管以及第四晶体管，第一晶体管的源极/漏极中的一个与第一低频控制线、第二晶体管的源极/漏极中的一个以及第一晶体管的栅极连接，第一晶体管的源极/漏极中的另一个与第二晶体管的栅极、第三晶体管的源极/漏极中的一个连接，第二晶体管的源极/漏极中的另一个与第四晶体管的源极/漏极中的一个连接，第三晶体管的栅极与上拉节点、第四晶体管的栅极连接，第一低电位线与第三晶体管的源极/漏极中的另一个、第四晶体管的源极/漏极中的另一个连接；反馈模块包括第一反馈晶体管，第一反馈晶体管的源极/漏极中的一个与上拉节点连接，第一反馈晶体管的栅极与第二晶体管的源极/漏极中的另一个、第四晶体管的源极/漏极中的一个连接，第一反馈晶体管的源极/漏极中的另一个与第一低电位线连接。
在其中一些实施方式中，反相模块还包括第二反相子模块，第二反相子模块包括第五晶体管、第六晶体管、第七晶体管以及第八晶体管，第五晶体管的源极/漏极中的一个与第二低频控制线、第六晶体管的源极/漏极中的一个以及第五晶体管的栅极连接，第五晶体管的源极/漏极中的另一个与第六晶体管的栅极、第七晶体管的源极/漏极中的一个连接，第六晶体管的源极/漏极中的另一个与第八晶体管的源极/漏极中的一个连接，第七晶体管的栅极与上拉节点、第八晶体管的栅极连接，第一低电位线与第七晶体管的源极/漏极中的另一个、第八晶体管的源极/漏极中的另一个连接；反馈模块包括第二反馈晶体管，第二反馈晶体管的源极/漏极中的一个与上拉节点连接，第二反馈晶体管的栅极与第六晶体管的源极/漏极中的另一个、第八晶体管的源极/漏极中的一个连接，第二反馈晶体管的源极/漏极中的另一个与第一低电位线连接。
第二方面，本申请提供一种栅极驱动电路，该栅极驱动电路包括多个级联的栅极驱动单元，每个栅极驱动单元包括上拉控制晶体管、第一晶体管、第二晶体管、第三晶体管、第四晶体管以及第一反馈晶体管，上拉控制晶体管的源极/漏极中的一个与第J级扫描线连接，上拉控制晶体管的栅极与第J级级联线连接，上拉控制晶体管的源极/漏极中的另一个与上拉节点连接；第一晶体管的源极/漏极中的一个与第一低频控制线、第一晶体管的栅极连接；第二晶体管的源极/漏极中的一个与第一晶体管的源极/漏极中的一个连接，第二晶体管的栅极与第一晶体管的源极/漏极中的另一个连接；第三晶体管的源极/漏极中的一个与第一晶体管的源极/漏极中的另一个连接，第三晶体管的栅极与上拉节点连接，第三晶体管的源极/漏极中的另一个与第一低电位线连接；第四晶体管的源极/漏极中的一个与第二晶体管的源极/漏极中的另一个连接，第四晶体管的栅极与上拉节点连接，第四晶体管的源极/漏极中的另一个与第一低电位线连接；第一反馈晶体管的源极/漏极中的一个与上拉节点连接，第一反馈晶体管的栅极与第二晶体管的源极/漏极中的另一个、第四晶体管的源极/漏极中的一个连接，第一反馈晶体管的源极/漏极中的另一个与第一低电位线连接；其中，第J级扫描线用于传输具有前削角的第J级扫描信号，第J级级联线用于传输具有前削角的第J级级联信号。
在其中一些实施方式中，栅极驱动单元还包括第五晶体管、第六晶体管、第七晶体管、第八晶体管以及第二反馈晶体管，第五晶体管的源极/漏极中的一个与第二低频控制线、第五晶体管的栅极连接；第六晶体管的源极/漏极中的一个与第五晶体管的源极/漏极中的一个连接，第六晶体管的栅极与第五晶体管的源极/漏极中的另一个连接；第七晶体管的源极/漏极中的一个与第五晶体管的源极/漏极中的另一个连接，第七晶体管的栅极与上拉节点连接，第七晶体管的源极/漏极中的另一个与第一低电位线连接；第八晶体管的源极/漏极中的一个与第六晶体管的源极/漏极中的另一个连接，第八晶体管的栅极与上拉节点连接，第八晶体管的源极/漏极中的另一个与第一低电位线连接；第二反馈晶体管的源极/漏极中的一个与上拉节点连接，第二反馈晶体管的栅极与第六晶体管的源极/漏极中的另一个、第七晶体管的源极/漏极中的一个连接，第二反馈晶体管的源极/漏极中的另一个与第一低电位线连接。
在其中一些实施方式中，栅极驱动单元还包括上拉晶体管和级联晶体管，上拉晶体管的源极/漏极中的一个与第N级时钟线连接，上拉晶体管的栅极与上拉节点连接，上拉晶体管的源极/漏极中的另一个与第N级扫描线连接；级联晶体管的源极/漏极中的一个与第N级时钟线连接，级联晶体管的栅极与上拉节点连接，级联晶体管的源极/漏极中的另一个与第N级级联线连接；其中，第N级时钟线用于传输具有前削角的第N级时钟信号；第N级扫描线用于传输具有前削角的第N级扫描信号，第N级扫描信号的波形与第J级扫描信号的波形相同且第N级扫描信号的相位滞后于与第J级扫描信号的相位；第N级级联信号的波形与第J级级联信号的波形相同且第N级级联信号的相位滞后于与第J级级联信号的相位。
第三方面，本申请提供一种显示面板，该显示面板包括上述至少一实施方式中的栅极驱动电路。
本申请提供的栅极驱动电路及显示面板，通过上拉控制模块步进式抬升上拉节点的电位，降低了上拉节点的电位抬升速度，可以在上拉节点的电位较低时就通过反相模块控制反馈模块关断，改善了上拉节点经反馈模块进行漏电的现象。
又，由于减小或者避免了反馈模块的漏电情况，改善了反馈模块的非正常工作现象，有利于提高反馈模块的使用寿命和提高上拉节点的充电饱和度，进而提高了栅极驱动电路的工作可靠性。
又，由于上拉模块是步进式抬升上拉节点的电位，虽然会影响上拉节点的电位充电速度，但是由于栅极驱动电路输出的扫描信号在控制数据信号进行充电的过程中，有效充电时间通常位于扫描信号的后部分脉冲持续时间中，因此，扫描信号的前部分脉冲持续时间无论波形如何也不会影响有效充电时间。
附图说明
下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。
图1为本申请实施例提供的栅极驱动电路的结构示意图。
图2为图1中相关技术下CK(N)的波形示意图。
图3为图1所示栅极驱动电路在预充电期间的波形示意图。
图4为在图2中CK(N)驱动下的波形示意图。
图5为本申请实施例提供的CK(N)的波形示意图。
图6为在图5中CK(N)驱动下的波形示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本实施例提供了一种栅极驱动电路，如图1所示，该栅极驱动电路包括多个级联的栅极驱动单元，每个栅极驱动单元包括上拉控制模块30、反相模块以及反馈模块，上拉控制模块30的输出端与上拉节点Q(N)连接；反相模块的输入端与上拉节点Q(N)连接；反馈模块的控制端与反相模块的输出端连接，反馈模块的一端与上拉节点Q(N)连接，反馈模块的另一端与第一低电位线连接。
其中，第一低电位线用于传输第一低电位信号VSSQ，该第一低电位信号VSSQ的电位小于或者等于-8V，具体还可以为-10V、-12V、-15V、-18V、-20V、-28V...等等。
在其中一个实施例中，上拉控制模块30包括上拉控制晶体管T11，上拉控制晶体管T11的源极/漏极中的一个与第J级扫描线连接，上拉控制晶体管T11的栅极与第J级级联线连接，上拉控制晶体管T11的源极/漏极中的另一个与上拉节点Q(N)连接。
其中，第J级扫描线用于传输第J级扫描信号。第J级级联线用于传输第J级级联信号。J为正整数。
在其中一个实施例中，反相模块包括第一反相子模块10，第一反相子模块10包括第一晶体管T51、第二晶体管T53、第三晶体管T52以及第四晶体管T54，第一晶体管T51的源极/漏极中的一个与第一低频控制线、第二晶体管T53的源极/漏极中的一个以及第一晶体管T51的栅极连接，第一晶体管T51的源极/漏极中的另一个与第二晶体管T53的栅极、第三晶体管T52的源极/漏极中的一个连接，第二晶体管T53的源极/漏极中的另一个与第四晶体管T54的源极/漏极中的一个连接，第三晶体管T52的栅极与上拉节点Q(N)、第四晶体管T54的栅极连接，第一低电位线与第三晶体管T52的源极/漏极中的另一个、第四晶体管T54的源极/漏极中的另一个连接。
其中，上述第一低频控制线用于传输第一低频控制信号LC1。
在其中一个实施例中，反相模块还包括第二反相子模块20，第二反相子模块20包括第五晶体管T61、第六晶体管T63、第七晶体管T62以及第八晶体管T64，第五晶体管T61的源极/漏极中的一个与第二低频控制线、第六晶体管T63的源极/漏极中的一个以及第五晶体管T61的栅极连接，第五晶体管T61的源极/漏极中的另一个与第六晶体管T63的栅极、第七晶体管T62的源极/漏极中的一个连接，第六晶体管T63的源极/漏极中的另一个与第八晶体管T64的源极/漏极中的一个连接，第七晶体管T62的栅极与上拉节点Q(N)、第八晶体管T64的栅极连接，第一低电位线与第七晶体管T62的源极/漏极中的另一个、第八晶体管T64的源极/漏极中的另一个连接。
其中，上述第二低频控制线用于传输第二低频控制信号LC2。
在其中一个实施例中，反馈模块包括第一反馈晶体管T42，第一反馈晶体管T42的源极/漏极中的一个与上拉节点Q(N)连接，第一反馈晶体管T42的栅极与第二晶体管T53的源极/漏极中的另一个、第四晶体管T54的源极/漏极中的一个连接，第一反馈晶体管T42的源极/漏极中的另一个与第一低电位线连接。
在其中一个实施例中，反馈模块包括第二反馈晶体管T43，第二反馈晶体管T43的源极/漏极中的一个与上拉节点Q(N)连接，第二反馈晶体管T43的栅极与第六晶体管T63的源极/漏极中的另一个、第八晶体管T64的源极/漏极中的一个连接，第二反馈晶体管T43的源极/漏极中的另一个与第一低电位线连接。
在其中一个实施例中，栅极驱动单元还包括上拉晶体管T21，上拉晶体管T21的源极/漏极中的一个与第N级时钟线连接，上拉晶体管T21的栅极与上拉节点Q(N)连接，上拉晶体管T21的源极/漏极中的另一个与第N级扫描线连接。
其中，第N级时钟线用于传输第N级时钟信号CK(N)。第N级扫描线用于传输第N级扫描信号G(N)。
在其中一个实施例中，栅极驱动单元还包括级联晶体管T22，级联晶体管T22的源极/漏极中的一个与第N级时钟线连接，级联晶体管T22的栅极与上拉节点Q(N)连接，级联晶体管T22的源极/漏极中的另一个与第N级级联线连接。
其中，第N级级联线用于传输第N级级联信号ST(N)。
在其中一个实施例中，栅极驱动单元还包括晶体管T44，晶体管T44的源极/漏极中的一个与上拉控制晶体管T11的源极/漏极中的另一个、上拉节点Q(N)连接，晶体管T44的源极/漏极中的另一个与第一低电位线连接，晶体管T32的栅极与起始线连接。
需要进行说明的是，起始线用于传输起始信号STV，该起始信号STV可以在每帧的空白阶段中禁止栅极驱动电路提供具有脉冲的输出信号。
在其中一个实施例中，栅极驱动单元还包括晶体管T72，晶体管T72的源极/漏极中的一个与级联晶体管T22的源极/漏极中的另一个、第N级级联线连接，晶体管T72的源极/漏极中的另一个与第一低电位线连接，晶体管T72的栅极与第四晶体管T54的源极/漏极中的一个连接。
在其中一个实施例中，栅极驱动单元还包括晶体管T32，晶体管T32的源极/漏极中的一个与上拉晶体管T21的源极/漏极中的另一个、第N级扫描线连接，晶体管T32的源极/漏极中的另一个与第二低电位线连接，晶体管T32的栅极与第四晶体管T54的源极/漏极中的一个连接。
需要进行说明的是，第二低电位线用于传输第二低电位信号VSSG。
在其中一个实施例中，栅极驱动单元还包括电容Cbt，电容Cbt的一端与上拉节点Q(N)连接，电容Cbt的另一端与第N级扫描线连接。
在其中一个实施例中，栅极驱动单元还包括晶体管T73，晶体管T73的源极/漏极中的一个与第N级级联线连接，晶体管T73的源极/漏极中的另一个与第一低电位线连接，晶体管T73的栅极与第七晶体管T62的源极/漏极中的一个连接。
在其中一个实施例中，栅极驱动单元还包括晶体管T33，晶体管T33的源极/漏极中的一个与第N级扫描线连接，晶体管T33的源极/漏极中的另一个与第二低电位线连接，晶体管T33的栅极与第七晶体管T62的源极/漏极中的一个连接。
在其中一个实施例中，栅极驱动单元还包括晶体管T41，晶体管T41的源极/漏极中的一个与上拉节点Q(N)连接，晶体管T41的源极/漏极中的另一个与第一低电位线连接，晶体管T41的栅极与第N+8级级联线连接。
需要进行说明的是，第N+8级级联线用于传输第N+8级级联信号ST(N+8)。
在其中一个实施例中，栅极驱动单元还包括晶体管T31，晶体管T31的源极/漏极中的一个与第N级扫描线连接，晶体管T31的源极/漏极中的另一个与第二低电位线连接，晶体管T31的栅极与第N+8级级联线连接。
在其中一个实施例中，上述各晶体管可以为N沟道型薄膜晶体管，具体可以为N沟道型金属氧化物薄膜晶体管，优选地，还可以为N沟道型铟镓锌氧化物薄膜晶体管。
在其中一个实施例中，上述各晶体管可以为P沟道型薄膜晶体管，具体可以为P沟道型多晶硅薄膜晶体管，优选地，还可以为P沟道型低温多晶硅薄膜晶体管。
图2为图1中相关技术下CK(N)的波形示意图，第N级时钟信号CK(N)在未削角前的脉冲幅值、脉冲持续时间依次分别为Y、T，由于第N级时钟信号CK(N)没有进行削角，因此，第J级扫描信号、第J级级联信号也均没有进行削角，对应地，上拉控制模块30对上拉节点Q(N)的电位抬升速度保持恒定，不会发生改变。
图3为图1所示栅极驱动电路在预充电期间的波形示意图，在预充电期间T1之前，由于上拉节点Q(N)的电位处于低电位，因此，第一反馈晶体管T42的栅极电位即K/P节点的电位为高电位；在预充电期间T1中，上拉控制模块30开始对上拉节点Q(N)进行充电，由于上拉节点Q(N)、K/P节点两者的电位变化趋势相反，因此，上拉节点Q(N)的电位、K/P节点两者的电位两者相等的电压定义为重叠电压OVLV。
可以理解的是，该重叠电压OVLV越低，说明在反馈模块关断时上拉节点Q(N)的电位也越低，而上拉节点Q(N)的电位越低会减小上拉节点Q(N)与第一低电位信号VSSQ之间的压差，上拉节点Q(N)的防漏电效果也越好，上拉节点Q(N)的电位也能够更饱和。
图4为在图2中CK(N)驱动下的波形示意图，由于图2中第N级时钟信号CK(N)没有进行削角，所以上拉控制模块30对上拉节点Q(N)的充电速度保持恒定，上拉节点Q(N)的电位以较快的速度被持续抬升，而节点K/P的电位变化趋势几乎没有发生改变，这种情况下会导致重叠电压OVLV较高，例如为10V，这说明在反馈模块关断时上拉节点Q(N)的电位较高，而上拉节点Q(N)的电位越高，会增加上拉节点Q(N)与第一低电位信号VSSQ之间的压差，上拉节点Q(N)的防漏电效果也会变差，上拉节点Q(N)的电位也难以被充电至饱和，这样容易导致上拉节点Q(N)漏电。
有鉴于上述提及的上拉节点Q(N)漏电的技术问题，本实施例构造上拉控制模块30用于步进式抬升上拉节点Q(N)的电位。反相模块用于响应于上拉节点Q(N)的电位抬升而输出防漏电控制信号。反馈模块用于响应于防漏电控制信号而减小上拉节点Q(N)至第一低电位线的漏电。
可以理解的是，本实施例提供的栅极驱动电路，通过上拉控制模块30步进式抬升上拉节点Q(N)的电位，降低了上拉节点Q(N)的电位抬升速度，可以在上拉节点Q(N)的电位较低时就通过反相模块控制反馈模块关断，改善了上拉节点Q(N)经反馈模块进行漏电的现象。
又，由于减小或者避免了反馈模块的漏电情况，改善了反馈模块的非正常工作现象，有利于提高反馈模块的使用寿命和提高上拉节点Q(N)的充电饱和度，进而提高了栅极驱动电路的工作可靠性。
又，由于上拉模块是步进式抬升上拉节点Q(N)的电位，虽然会影响上拉节点Q(N)的电位充电速度，但是由于栅极驱动电路输出的扫描信号在控制数据信号进行充电的过程中，有效充电时间通常位于扫描信号的后部分脉冲持续时间中，因此，扫描信号的前部分脉冲持续时间无论波形如何也不会影响有效充电时间。
图5为本申请实施例提供的CK(N)的波形示意图，与图2所示相比，本实施例中第N级时钟线用于传输具有前削角的第N级时钟信号CK(N)，根据图1所示栅极驱动电路的构造可知，第N级扫描线传输的第N级扫描信号G(N)也是具有前削角的，第N级级联线传输的第N级级联信号ST(N)也是具有前削角的。由于第N级扫描信号G(N)的波形与第J级扫描信号的波形相同且第N级扫描信号G(N)的相位滞后于与第J级扫描信号的相位，第N级级联信号ST(N)的波形与第J级级联信号的波形相同且第N级级联信号ST(N)的相位滞后于与第J级级联信号的相位，因此，第J级扫描线传输的第J级扫描信号也是具有前削角的，第J级级联线传输的第J级级联信号也是具有前削角的。
需要进行说明的是，上拉控制晶体管T11在具有前削角的第J级级联信号的控制下，可以传输具有前削角的第J级扫描信号至上拉节点Q(N)，以实现上拉节点Q(N)的电位抬升速度由慢至快。
在其中一个实施例中，由于第J级级联信号、第J级扫描信号两者相同，因此，两者也可以进行交换。
其中，J小于N。例如，J可以为N-1至N-9中的任一个，进一步地可以为如图1所示的N-6，对应地，第J级扫描信号即为第N-6级扫描信号G(N-6)，第J级级联信号即为第N-6级级联信号ST(N-6)。
需要进行说明的是，上拉控制模块30的构造并不局限于包括上拉控制晶体管T11这一种实施方式，也可以是能够实现上拉节点Q(N)的电位步进式抬升的其他构造。
在其中一个实施例中，如图5所示，前削角的起始时刻在时序上与第N级时钟信号CK(N)的上升沿起始时刻相同，前削角的持续时间t与第N级时钟信号CK(N)的脉冲持续时间T之比大于或者等于1/4且小于或者等于1/3。
需要进行说明的是，本实施设置两者之比的范围既不影响显示面板的有效充电时间，又可以改善上拉节点Q(N)的漏电情况。
在其中一个实施例中，如图5所示，前削角的电位y与第N级时钟信号CK(N)的脉冲幅值Y之比大于或者等于1/3且小于或者等于2/3。
需要进行说明的是，本实施设置两者之比的范围既不影响显示面板的有效充电时间，又可以进一步改善上拉节点Q(N)的漏电情况。
在其中一个实施例中，如图5所示，前削角的电位y与第N级时钟信号CK(N)的脉冲幅值Y之比为1/2。
需要进行说明的是，本实施设置两者之比的具体值，既不影响显示面板的有效充电时间，又可以最佳地改善上拉节点Q(N)的漏电情况。
也就是说，上拉控制模块30的输出端即上拉节点Q(N)用于提供上拉控制信号，该上拉控制信号包括至少一个阶梯脉冲，每个阶梯脉冲包括前后接续的第一电位脉冲和第二电位脉冲，第一电位脉冲的电位低于第二电位脉冲的电位。
需要进行说明的是，第一电位脉冲的电位可以为图5中所示的前削角的电位y。第二电位脉冲的电位可以为图5所示的脉冲幅值Y。
在其中一个实施例中，每个阶梯脉冲还包括接续于第二电位脉冲之后的第三电位脉冲(未示出)，第二电位脉冲的电位低于第三电位脉冲的电位。
可以理解的是，本实施例构造上拉控制信号的每个阶梯脉冲具有三个依次提升的电位，能够进一步控制上拉节点Q(N)的电位抬升速度，例如，在以第一电位为上拉节点Q(N)充电时，上拉节点Q(N)的电位抬升速度最慢；在以第二电位为上拉节点Q(N)充电时，上拉节点Q(N)的电位抬升速度较快；在以第三电位为上拉节点Q(N)充电时，上拉节点Q(N)的电位抬升速度最快。
在其中一个实施例中，每个阶梯脉冲还可以包括接续于第三电位之后的更多个依次增加的电位。
图6为在图5中CK(N)驱动下的波形示意图，由于图5中第N级时钟线传输的第N级时钟信号CK(N)是具有前削角的，因此，上拉控制模块30可以由慢至快地抬升上拉节点Q(N)的电位，而节点K/P的电位变化趋势几乎没有发生改变，这种情况下重叠电压OVLV会更低，例如为-6.8V，这说明在反馈模块关断时上拉节点Q(N)的电位更低，而上拉节点Q(N)的电位更低，会进一步减小上拉节点Q(N)与第一低电位信号VSSQ之间的压差，上拉节点Q(N)的防漏电效果也会变得更好，上拉节点Q(N)的电位也能够被充电至饱和，改善了上拉节点Q(N)的漏电情况。
在其中一个实施例中，本实施例提供一种显示面板，该显示面板包括上述至少一实施例中的栅极驱动电路。
可以理解的是，本实施例提供的显示面板，通过上拉控制模块30步进式抬升上拉节点Q(N)的电位，降低了上拉节点Q(N)的电位抬升速度，可以在上拉节点Q(N)的电位较低时就通过反相模块控制反馈模块关断，改善了上拉节点Q(N)经反馈模块进行漏电的现象。
又，由于减小或者避免了反馈模块的漏电情况，改善了反馈模块的非正常工作现象，有利于提高反馈模块的使用寿命和提高上拉节点Q(N)的充电饱和度，进而提高了栅极驱动电路的工作可靠性。
又，由于上拉模块是步进式抬升上拉节点Q(N)的电位，虽然会影响上拉节点Q(N)的电位充电速度，但是由于栅极驱动电路输出的扫描信号在控制数据信号进行充电的过程中，有效充电时间通常位于扫描信号的后部分脉冲持续时间中，因此，扫描信号的前部分脉冲持续时间无论波形如何也不会影响有效充电时间。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上对本申请实施例所提供的栅极驱动电路及显示面板进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (14)

1.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括多个级联的栅极驱动单元，每个所述栅极驱动单元包括：
上拉控制模块，所述上拉控制模块的输出端与上拉节点连接，用于步进式抬升所述上拉节点的电位；
反相模块，所述反相模块的输入端与所述上拉节点连接，用于响应于所述上拉节点的电位抬升而输出防漏电控制信号；以及
反馈模块，所述反馈模块的控制端与所述反相模块的输出端连接，所述反馈模块的一端与所述上拉节点连接，所述反馈模块的另一端与第一低电位线连接，用于响应于所述防漏电控制信号而减小所述上拉节点至所述第一低电位线的漏电。
2.根据权利要求1所述的栅极驱动电路，其特征在于，所述上拉节点用于提供上拉控制信号，所述上拉控制信号包括至少一个阶梯脉冲，每个所述阶梯脉冲包括前后接续的第一电位脉冲和第二电位脉冲，所述第一电位脉冲的电位低于所述第二电位脉冲的电位。
3.根据权利要求2所述的栅极驱动电路，其特征在于，每个所述阶梯脉冲还包括接续于所述第二电位脉冲之后的第三电位脉冲，所述第二电位脉冲的电位低于所述第三电位脉冲的电位。
4.根据权利要求1所述的栅极驱动电路，其特征在于，所述上拉控制模块包括上拉控制晶体管，所述上拉控制晶体管的源极/漏极中的一个与第J级扫描线连接，所述上拉控制晶体管的栅极与第J级级联线连接，所述上拉控制晶体管的源极/漏极中的另一个与所述上拉节点连接；
其中，所述第J级扫描线用于传输具有前削角的第J级扫描信号，所述第J级级联线用于传输具有前削角的第J级级联信号。
5.根据权利要求4所述的栅极驱动电路，其特征在于，所述栅极驱动单元还包括：
上拉晶体管，所述上拉晶体管的源极/漏极中的一个与第N级时钟线连接，所述上拉晶体管的栅极与所述上拉节点连接，所述上拉晶体管的源极/漏极中的另一个与第N级扫描线连接；和
级联晶体管，所述级联晶体管的源极/漏极中的一个与所述第N级时钟线连接，所述级联晶体管的栅极与所述上拉节点连接，所述级联晶体管的源极/漏极中的另一个与第N级级联线连接；
其中，所述第N级时钟线用于传输具有前削角的第N级时钟信号；所述第N级扫描线用于传输具有前削角的第N级扫描信号，所述第N级扫描信号的波形与所述第J级扫描信号的波形相同且所述第N级扫描信号的相位滞后于与所述第J级扫描信号的相位；所述第N级级联信号的波形与所述第J级级联信号的波形相同且所述第N级级联信号的相位滞后于与所述第J级级联信号的相位。
6.根据权利要求5所述的栅极驱动电路，其特征在于，所述前削角的起始时刻在时序上与所述第N级时钟信号的上升沿起始时刻相同，所述前削角的持续时间与所述第N级时钟信号的脉冲持续时间之比大于或者等于1/4且小于或者等于1/3。
7.根据权利要求5所述的栅极驱动电路，其特征在于，所述前削角的电位与所述第N级时钟信号的脉冲幅值之比大于或者等于1/3且小于或者等于2/3。
8.根据权利要求7所述的栅极驱动电路，其特征在于，所述前削角的电位与所述第N级时钟信号的脉冲幅值之比为1/2。
9.根据权利要求1-8任一项所述的栅极驱动电路，其特征在于，所述反相模块包括第一反相子模块，所述第一反相子模块包括第一晶体管、第二晶体管、第三晶体管以及第四晶体管，所述第一晶体管的源极/漏极中的一个与第一低频控制线、所述第二晶体管的源极/漏极中的一个以及所述第一晶体管的栅极连接，所述第一晶体管的源极/漏极中的另一个与所述第二晶体管的栅极、所述第三晶体管的源极/漏极中的一个连接，所述第二晶体管的源极/漏极中的另一个与所述第四晶体管的源极/漏极中的一个连接，所述第三晶体管的栅极与所述上拉节点、所述第四晶体管的栅极连接，所述第一低电位线与所述第三晶体管的源极/漏极中的另一个、所述第四晶体管的源极/漏极中的另一个连接；
所述反馈模块包括第一反馈晶体管，所述第一反馈晶体管的源极/漏极中的一个与所述上拉节点连接，所述第一反馈晶体管的栅极与所述第二晶体管的源极/漏极中的另一个、所述第四晶体管的源极/漏极中的一个连接，所述第一反馈晶体管的源极/漏极中的另一个与所述第一低电位线连接。
10.根据权利要求9所述的栅极驱动电路，其特征在于，所述反相模块还包括第二反相子模块，所述第二反相子模块包括第五晶体管、第六晶体管、第七晶体管以及第八晶体管，所述第五晶体管的源极/漏极中的一个与第二低频控制线、所述第六晶体管的源极/漏极中的一个以及所述第五晶体管的栅极连接，所述第五晶体管的源极/漏极中的另一个与所述第六晶体管的栅极、所述第七晶体管的源极/漏极中的一个连接，所述第六晶体管的源极/漏极中的另一个与所述第八晶体管的源极/漏极中的一个连接，所述第七晶体管的栅极与所述上拉节点、所述第八晶体管的栅极连接，所述第一低电位线与所述第七晶体管的源极/漏极中的另一个、所述第八晶体管的源极/漏极中的另一个连接；
所述反馈模块包括第二反馈晶体管，所述第二反馈晶体管的源极/漏极中的一个与所述上拉节点连接，所述第二反馈晶体管的栅极与所述第六晶体管的源极/漏极中的另一个、所述第八晶体管的源极/漏极中的一个连接，所述第二反馈晶体管的源极/漏极中的另一个与所述第一低电位线连接。
11.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括多个级联的栅极驱动单元，每个所述栅极驱动单元包括：
上拉控制晶体管，所述上拉控制晶体管的源极/漏极中的一个与第J级扫描线连接，所述上拉控制晶体管的栅极与第J级级联线连接，所述上拉控制晶体管的源极/漏极中的另一个与上拉节点连接；
第一晶体管，所述第一晶体管的源极/漏极中的一个与第一低频控制线、所述第一晶体管的栅极连接；
第二晶体管，所述第二晶体管的源极/漏极中的一个与所述第一晶体管的源极/漏极中的一个连接，所述第二晶体管的栅极与所述第一晶体管的源极/漏极中的另一个连接；
第三晶体管，所述第三晶体管的源极/漏极中的一个与所述第一晶体管的源极/漏极中的另一个连接，所述第三晶体管的栅极与所述上拉节点连接，所述第三晶体管的源极/漏极中的另一个与第一低电位线连接；
第四晶体管，所述第四晶体管的源极/漏极中的一个与所述第二晶体管的源极/漏极中的另一个连接，所述第四晶体管的栅极与所述上拉节点连接，所述第四晶体管的源极/漏极中的另一个与所述第一低电位线连接；以及
第一反馈晶体管，所述第一反馈晶体管的源极/漏极中的一个与所述上拉节点连接，所述第一反馈晶体管的栅极与所述第二晶体管的源极/漏极中的另一个、所述第四晶体管的源极/漏极中的一个连接，所述第一反馈晶体管的源极/漏极中的另一个与所述第一低电位线连接；
其中，所述第J级扫描线用于传输具有前削角的第J级扫描信号，所述第J级级联线用于传输具有前削角的第J级级联信号。
12.根据权利要求11所述的栅极驱动电路，其特征在于，所述栅极驱动单元还包括：
第五晶体管，所述第五晶体管的源极/漏极中的一个与第二低频控制线、所述第五晶体管的栅极连接；
第六晶体管，所述第六晶体管的源极/漏极中的一个与所述第五晶体管的源极/漏极中的一个连接，所述第六晶体管的栅极与所述第五晶体管的源极/漏极中的另一个连接；
第七晶体管，所述第七晶体管的源极/漏极中的一个与所述第五晶体管的源极/漏极中的另一个连接，所述第七晶体管的栅极与所述上拉节点连接，所述第七晶体管的源极/漏极中的另一个与所述第一低电位线连接；
第八晶体管，所述第八晶体管的源极/漏极中的一个与所述第六晶体管的源极/漏极中的另一个连接，所述第八晶体管的栅极与所述上拉节点连接，所述第八晶体管的源极/漏极中的另一个与所述第一低电位线连接；以及
第二反馈晶体管，所述第二反馈晶体管的源极/漏极中的一个与所述上拉节点连接，所述第二反馈晶体管的栅极与所述第六晶体管的源极/漏极中的另一个、所述第七晶体管的源极/漏极中的一个连接，所述第二反馈晶体管的源极/漏极中的另一个与所述第一低电位线连接。
13.根据权利要求11-12任一项所述的栅极驱动电路，其特征在于，所述栅极驱动单元还包括：
上拉晶体管，所述上拉晶体管的源极/漏极中的一个与第N级时钟线连接，所述上拉晶体管的栅极与所述上拉节点连接，所述上拉晶体管的源极/漏极中的另一个与第N级扫描线连接；和
级联晶体管，所述级联晶体管的源极/漏极中的一个与所述第N级时钟线连接，所述级联晶体管的栅极与所述上拉节点连接，所述级联晶体管的源极/漏极中的另一个与第N级级联线连接；
其中，所述第N级时钟线用于传输具有前削角的第N级时钟信号；所述第N级扫描线用于传输具有前削角的第N级扫描信号，所述第N级扫描信号的波形与所述第J级扫描信号的波形相同且所述第N级扫描信号的相位滞后于与所述第J级扫描信号的相位；所述第N级级联信号的波形与所述第J级级联信号的波形相同且所述第N级级联信号的相位滞后于与所述第J级级联信号的相位。
14.一种显示面板，其特征在于，包括如权利要求1至13任一项所述的栅极驱动电路。
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