CN114944123A - Goa电路及阵列基板 - Google Patents

Abstract

本申请公开了一种GOA电路及阵列基板，该GOA电路包括多个级联的栅极驱动单元，其中，第N级栅极驱动单元包括反相模块，通过反相模块的输出端可以输出部分的时钟信号，由于时钟信号的频率远高于上述低频控制信号的频率，减少了反相模块的输出信号保持同一电位的持续时间。

Description

GOA电路及阵列基板

技术领域

本申请涉及显示技术领域，具体涉及一种GOA电路及阵列基板。

背景技术

栅极驱动电路，又称GOA(Gate Driver On Array或Gate On Array，阵列基板行驱动)电路，该GOA电路是利用现有薄膜晶体管显示装置阵列制程将栅线(Gate)行扫描驱动信号电路制作在阵列基板上，以实现对栅线逐行扫描的一种驱动技术。

然而，现有的GOA电路中通常采用低频控制信号(LC1或者LC2)与反相器相结合来控制对应的薄膜晶体管处于导通状态或者关断状态，这不仅增加了GOA电路所需的信号传输线(用于传输LC1和/或LC2)数量，同时，也使这些薄膜晶体管的栅极电位较长时间处于同一电位状态，增加了这些薄膜晶体管所受到的应力作用，进而降低了GOA电路的信赖性、可靠性。

发明内容

本申请提供一种GOA电路及阵列基板，以缓解所需较多数量的信号传输线及反相模块的输出信号较长时间处于同一电位状态的技术问题。

第一方面，本申请提供一种GOA电路，该GOA电路包括多个级联的栅极驱动单元，其中，第N级栅极驱动单元包括反相模块，反相模块的第一控制端与上拉节点电性连接，反相模块的第二控制端、反相模块的第一输入端以及反相模块的第二输入端均接入时钟信号，反相模块的第三输入端与低电位线电性连接，反相模块的输出端用于输出控制信号。

在其中一些实施方式中，反相模块包括第一晶体管、第二晶体管、第三晶体管以及第四晶体管，第一晶体管的源极/漏极中的一个、第一晶体管的栅极均接入时钟信号；第二晶体管的栅极与第一晶体管的源极/漏极中的另一个电性连接，第二晶体管的源极/漏极中的一个接入时钟信号；第三晶体管的源极/漏极中的一个与低电位线电性连接，第三晶体管的源极/漏极中的另一个与第二晶体管的栅极电性连接；第四晶体管的栅极与第三晶体管的栅极、上拉节点电性连接，第四晶体管的源极/漏极中的一个与低电位线电性连接，第四晶体管的源极/漏极中的另一个与第二晶体管的源极/漏极中的另一个电性连接以输出控制信号。

在其中一些实施方式中，第一晶体管的沟道类型与第二晶体管的沟道类型、第三晶体管的沟道类型以及第四晶体管的沟道类型相同。

在其中一些实施方式中，第N级栅极驱动单元还包括第一反馈子模块和级联模块，第一反馈子模块的控制端与反相模块的输出端电性连接，第一反馈子模块的一端与低电位线电性连接；级联模块的控制端与上拉节点电性连接，级联模块的一端接入时钟信号，级联模块的另一端与第一反馈子模块的另一端电性连接。

在其中一些实施方式中，第一反馈子模块包括第五晶体管，第五晶体管的源极/漏极中的一个与低电位线电性连接，第五晶体管的源极/漏极中的另一个与级联模块的另一端电性连接，第五晶体管的栅极与反相模块的输出端电性连接；级联模块包括第六晶体管，第六晶体管的源极/漏极中的一个接入时钟信号，第六晶体管的源极/漏极中的另一个与第五晶体管的源极/漏极中的另一个电性连接，第六晶体管的栅极与上拉节点电性连接。

在其中一些实施方式中，第N级栅极驱动单元还包括上拉模块和第二反馈子模块，上拉模块的控制端与上拉节点电性连接，上拉模块的一端接入时钟信号，上拉模块的另一端与第N级扫描线电性连接；第二反馈子模块的一端与低电位线电性连接，第二反馈子模块的另一端与上拉模块的另一端电性连接，第二反馈子模块的控制端与反相模块的输出端电性连接。

在其中一些实施方式中，第二反馈子模块包括第七晶体管，第七晶体管的源极/漏极中的一个与低电位线电性连接，第七晶体管的源极/漏极中的另一个与上拉模块的另一端电性连接，第七晶体管的栅极与反相模块的输出端电性连接。

在其中一些实施方式中，第N级栅极驱动单元还包括第三反馈子模块，第三反馈子模块的一端与低电位线电性连接，第三反馈子模块的另一端与上拉节点电性连接，第四反馈子模块的控制端与反相模块的输出端电性连接。

在其中一些实施方式中，第三反馈子模块包括第八晶体管，第八晶体管的源极/漏极中的一个与低电位线电性连接，第八晶体管的源极/漏极中的另一个与上拉节点电性连接，第八晶体管的栅极与反相模块的输出端电性连接。

在其中一些实施方式中，第N级栅极驱动单元还包括级联模块、上拉模块、第二反馈子模块以及第四反馈子模块，级联模块的控制端与上拉节点电性连接，级联模块的一端接入时钟信号；上拉模块的控制端与上拉节点电性连接，上拉模块的一端接入时钟信号，上拉模块的另一端与第N级扫描线电性连接；第二反馈子模块的一端与低电位线电性连接，第二反馈子模块的控制端与反相模块的输出端电性连接；第四反馈子模块的一端与第二反馈子模块的另一端、上拉模块的另一端电性连接，第四反馈子模块的另一端与级联模块的另一端电性连接，第四反馈子模块的控制端接入时钟信号。

在其中一些实施方式中，第二反馈子模块包括第七晶体管，第七晶体管的源极/漏极中的一个与低电位线电性连接，第七晶体管的栅极与反相模块的输出端电性连接；第四反馈子模块包括第九晶体管，第九晶体管的源极/漏极中的一个与第二反馈子模块的另一端、上拉模块的另一端电性连接，第九晶体管的源极/漏极中的另一个与级联模块的另一端电性连接，第九晶体管的栅极接入时钟信号。

在其中一些实施方式中，低电位线用于传输低电位信号；反相模块的输出端用于在时钟信号的脉冲持续时间中输出部分的时钟信号，反相模块的输出端还用于在脉冲持续时间之外输出部分的低电位信号。

在其中一些实施方式中，上拉节点用于提供对应的上拉控制信号，在时钟信号的脉冲持续时间中，上拉控制信号的电位与时钟信号的电位相反。

第二方面，本申请提供一种阵列基板，该阵列基板包括时钟线和上述至少一实施方式中的GOA电路，时钟线用于传输时钟信号。

本申请提供的GOA电路及阵列基板，通过配置反相模块的第一输入端、反相模块的第二输入端及反相模块的第二控制端均接入时钟信号，反相模块的输出端可以输出包括部分时钟信号的控制信号，由于时钟信号的频率远高于上述低频控制信号的频率，因此，反相模块的输出信号的电位可以在高电位、低电位之间以较快的速度进行交替切换，减少了反相模块的输出信号保持同一电位的持续时间，进而能够降低与反相模块的输出端连接的薄膜晶体管所受到的应力作用，提高了GOA电路的信赖性、可靠性；同时，反相模块共用了GOA电路通常采用的时钟线，节省了传输上述低频控制信号的信号传输线，进而减小了GOA电路所需的边框空间。

附图说明

下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。

图1为相关技术中GOA电路的一种结构示意图。

图2为相关技术中GOA电路的另一种结构示意图。

图3为图1、图2所示GOA电路的时序示意图。

图4为本申请实施例提供的GOA电路的第一种结构示意图。

图5为本申请实施例提供的GOA电路的第二种结构示意图。

图6为本申请实施例提供的GOA电路的第三种结构示意图。

图7为图4、图5、图6所示GOA电路的时序示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

图1为相关技术中GOA电路的结构示意图，该GOA电路包括多个级联的栅极驱动单元，其中，在第N级栅极驱动单元中，薄膜晶体管T11的源极/漏极中的一个与第N-4级扫描线电性连接，薄膜晶体管T11的栅极与第N-4级级联线电性连接，薄膜晶体管T44的源极/漏极中的一个与薄膜晶体管T11的源极/漏极中的另一个、薄膜晶体管T52的栅极、薄膜晶体管T54的栅极、薄膜晶体管T64的栅极、薄膜晶体管T62的栅极、薄膜晶体管T22的栅极、薄膜晶体管T21的栅极、电容Cbt的一端、薄膜晶体管T42的源极/漏极中的一个、薄膜晶体管T43的源极/漏极中的一个以及薄膜晶体管T41的源极/漏极中的一个电性连接，薄膜晶体管T44的源极/漏极中的另一个与低电位线、薄膜晶体管T52的源极/漏极中的一个、薄膜晶体管T54的源极/漏极中的一个、薄膜晶体管T32的源极/漏极中的一个、薄膜晶体管T42的源极/漏极中的另一个、薄膜晶体管T43的源极/漏极中的另一个、薄膜晶体管T33的源极/漏极中的一个、薄膜晶体管T64的源极/漏极中的一个、薄膜晶体管T62的源极/漏极中的一个、薄膜晶体管T41的源极/漏极中的另一个以及薄膜晶体管T31的源极/漏极中的一个电性连接，第N条时钟线与薄膜晶体管T22的源极/漏极中的一个、薄膜晶体管T21的源极/漏极中的一个电性连接，薄膜晶体管T22的源极/漏极中的另一个与第N级级联线电性连接，薄膜晶体管T21的源极/漏极中的另一个与薄膜晶体管T31的源极/漏极中的另一个、第N级扫描线电性连接，薄膜晶体管T44的栅极与复位线电性连接，第一低频控制线与薄膜晶体管T51的源极/漏极中的一个、薄膜晶体管T51的栅极以及薄膜晶体管T53的源极/漏极中的一个电性连接，薄膜晶体管T51的源极/漏极中的另一个与薄膜晶体管T53的栅极、薄膜晶体管T52的源极/漏极中的另一个电性连接，薄膜晶体管T53的源极/漏极中的另一个与薄膜晶体管T54的源极/漏极中的另一个、薄膜晶体管T32的栅极以及薄膜晶体管T42的栅极电性连接，薄膜晶体管T32的源极/漏极中的另一个与薄膜晶体管T33的源极/漏极中的另一个、电容Cbt的另一端、薄膜晶体管T21的源极/漏极中的另一个电性连接，第二低频控制线与薄膜晶体管T61的源极/漏极中的一个、薄膜晶体管T61的栅极以及薄膜晶体管T63的源极/漏极中的一个电性连接，薄膜晶体管T61的源极/漏极中的另一个与薄膜晶体管T62的源极/漏极中的另一个、薄膜晶体管T63的栅极电性连接，薄膜晶体管T63的源极/漏极中的另一个与薄膜晶体管T64的源极/漏极中的另一个、薄膜晶体管T33的栅极以及薄膜晶体管T43的栅极电性连接，第N+4级扫描线与薄膜晶体管T31的栅极、薄膜晶体管T41的栅极电性连接。

其中，薄膜晶体管T51、薄膜晶体管T52、薄膜晶体管T53以及薄膜晶体管T54用于构成第一反相模块。薄膜晶体管T61、薄膜晶体管T62、薄膜晶体管T63以及薄膜晶体管T64用于构成第二反相模块。

其中，第N-4级扫描线用于传输第N-4级扫描信号G(N-4)。第N+4级扫描线用于传输第N+4级扫描信号G(N+4)。第N级扫描线用于传输第N级扫描信号G(N)。复位线用于传输复位信号Reset。低电位线用于传输低电位信号VSS。第一低频控制线用于传输第一低频控制信号LC1。第二低频控制线用于传输第二低频控制信号LC2。第N-4级级联线用于传输第N-4级级联信号ST(N-4)。第N级级联线用于传输第N级级联信号ST(N)。第N条时钟线用于传输第N个时钟信号CK(N)。

需要进行说明的是，图1所示的GOA电路并没有对薄膜晶体管T22的源极/漏极中的另一个输出的第N级级联信号ST(N)进行下拉，而薄膜晶体管T22的源极/漏极中的另一个保持悬空(Floating)，这降低了级联信号的信赖性。

与图1相比，图2所示的GOA电路新增了薄膜晶体管T72、薄膜晶体管T73，第一反相模块通过薄膜晶体管T72、第二反相模块通过薄膜晶体管T73交替拉低薄膜晶体管T22的源极/漏极中的另一个的电位。其中，薄膜晶体管T72的源极/漏极中的一个与低电位线电性连接，薄膜晶体管T72的源极/漏极中的另一个与薄膜晶体管T22的源极/漏极中的另一个电性连接，薄膜晶体管T72的栅极与薄膜晶体管T42的栅极电性连接；薄膜晶体管T73的源极/漏极中的一个与低电位线电性连接，薄膜晶体管T73的源极/漏极中的另一个与薄膜晶体管T22的源极/漏极中的另一个电性连接，薄膜晶体管T73的栅极与薄膜晶体管T43的栅极电性连接。

另外，薄膜晶体管T11的源极/漏极中的一个改为与传输第N-4级扫描信号G(N-4)的第N-4级扫描线电性连接，薄膜晶体管T11的栅极改为与传输第N-4级级联信号ST(N-4)的第N-4级级联线电性连接。薄膜晶体管T44的栅极改为与传输复位信号Reset的初始线电性连接。薄膜晶体管T31的栅极、薄膜晶体管T41的栅极均改为与传输第N+4级扫描信号G(N+4)的第N+4级扫描线电性连接。

需要进行说明的是，图2所示GOA电路虽然对薄膜晶体管T22的源极/漏极中的另一个输出的第N级级联信号ST(N)进行了下拉，但是需要第一反相模块通过薄膜晶体管T72、第二反相模块通过薄膜晶体管T73进行交替下拉，不仅增加了反相模块的数量，同时也增加了薄膜晶体管的使用数量，不利于窄边框的实现。

如图3所示，频率相同的第1个时钟信号CK1至第6个时钟信号CK6的相位依次滞后。在第一低频控制信号LC1、第二低频控制信号LC2的一个脉冲持续时间中可以包括一时钟信号(例如，第1个时钟信号CK1至第6个时钟信号CK6中的任一个)的多个脉冲持续时间，由此可知，在GOA电路中，低频控制信号(第一低频控制信号LC1或者第二低频控制信号LC2)的频率远小于时钟信号的频率。第一低频控制线、第二低频控制线均可以为信号传输线中的一种。

有鉴于上述提及的GOA电路所需较多数量的信号传输线及第一反相模块和/或第二反相模块的输出信号较长时间处于同一电位状态的技术问题，本实施例提供了一种GOA电路，请参阅图4至图7，如图4所示，该GOA电路包括多个级联的栅极驱动单元，其中，第N级栅极驱动单元包括反相模块20，反相模块20的第一控制端与上拉节点Q(N)电性连接，反相模块20的第二控制端、反相模块20的第一输入端以及反相模块20的第二输入端均接入时钟信号CK，反相模块20的第三输入端与低电位线电性连接，反相模块20的输出端用于输出控制信号，即部分的时钟信号CK和部分的低电位信号VSS交替构成该控制信号。

可以理解的是，本实施例提供的GOA电路，通过配置反相模块20的第一输入端、反相模块20的第二输入端及反相模块20的第二控制端均接入时钟信号CK，反相模块20的输出端可以输出控制信号，由于时钟信号CK的频率远高于上述低频控制信号的频率，因此，反相模块20的输出信号的电位可以在高电位、低电位之间以较快的速度进行交替切换，减少了反相模块20的输出信号保持同一电位的持续时间，进而能够降低与反相模块20的输出端连接的薄膜晶体管所受到的应力作用，提高了GOA电路的信赖性、可靠性；同时，反相模块20共用了GOA电路通常采用的时钟线，节省了传输上述低频控制信号的信号传输线，进而减小了GOA电路所需的布线空间，利于实现窄边框。

在其中一个实施例中，反相模块20包括第一晶体管T51、第二晶体管T53、第三晶体管T52以及第四晶体管T54，第一晶体管T51的源极/漏极中的一个、第一晶体管T51的栅极均接入时钟信号CK；第二晶体管T53的栅极与第一晶体管T51的源极/漏极中的另一个电性连接，第二晶体管T53的源极/漏极中的一个接入时钟信号CK；第三晶体管T52的源极/漏极中的一个与低电位线电性连接，第三晶体管T52的源极/漏极中的另一个与第二晶体管T53的栅极电性连接；第四晶体管T54的栅极与第三晶体管T52的栅极、上拉节点Q(N)电性连接，第四晶体管T54的源极/漏极中的一个与低电位线电性连接，第四晶体管T54的源极/漏极中的另一个与第二晶体管T53的源极/漏极中的另一个电性连接以输出控制信号。

需要进行说明的是，低电位线用于传输低电位信号VSS或者恒压低电位信号。上述的控制信号可以包括时钟信号CK的上升沿与下降沿之间的脉冲部分。

在其中一个实施例中，第一晶体管T51的沟道类型与第二晶体管T53的沟道类型、第三晶体管T52的沟道类型以及第四晶体管T54的沟道类型相同。例如，可以均为N沟道，此种状态下，反相模块20输出正向脉冲型的信号；也可以均为P沟道，此状态下，上述反相模块20可以输出负脉冲型的信号。

在其中一个实施例中，第N级栅极驱动单元还包括上拉控制模块10、上拉模块70以及反馈模块56，上拉控制模块10的一端与第一扫描线电性连接，上拉控制模块10的控制端与第一级联线电性连接，上拉控制模块10的另一端与上拉节点Q(N)电性连接；上拉模块70的控制端与上拉控制模块10的另一端电性连接，上拉模块70的一端接入时钟信号CK，上拉模块70的另一端与第N级扫描线电性连接；反馈模块56的一端与低电位线电性连接，反馈模块56的另一端与对应节点电性连接，反馈模块56的控制端与反相模块20的输出端电性连接。

需要进行说明的是，每个栅极驱动单元通常需要与至少一条时钟线电性连接以获取所需的时钟信号，其中，上拉模块70的一端也通常与时钟线电性连接，以便输出对应的时钟信号作为扫描信号使用。可以理解的是，在本实施例中，反相模块20可以共用GOA电路通常采用的该时钟线，节省了传输上述低频控制信号的信号传输线，进而减小了GOA电路所需的布线空间。

在其中一个实施例中，上拉控制模块10包括薄膜晶体管T11，薄膜晶体管T11的源极/漏极中的一个与第一扫描线电性连接，薄膜晶体管T11的栅极与第一级联线电性连接，薄膜晶体管T11的源极/漏极中的另一个与上拉节点Q(N)电性连接。

其中，第一扫描线可以用于传输除第N级扫描信号G(N)之外的扫描信号，例如，第N-1级扫描信号、第N-2级扫描信号、第N-3级扫描信号G(N-3)或者第N-4级扫描信号等等中的一个。第一级联线可以用于传输除第N级级联信号STN之外的级联信号，例如，第N-1级级联信号、第N-2级级联信号、第N-3级级联信号ST(N-3)或者第N-4级级联信号等等中的一个。

在其中一个实施例中，上拉模块70可以包括薄膜晶体管T21，薄膜晶体管T21的源极/漏极中的一个接入时钟信号CK，薄膜晶体管T21的栅极与上拉节点Q(N)电性连接，薄膜晶体管T21的源极/漏极中的另一个与第N级扫描线电性连接。

其中，第N级扫描线用于传输第N级扫描信号G(N)。

在其中一个实施例中，上拉模块70还可以包括电容Cbt，电容Cbt的一端与薄膜晶体管T21的栅极电性连接，电容Cbt的另一端与薄膜晶体管T21的源极/漏极中的另一个电性连接。

在其中一个实施例中，第N级栅极驱动单元还包括级联模块40，级联模块40的一端接入时钟信号CK，级联模块40的控制端与上拉控制模块10的另一端电性连接，级联模块40的另一端与第N级级联线电性连接。

其中，第N级级联线用于传输第N级级联信号STN。

在其中一个实施例中，级联模块40可以包括第六晶体管T22，第六晶体管T22的源极/漏极中的一个接入时钟信号CK，第六晶体管T22的栅极与薄膜晶体管T11的源极/漏极中的另一个电性连接，第六晶体管T22的源极/漏极中的另一个与上述第N级级联线电性连接。

在其中一个实施例中，如图5所示，反馈模块56包括第一反馈子模块100的控制端与反相模块的输出端电性连接，第一反馈子模块100的一端与低电位线电性连接，第一反馈子模块100的另一端与级联模块40的另一端电性连接。

需要进行说明的是，由于时钟信号CK的频率远高于上述低频控制信号的频率，因此，反相模块20的输出信号的电位可以在高电位、低电位之间以较快的速度进行交替切换，减少了第一反馈子模块100的控制端保持同一电位的持续时间，进而能够降低第一反馈子模块100的控制端所受到的应力作用，提高了GOA电路的信赖性、可靠性。

再，通过电性连接第一反馈子模块100的一端与低电位线、级联模块40的另一端与第一反馈子模块100的另一端，第一反馈子模块100可以在反相模块20的控制下对级联模块40输出的级联信号进行下拉，避免了级联信号的悬浮状态，提高了级联信号的信赖性，进而提高了GOA电路的信赖性。

又，反相模块20、级联模块40共用了GOA电路通常采用的时钟线，节省了传输上述低频控制信号的信号传输线，进而减小了GOA电路所需的布线空间。

在其中一个实施例中，第一反馈子模块100包括第五晶体管T72，第五晶体管T72的源极/漏极中的一个与低电位线电性连接，第五晶体管T72的源极/漏极中的另一个与级联模块40的另一端电性连接，第五晶体管T72的栅极与反相模块的输出端电性连接。

需要进行说明的是，在本实施例中，反相模块20可以控制第五晶体管T72以更快的频率在导通状态与关断状态之间进行切换，以减少第五晶体管T72的栅极电位长期保持于同一电位状态，可以减小第五晶体管T72的栅极所受到的电应力作用，能够提高第五晶体管T72的使用寿命和减小第五晶体管T72的阈值电压漂移范围，进而提高了GOA电路的信赖性、可靠性。

在其中一个实施例中，如图4、图5所示，反馈模块56包括第二反馈子模块50，第二反馈子模块50的一端与低电位线电性连接，第二反馈子模块50的另一端与上拉模块70的另一端电性连接，第二反馈子模块50的控制端与反相模块20的输出端电性连接。

需要进行说明的是，在本实施例中，反相模块20可以控制第二反馈子模块50以更快的频率在开关状态之间进行切换，以减少第二反馈子模块50的控制端电位长期保持于同一电位状态，可以减小第二反馈子模块50的控制端所受到的应力作用，能够提高GOA电路的信赖性、可靠性。

在其中一个实施例中，第二反馈子模块50包括第七晶体管T32，第七晶体管T32的源极/漏极中的一个与低电位线电性连接，第七晶体管T32的源极/漏极中的另一个与上拉模块70的另一端电性连接，第七晶体管T32的栅极与反相模块20的输出端电性连接。

需要进行说明的是，在本实施例中，反相模块20可以控制第七晶体管T32以更快的频率在导通状态与关断状态之间进行切换，以减少第七晶体管T32的栅极电位长期保持于同一电位状态，可以减小第七晶体管T32的栅极所受到的电应力作用，能够提高第七晶体管T32的使用寿命和减小第七晶体管T32的阈值电压漂移范围，进而提高了GOA电路的信赖性、可靠性。

在其中一个实施例中，反馈模块56还包括第三反馈子模块60，第三反馈子模块60的一端与低电位线电性连接，第三反馈子模块60的另一端与上拉控制模块10的另一端电性连接，第三反馈子模块60的控制端与反相模块20的输出端电性连接。

需要进行说明的是，在本实施例中，反相模块20可以控制第三反馈子模块60以更快的频率在开关状态之间进行切换，以减少第三反馈子模块60的控制端电位长期保持于同一电位状态，可以减小第三反馈子模块60的控制端所受到的应力作用，能够提高GOA电路的信赖性、可靠性。

在其中一个实施例中，第三反馈子模块60包括第八晶体管T42，第八晶体管T42的源极/漏极中的一个与低电位线电性连接，第八晶体管T42的源极/漏极中的另一个与上拉控制模块10的另一端电性连接，第八晶体管T42的栅极与反相模块20的输出端电性连接。

需要进行说明的是，在本实施例中，反相模块20可以控制第八晶体管T42以更快的频率在导通状态与关断状态之间进行切换，以减少第八晶体管T42的栅极电位长期保持于同一电位状态，可以减小第八晶体管T42的栅极所受到的电应力作用，能够提高第八晶体管T42的使用寿命和减小第八晶体管T42的阈值电压漂移范围，进而提高了GOA电路的信赖性、可靠性。

在其中一个实施例中，如图6所示，反馈模块56还包括第四反馈子模块110，第四反馈子模块110的一端与第二反馈子模块50的另一端电性连接，第四反馈子模块110的另一端与级联模块40的另一端电性连接，第四反馈子模块110的控制端接入时钟信号CK。

需要进行说明的是，在本实施例中，反相模块20可以控制第二反馈子模块50以更快的频率在开关状态之间进行切换，在此基础上，第四反馈子模块110也可以在时钟信号CK的控制下以更快的频率在开关状态之间进行切换，不仅可以减少第二反馈子模块50的控制端电位长期保持于同一电位状态，而且可以减少第四反馈子模块110的控制端电位长期保持于同一电位状态，进而减小了第二反馈子模块50的控制端、第四反馈子模块110的控制端所受到的应力作用，能够提高栅GOA电路的信赖性、可靠性。

又，相较于图2中采用薄膜晶体管T72、薄膜晶体管T73对级联模块40的另一端的电位进行直接下拉，需要较多的信号传输走线，这在显示面板中需要占用较多的膜层厚度。图6所示的GOA电路借助于第二反馈子模块50及通过第四反馈子模块110即可实现级联模块40的下拉，减少了所需的信号传输走线的数量，也减少了所需的膜层厚度，进而可以为薄膜晶体管T11、薄膜晶体管T31、薄膜晶体管T41、薄膜晶体管T32、薄膜晶体管T42提供更多的纵向(厚度方向)空间，能够为显示面板节省空间。

又，第四反馈子模块110的控制端受控于时钟信号的驱动，可以减少第四反馈子模块110的控制端电位长期保持于同一电位状态，减小了第四反馈子模块110的控制端所受到的应力作用，有利于延长第四反馈子模块110的使用寿命，进而能够进一步提高GOA电路的信赖性、可靠性。

在其中一个实施例中，第四反馈子模块110包括第九晶体管T71，第九晶体管T71的源极/漏极中的一个与第二反馈子模块50的另一端电性连接，第九晶体管T71的源极/漏极中的另一个与级联模块40的另一端电性连接，第九晶体管T71的栅极接入时钟信号CK。

需要进行说明的是，在本实施例中，反相模块20可以控制第二反馈子模块50以更快的频率在开关状态之间进行切换，在此基础上，第九晶体管T71也可以在时钟信号CK的控制下以更快的频率在开关状态之间进行切换，不仅可以减少第二反馈子模块50的控制端电位长期保持于同一电位状态，而且可以减少第九晶体管T71的栅极电位长期保持于同一电位状态，进而减小了第二反馈子模块50的控制端、第九晶体管T71的栅极所受到的应力作用，能够提高GOA电路的信赖性、可靠性。

又，相较于图2中采用薄膜晶体管T72、薄膜晶体管T73对级联模块40的另一端的电位进行直接下拉，需要较多的信号传输走线，这在显示面板中需要占用较多的膜层厚度。图6所示的GOA电路借助于第二反馈子模块50及通过第九晶体管T71即可实现级联模块40的下拉，减少了所需的信号传输走线的数量，也减少了所需的膜层厚度，进而可以为薄膜晶体管T11、薄膜晶体管T31、薄膜晶体管T41、薄膜晶体管T32、薄膜晶体管T42提供更多的纵向(厚度方向)空间，能够为显示面板节省空间。

又，第九晶体管T71的栅极受控于时钟信号的驱动，可以减少第九晶体管T71的栅极电位长期保持于同一电位状态，减小了第九晶体管T71的栅极所受到的应力作用，有利于延长第九晶体管T71的使用寿命，进而能够进一步提高GOA电路的信赖性、可靠性。

在其中一个实施例中，低电位线用于传输低电位信号VSS；反相模块20的输出端用于在时钟信号CK的脉冲持续时间中输出部分的时钟信号CK，反相模块20的输出端还用于在脉冲持续时间之外输出部分的低电位信号VSS。

需要进行说明的是，反相模块20的输出端可以输出脉冲信号，该脉冲信号在其脉冲持续时间中是由时钟信号CK提供的电压，该脉冲信号在其脉冲持续时间之外是由低电位信号VSS提供的电压，也就是说，该脉冲信号是由时钟信号CK、低电位信号VSS所合成的。

在其中一个实施例中，上拉节点Q(N)用于提供对应的上拉控制信号，在时钟信号CK的脉冲持续时间中，上拉控制信号的电位与时钟信号CK的电位相反。

可以理解的是，上拉控制信号的电位处于高电位时，时钟信号CK的电位处于低电位，此时，反相模块20输出低电位信号VSS；上拉控制信号的电位处于低电位时，时钟信号CK的电位处于高电位，此时，反相模块20输出时钟信号CK。

在其中一个实施例中，第N级栅极驱动单元还包括复位模块30，复位模块30的一端与上拉控制模块10的另一端电性连接，复位模块30的控制端与初始线电性连接，复位模块30的另一端与低电位线电性连接。

其中，初始线可以用于传输初始信号STV或者图1、图2中所示的复位信号Reset。

在其中一个实施例中，复位模块30包括薄膜晶体管T44，薄膜晶体管T44的源极/漏极中的一个与薄膜晶体管T11的源极/漏极中的另一个电性连接，薄膜晶体管T44的栅极与初始线电性连接，薄膜晶体管T44的源极/漏极中的另一个与低电位线电性连接。

在其中一个实施例中，第N级栅极驱动单元还包括第一下拉模块80，第一下拉模块80的一端与上拉模块70的另一端电性连接，第一下拉模块80的控制端与第二扫描线电性连接，第一下拉模块80的另一端与低电位线电性连接。

其中，第二扫描线用于传输除第N级扫描信号G(N)之外的扫描信号，例如可以为与第一扫描线传输的扫描信号依次对应的第N+1级扫描信号、第N+2级扫描信号、第N+3级扫描信号G(N+3)或者第N+4级扫描信号等等中的一个。

在其中一个实施例中，第一下拉模块80可以包括薄膜晶体管T31，薄膜晶体管T31的源极/漏极中的一个与薄膜晶体管T21的源极/漏极中的另一个电性连接，薄膜晶体管T31的栅极与第二扫描线电性连接，薄膜晶体管T31的源极/漏极中的另一个与低电位线电性连接。

在其中一个实施例中，第N级栅极驱动单元还包括第二下拉模块90，第二下拉模块90的一端与上拉控制模块10的另一端电性连接，第二下拉模块90的控制端与第二扫描线电性连接，第二下拉模块90的另一端与低电位线电性连接。

在其中一个实施例中，第二下拉模块90可以包括薄膜晶体管T41，薄膜晶体管T41的源极/漏极中的一个与薄膜晶体管T11的源极/漏极中的另一个电性连接，薄膜晶体管T41的栅极与第二扫描线电性连接，薄膜晶体管T41的源极/漏极中的另一个与低电位线电性连接。

需要进行说明的是，上述薄膜晶体管可以为N沟道型薄膜晶体管或者P沟道型薄膜晶体管。其中，上述薄膜晶体管的沟道材料并不作具体限定。

需要进行说明的是，图3为图1、图2所示GOA电路的时序示意图，图7为图4至图6所示GOA电路的时序示意图，其中，图7与图3相比，两者之间的区别仅为复位信号Reset与初始信号STV的名称不同，但两者的相位、频率均相同，因此，两者可以为实质相同。相较于图1、图2所示的GOA电路，图4至图6所示的GOA电路采用了更少数量的薄膜晶体管，能够以更少的边框占用空间达到与图1、图2所示的GOA电路相同的输出时序。

如图3、图7所示，复位信号Reset或者初始信号STV的两个脉冲之间具有一个垂直空白时间段BT，该垂直空白时间段BT的结束时刻与复位信号Reset或者初始信号STV的一个脉冲上升沿相重合或者位于同一时刻。假设时钟信号CK的一个周期为6H，则该时钟信号CK的高电平持续时间为2.64H，该时钟信号CK的低电平持续时间为3.36H，复位信号Reset或者初始信号STV的一个脉冲持续时间为4H，复位信号Reset或者初始信号STV对应的一个脉冲上升沿早于第1个时钟信号CK1的脉冲上升沿2H，相邻的两个时钟信号的上升沿间隔可以为1H，第N扫描信号G(N)的一个脉冲持续时间即对应行子像素的栅线打开时间为2.64H，对应的数据信号Data的一个脉冲持续时间即对应行子像素的充电时间为1H，其中，对应行子像素的栅线打开时间与对应行子像素的充电时间至少部分重叠。其中，低电位信号VSS的电位可以但不限于-12V。H可以为任一时间段，例如，可以但不限于为0.1微秒至5微秒之间的任一数值，具体还可以为0.2微秒、0.3微秒...0.5微秒、1.0微秒等等，或者也可以根据显示面板的分辨率进行个性化定制。

在其中一个实施例中，本实施例提供一种阵列基板，该阵列基板包括时钟线和上述至少一实施例中的GOA电路，时钟线用于传输时钟信号CK。

可以理解的是，本实施例提供的显示装置，通过配置反相模块20的第一输入端、反相模块20的第二输入端及反相模块20的第二控制端均接入时钟信号CK，反相模块20的输出端可以输出控制信号，由于时钟信号CK的频率远高于上述低频控制信号的频率，因此，反相模块20的输出信号的电位可以在高电位、低电位之间以较快的速度进行交替切换，减少了反相模块20的输出信号保持同一电位的持续时间，进而能够降低与反相模块20的输出端连接的薄膜晶体管所受到的应力作用，提高了GOA电路的信赖性、可靠性；同时，反相模块20共用了GOA电路通常采用的时钟线，节省了传输上述低频控制信号的信号传输线，进而减小了GOA电路所需的边框空间。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。

以上对本申请实施例所提供的GOA电路及阵列基板进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (14)

1.一种GOA电路，其特征在于，包括多个级联的栅极驱动单元，其中，第N级栅极驱动单元包括反相模块，所述反相模块的第一控制端与上拉节点电性连接，所述反相模块的第二控制端、所述反相模块的第一输入端以及所述反相模块的第二输入端均接入时钟信号，所述反相模块的第三输入端与低电位线电性连接，所述反相模块的输出端用于输出控制信号。

2.根据权利要求1所述的GOA电路，其特征在于，所述反相模块包括：

第一晶体管，所述第一晶体管的源极/漏极中的一个、所述第一晶体管的栅极均接入所述时钟信号；

第二晶体管，所述第二晶体管的栅极与所述第一晶体管的源极/漏极中的另一个电性连接，所述第二晶体管的源极/漏极中的一个接入所述时钟信号；

第三晶体管，所述第三晶体管的源极/漏极中的一个与所述低电位线电性连接，所述第三晶体管的源极/漏极中的另一个与所述第二晶体管的栅极电性连接；以及

第四晶体管，所述第四晶体管的栅极与所述第三晶体管的栅极、所述上拉节点电性连接，所述第四晶体管的源极/漏极中的一个与所述低电位线电性连接，所述第四晶体管的源极/漏极中的另一个与所述第二晶体管的源极/漏极中的另一个电性连接以输出所述控制信号。

3.根据权利要求2所述的GOA电路，其特征在于，所述第一晶体管的沟道类型与所述第二晶体管的沟道类型、所述第三晶体管的沟道类型以及所述第四晶体管的沟道类型相同。

4.根据权利要求1所述的GOA电路，其特征在于，所述第N级栅极驱动单元还包括：

第一反馈子模块，所述第一反馈子模块的控制端与所述反相模块的输出端电性连接，所述第一反馈子模块的一端与所述低电位线电性连接；和

级联模块，所述级联模块的控制端与所述上拉节点电性连接，所述级联模块的一端接入所述时钟信号，所述级联模块的另一端与所述第一反馈子模块的另一端电性连接。

5.根据权利要求4所述的GOA电路，其特征在于，第一反馈子模块包括第五晶体管，所述第五晶体管的源极/漏极中的一个与所述低电位线电性连接，所述第五晶体管的源极/漏极中的另一个与所述级联模块的另一端电性连接，所述第五晶体管的栅极与所述反相模块的输出端电性连接；

所述级联模块包括第六晶体管，所述第六晶体管的源极/漏极中的一个接入所述时钟信号，所述第六晶体管的源极/漏极中的另一个与所述第五晶体管的源极/漏极中的另一个电性连接，所述第六晶体管的栅极与所述上拉节点电性连接。

6.根据权利要求4所述的GOA电路，其特征在于，所述第N级栅极驱动单元还包括：

上拉模块，所述上拉模块的控制端与所述上拉节点电性连接，所述上拉模块的一端接入所述时钟信号，所述上拉模块的另一端与第N级扫描线电性连接；

第二反馈子模块，所述第二反馈子模块的一端与所述低电位线电性连接，所述第二反馈子模块的另一端与所述上拉模块的另一端电性连接，所述第二反馈子模块的控制端与所述反相模块的输出端电性连接。

7.根据权利要求6所述的GOA电路，其特征在于，所述第二反馈子模块包括第七晶体管，所述第七晶体管的源极/漏极中的一个与所述低电位线电性连接，所述第七晶体管的源极/漏极中的另一个与所述上拉模块的另一端电性连接，所述第七晶体管的栅极与所述反相模块的输出端电性连接。

8.根据权利要求6所述的GOA电路，其特征在于，所述第N级栅极驱动单元还包括第三反馈子模块，所述第三反馈子模块的一端与所述低电位线电性连接，所述第三反馈子模块的另一端与所述上拉节点电性连接，所述第四反馈子模块的控制端与所述反相模块的输出端电性连接。

9.根据权利要求8所述的GOA电路，其特征在于，所述第三反馈子模块包括第八晶体管，所述第八晶体管的源极/漏极中的一个与所述低电位线电性连接，所述第八晶体管的源极/漏极中的另一个与所述上拉节点电性连接，所述第八晶体管的栅极与所述反相模块的输出端电性连接。

10.根据权利要求1所述的GOA电路，其特征在于，所述第N级栅极驱动单元还包括：

级联模块，所述级联模块的控制端与所述上拉节点电性连接，所述级联模块的一端接入所述时钟信号；

上拉模块，所述上拉模块的控制端与所述上拉节点电性连接，所述上拉模块的一端接入所述时钟信号，所述上拉模块的另一端与第N级扫描线电性连接；

第二反馈子模块，所述第二反馈子模块的一端与所述低电位线电性连接，所述第二反馈子模块的控制端与所述反相模块的输出端电性连接；以及

第四反馈子模块，所述第四反馈子模块的一端与所述第二反馈子模块的另一端、所述上拉模块的另一端电性连接，所述第四反馈子模块的另一端与所述级联模块的另一端电性连接，所述第四反馈子模块的控制端与接入所述时钟信号。

11.根据权利要求10所述的GOA电路，其特征在于，所述第二反馈子模块包括第七晶体管，所述第七晶体管的源极/漏极中的一个与所述低电位线电性连接，所述第七晶体管的栅极与所述反相模块的输出端电性连接；

所述第四反馈子模块包括第九晶体管，所述第九晶体管的源极/漏极中的一个与所述第二反馈子模块的另一端、所述上拉模块的另一端电性连接，所述第九晶体管的源极/漏极中的另一个与所述级联模块的另一端电性连接，所述第九晶体管的栅极接入所述时钟信号。

12.根据权利要求1至11任一项所述的GOA电路，其特征在于，所述低电位线用于传输低电位信号；所述反相模块的输出端用于在所述时钟信号的脉冲持续时间中输出部分的所述时钟信号，所述反相模块的输出端还用于在所述脉冲持续时间之外输出部分的所述低电位信号。

13.根据权利要求12所述的GOA电路，其特征在于，所述上拉节点用于提供对应的上拉控制信号，在所述时钟信号的脉冲持续时间中，所述上拉控制信号的电位与所述时钟信号的电位相反。

14.一种阵列基板，其特征在于，包括时钟线和如权利要求1至13任一项所述的GOA电路，所述时钟线用于传输所述时钟信号。

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