CN114283726B - 驱动电路 - Google Patents

Abstract

本发明公开了一种驱动电路。本发明在显示每一帧图像时，每个时钟信号均包括预设数量的周期，并且在所述多个时钟信号中的预先确定的一个目标时钟信号处于最后一个周期的下降沿时，所述多个阵列基板行驱动单元的下拉模块所接收的控制信号处于上升沿。从而提早拉低第三节点的电位，避免第三晶体管、第四晶体管、第十六晶体管和第十七晶体管的长期处于电压应力或电流压应力作用。

Description

驱动电路

技术领域

本发明涉及显示技术领域，尤其涉及一种驱动电路。

背景技术

现有的液晶面板的工艺架构，以Gate driver design(栅极驱动器设计)来划分，可以分为SOC(System on chip，即系统级芯片)驱动扫面线和驱动(Gate driver onarray，即阵列基板栅极驱动器)两种。就产品需求的角度来看，边框越小，也是大家所期望的，所以相较SOC版设计，驱动由于具有较小的边界宽度，可以省去栅极驱动器芯片，降低成本，所以带有驱动的液晶面板势必是未来的主流趋势。

在实际产品中，部分开关管的控制端长时间处于高电平，这些开关管受电压应力或电流压应力作用的时间更长伏安特性容易漂移，导致点灯异常。

发明内容

本发明的目的在于，本发明实施例提供一种驱动电路，旨在有效解决目前部分开关管的控制端长时间处于高电平，这些开关管受电压应力或电流压应力作用的时间更长伏安特性容易漂移，导致点灯异常的问题。

根据本发明的一方面，本发明提供一种驱动电路，其包括级联的多个阵列基板行驱动单元，所述多个阵列基板行驱动单元在显示每一帧图像时由多个时钟信号控制，其特征在于，至少一个阵列基板行驱动单元包括：上拉控制模块、第一反相模块、第二反相模块、第一下拉维持模块、第二下拉维持模块、上拉模块和下拉模块；所述上拉控制模块接收上级阵列基板行驱动单元传输的级传信号以及扫描驱动信号并与所述第一反相模块电连接，所述第一反相模块和所述第一下拉维持模块均电连接至第一节点，所述第二下拉维持模块和所述第二反相模块均电连接至第二节点，所述上拉模块和所述下拉模块均电连接至第三节点，所述上拉模块在显示每一帧图像时接收所述多个时钟信号中对应的一个时钟信号并输出本级的扫描驱动信号以及本级的级传信号，且所述第一下拉维持模块和所述第二下拉维持模块均电连接至所述本级的级传信号的输出端；所述下拉模块接收控制信号，并且当所述控制信号处于高电平时，所述第三节点的电位降低；其中，在显示每一帧图像时，每个时钟信号均包括预设数量的周期，并且在所述多个时钟信号中的预先确定的一个目标时钟信号处于最后一个周期的下降沿时，所述多个阵列基板行驱动单元的下拉模块所接收的控制信号处于上升沿。

进一步地，所述目标时钟信号是在显示每一帧图像时所使用的M个时钟信号中的第M/2个时钟信号。

进一步地，所述上拉控制模块包括：第一晶体管，所述第一晶体管的控制端接收上级阵列基板行驱动单元传输的级传信号，所述第一晶体管的第一端接收上级阵列基板行驱动单元传输的扫描驱动信号，所述第一晶体管的第二端与所述第一反相模块电连接。

进一步地，所述第一反相模块包括：第二晶体管、第三晶体管、第四晶体管和第五晶体管；所述第二晶体管的控制端、所述第二晶体管的第一端和所述第三晶体管的第一端连接至第一低频信号端口，所述第三晶体管的控制端、所述第二晶体管的第二端及所述第四晶体管的第一端相连，所述第三晶体管的第二端和所述第五晶体管的第一端电连接至所述第一节点，所述第四晶体管和所述第五晶体管的控制端电连接至所述第一晶体管的第二端，所述第四晶体管和所述第五晶体管的第二端均与第一电压端口电连接。

进一步地，所述第一下拉维持模块包括：第六晶体管、第七晶体管和第八晶体管；所述第六晶体管、第七晶体管和第八晶体管的控制端电连接至所述第一节点，所述第六晶体管的第一端电连接至所述本级的级传信号的输出端，所述第六晶体管的第二端与第二电压端口电连接，所述第七晶体管的第一端电连接至所述第三节点，所述第七晶体管的第二端和所述第八晶体管的第二端与所述第一电压端口电连接，所述第八晶体管的第一端电连接至所述本级的扫描驱动信号的输出端口。

进一步地，所述第二下拉维持模块包括：第九晶体管、第十晶体管和第十一晶体管；所述第九晶体管、第十晶体管和第十一晶体管的控制端电连接至所述第三节点，所述第九晶体管的第一端电连接至所述本级的扫描驱动信号的输出端口，所述第十晶体管的第一端电连接至所述第三节点，所述第九晶体管和所述第十晶体管的第二端与所述第一电压端口电连接，所述第十一晶体管的第一端电连接至所述本级的级传信号的输出端，所述第十二晶体管的第一端与所述第二电压端口电连接。

进一步地，所述第二反相模块包括：第十二晶体管、第十三晶体管、第十四晶体管和第十五晶体管；所述第十二晶体管的第一端、所述第十三晶体管的第一端和所述第十三晶体管的控制端均连接至第二低频信号端口，所述第十二晶体管的第二端和第十四晶体管的第一端电连接至所述第二节点，所述第十二晶体管的控制端、所述第十三晶体管的第二端和第十五晶体管的第一端相连，所述第十四晶体管的控制端和所述第十五晶体管的控制端均与所述第一晶体管的第二端相连，所述第十四晶体管的第二端和所述第十五晶体管的第二端均与所述第一电压端口电连接。

进一步地，所述上拉模块包括：第十六晶体管和自举电容；所述第十六晶体管的第一端接收对应的时钟信号，所述第十六晶体管的第二端和所述自举电容的第二端电连接至所述本级的级传信号的输出端，所述第十六晶体管的控制端和所述自举电容的第一端电连接至所述第三节点。

进一步地，所述下拉模块包括第十七晶体管和第十八晶体管；所述第十七晶体管和第十八晶体管的控制端接收所述控制信号，所述第十七晶体管的第一端电连接至所述第三节点，所述第十七晶体管的第二端与所述第一电压端口电连接，所述第十八晶体管的第一端电连接至所述本级的级传信号的输出端，所述第十八晶体管的第二端与所述第二电压端口电连接。

进一步地，所述驱动电路还包括第十九晶体管和第二十晶体管；所述第十九晶体管的控制端用于接收重置信号，所述第十九晶体管的第一端和所述第二十晶体管的控制端均电连接至所述第三节点，所述第十九晶体管的第二端与所述第一电压端口电连接，所述第二十晶体管的第一端接收对应的时钟信号，所述第二十晶体管的第二端电连接至所述本级的扫描驱动信号的输出端口。

本发明的优点在于，本发明在显示每一帧图像时，每个时钟信号均包括预设数量的周期，并且在所述多个时钟信号中的预先确定的一个目标时钟信号处于最后一个周期的下降沿时，所述多个阵列基板行驱动单元的下拉模块所接收的控制信号处于上升沿。从而提早拉低第三节点的电位，避免第三晶体管、第四晶体管、第十六晶体管和第十七晶体管的长期处于电压应力或电流压应力作用。

附图说明

下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其它有益效果显而易见。

图1为本发明实施例一提供的一种驱动电路的结构示意图。

图2为本发明实施例二提供的一种驱动电路的结构示意图。

图3为本发明实施例二中的驱动电路的时序图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

如图1所示，为本发明实施例一提供的驱动电路的结构示意图。驱动电路包括级联的多个阵列基板行驱动单元，所述多个阵列基板行驱动单元在显示每一帧图像时由多个时钟信号CK控制，至少一个阵列基板行驱动单元包括：上拉控制模块100、第一反相模块200、第二反相模块500、第一下拉维持模块300、第二下拉维持模块400、上拉模块600和下拉模块700。

示例性地，所述上拉控制模块接收上级阵列基板行驱动单元传输的级传信号ST以及扫描驱动信号G并与所述第一反相模块电连接，所述第一反相模块和所述第一下拉维持模块均电连接至第一节点P，所述第二下拉维持模块和所述第二反相模块均电连接至第二节点K，所述上拉模块和所述下拉模块均电连接至第三节点Q，所述上拉模块在显示每一帧图像时接收所述多个时钟信号CK中对应的一个时钟信号CK并输出本级的扫描驱动信号G以及本级的级传信号ST，且所述第一下拉维持模块和所述第二下拉维持模块均电连接至所述本级的级传信号ST的输出端。

所述下拉模块接收控制信号EV，并且当所述控制信号EV处于高电平时，所述第三节点Q的电位降低。其中，在显示每一帧图像时，每个时钟信号CK均包括预设数量的周期，并且在所述多个时钟信号CK中的预先确定的一个目标时钟信号CK处于最后一个周期的下降沿时，所述多个阵列基板行驱动单元的下拉模块所接收的控制信号EV处于上升沿。

如图2所示，为本发明实施例二提供的驱动电路的结构示意图。驱动电路包括级联的多个阵列基板行驱动单元，所述多个阵列基板行驱动单元在显示每一帧图像时由多个时钟信号CK控制，至少一个阵列基板行驱动单元包括：上拉控制模块100、第一反相模块200、第二反相模块500、第一下拉维持模块300、第二下拉维持模块400、上拉模块600和下拉模块700。

示例性地，所述上拉控制模块接收上级阵列基板行驱动单元传输的级传信号ST以及扫描驱动信号G并与所述第一反相模块电连接，所述第一反相模块和所述第一下拉维持模块均电连接至第一节点P，所述第二下拉维持模块和所述第二反相模块均电连接至第二节点K，所述上拉模块和所述下拉模块均电连接至第三节点Q，所述上拉模块在显示每一帧图像时接收所述多个时钟信号CK中对应的一个时钟信号CK并输出本级的扫描驱动信号G以及本级的级传信号ST，且所述第一下拉维持模块和所述第二下拉维持模块均电连接至所述本级的级传信号ST的输出端。

所述下拉模块接收控制信号EV，并且当所述控制信号EV处于高电平时，所述第三节点Q的电位降低。其中，在显示每一帧图像时，每个时钟信号CK均包括预设数量的周期，并且在所述多个时钟信号CK中的预先确定的一个目标时钟信号CK处于最后一个周期的下降沿时，所述多个阵列基板行驱动单元的下拉模块所接收的控制信号EV处于上升沿。

示例性地，所述目标时钟信号CK是在显示每一帧图像时所使用的M个时钟信号CK中的第M/2个时钟信号CK。

示例性地，所述上拉控制模块包括：第一晶体管T11，所述第一晶体管T11的控制端接收上级阵列基板行驱动单元传输的级传信号ST，所述第一晶体管T11的第一端接收上级阵列基板行驱动单元传输的扫描驱动信号G，所述第一晶体管T11的第二端与所述第一反相模块电连接。

示例性地，所述第一反相模块包括：第二晶体管T51、第三晶体管T53、第四晶体管T52和第五晶体管T54。所述第二晶体管T51的控制端、所述第二晶体管T51的第一端和所述第三晶体管T53的第一端连接至第一低频信号端口LC1，所述第三晶体管T53的控制端、所述第二晶体管T51的第二端及所述第四晶体管T52的第一端相连，所述第三晶体管T53的第二端和所述第五晶体管T54的第一端电连接至所述第一节点P，所述第四晶体管T52和所述第五晶体管T54的控制端电连接至所述第一晶体管T11的第二端，所述第四晶体管T52和所述第五晶体管T54的第二端均与第一电压端口VSSQ电连接。

示例性地，所述第一下拉维持模块包括：第六晶体管T32、第七晶体管T42和第八晶体管T43。所述第六晶体管T32、第七晶体管T42和第八晶体管T43的控制端电连接至所述第一节点P，所述第六晶体管T32的第一端电连接至所述本级的级传信号ST的输出端，所述第六晶体管T32的第二端与第二电压端口VSSG电连接，所述第七晶体管T42的第一端电连接至所述第三节点Q，所述第七晶体管T42的第二端和所述第八晶体管T43的第二端与所述第一电压端口VSSQ电连接，所述第八晶体管T43的第一端电连接至所述本级的扫描驱动信号G的输出端口。

示例性地，所述第二下拉维持模块包括：第九晶体管T73、第十晶体管T43和第十一晶体管T33。所述第九晶体管T73、第十晶体管T43和第十一晶体管T33的控制端电连接至所述第三节点Q，所述第九晶体管T73的第一端电连接至所述本级的扫描驱动信号G的输出端口，所述第十晶体管T43的第一端电连接至所述第三节点Q，所述第九晶体管T73和所述第十晶体管T43的第二端与所述第一电压端口VSSQ电连接，所述第十一晶体管T33的第一端电连接至所述本级的级传信号ST的输出端，所述第十二晶体管T63的第一端与所述第二电压端口VSSG电连接。

示例性地，所述第二反相模块包括：第十二晶体管T63、第十三晶体管T61、第十四晶体管T62和第十五晶体管T64。所述第十二晶体管T63的第一端、所述第十三晶体管T61的第一端和所述第十三晶体管T61的控制端均连接至第二低频信号端口LC2，所述第十二晶体管T63的第二端和第十四晶体管T62的第一端电连接至所述第二节点K，所述第十二晶体管T63的控制端、所述第十三晶体管T61的第二端和第十五晶体管T64的第一端相连，所述第十四晶体管T62的控制端和所述第十五晶体管T64的控制端均与所述第一晶体管T11的第二端相连，所述第十四晶体管T62的第二端和所述第十五晶体管T64的第二端均与所述第一电压端口VSSQ电连接。

示例性地，所述上拉模块包括：第十六晶体管T21和自举电容Cbt。所述第十六晶体管T21的第一端接收对应的时钟信号CK，所述第十六晶体管T21的第二端和所述自举电容Cbt的第二端电连接至所述本级的级传信号ST的输出端，所述第十六晶体管T21的控制端和所述自举电容Cbt的第一端电连接至所述第三节点Q。

示例性地，所述下拉模块包括第十七晶体管T41和第十八晶体管T31。所述第十七晶体管T41和第十八晶体管T31的控制端接收所述控制信号EV，所述第十七晶体管T41的第一端电连接至所述第三节点Q，所述第十七晶体管T41的第二端与所述第一电压端口VSSQ电连接，所述第十八晶体管T31的第一端电连接至所述本级的级传信号ST的输出端，所述第十八晶体管T31的第二端与所述第二电压端口VSSG电连接。

示例性地，所述第十九晶体管T44的控制端用于接收重置信号Reset，所述第十九晶体管T44的第一端和所述第二十晶体管T22的控制端均电连接至所述第三节点Q，所述第十九晶体管T44的第二端与所述第一电压端口VSSQ电连接，所述第二十晶体管T22的第一端接收对应的时钟信号CK，所述第二十晶体管T22的第二端电连接至所述本级的扫描驱动信号G的输出端口。

结合参阅图3，示例性地，GOA电路设置有12个时钟信号CK，每个时钟信号CK之间的延迟时间为1H。在每一帧画面中，每个时钟信号CK具有181和周期，所述目标时钟信号CK是在显示每一帧图像时所使用的M个时钟信号CK中在第181周期中的第M/2个时钟信号CK。

本发明在显示每一帧图像时，每个时钟信号CK均包括预设数量的周期，并且在所述多个时钟信号CK中的预先确定的一个目标时钟信号CK处于最后一个周期的下降沿时，所述多个阵列基板行驱动单元的下拉模块所接收的控制信号处于上升沿。从而提早拉低第三节点Q的电位，避免第三晶体管、第四晶体管、第十六晶体管和第十七晶体管的长期处于电压应力或电流压应力作用。

综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。

Claims (9)

1.一种驱动电路，用于显示图像，其包括级联的多个阵列基板行驱动单元，所述多个阵列基板行驱动单元在显示每一帧图像时由多个时钟信号控制，其特征在于，至少一个阵列基板行驱动单元包括：上拉控制模块、第一反相模块、第二反相模块、第一下拉维持模块、第二下拉维持模块、上拉模块和下拉模块；

所述上拉控制模块接收上级阵列基板行驱动单元传输的级传信号以及扫描驱动信号并与所述第一反相模块电连接，所述第一反相模块和所述第一下拉维持模块均电连接至第一节点，所述第二下拉维持模块和所述第二反相模块均电连接至第二节点，所述上拉模块和所述下拉模块均电连接至第三节点，所述上拉模块在显示每一帧图像时接收所述多个时钟信号中对应的一个时钟信号并输出本级的扫描驱动信号以及本级的级传信号，且所述第一下拉维持模块和所述第二下拉维持模块均电连接至所述本级的级传信号的输出端；

所述下拉模块接收控制信号，并且当所述控制信号处于高电平时，所述第三节点的电位降低；

其中，在显示每一帧图像时，每个时钟信号均包括预设数量的周期，并且在所述多个时钟信号中的预先确定的一个目标时钟信号处于最后一个周期的下降沿时，所述多个阵列基板行驱动单元的下拉模块所接收的控制信号处于上升沿；

所述目标时钟信号是在显示每一帧图像时所使用的M个时钟信号中的第M/2个时钟信号。

2.根据权利要求1所述的驱动电路，其特征在于，所述上拉控制模块包括：第一晶体管，所述第一晶体管的控制端接收上级阵列基板行驱动单元传输的级传信号，所述第一晶体管的第一端接收上级阵列基板行驱动单元传输的扫描驱动信号，所述第一晶体管的第二端与所述第一反相模块电连接。

3.根据权利要求2所述的驱动电路，其特征在于，所述第一反相模块包括：第二晶体管、第三晶体管、第四晶体管和第五晶体管；

所述第二晶体管的控制端、所述第二晶体管的第一端和所述第三晶体管的第一端连接至第一低频信号端口，所述第三晶体管的控制端、所述第二晶体管的第二端及所述第四晶体管的第一端相连，所述第三晶体管的第二端和所述第五晶体管的第一端电连接至所述第一节点，所述第四晶体管和所述第五晶体管的控制端电连接至所述第一晶体管的第二端，所述第四晶体管和所述第五晶体管的第二端均与第一电压端口电连接。

4.根据权利要求3所述的驱动电路，其特征在于，所述第一下拉维持模块包括：第六晶体管、第七晶体管和第八晶体管；

所述第六晶体管、第七晶体管和第八晶体管的控制端电连接至所述第一节点，所述第六晶体管的第一端电连接至所述本级的扫描驱动信号的输出端口，所述第六晶体管的第二端与第二电压端口电连接，所述第七晶体管的第一端电连接至所述第三节点，所述第七晶体管的第二端和所述第八晶体管的第二端与所述第一电压端口电连接，所述第八晶体管的第一端电连接至所述本级的级传信号的输出端。

5.根据权利要求4所述的驱动电路，其特征在于，所述第二下拉维持模块包括：第九晶体管、第十晶体管和第十一晶体管；

所述第九晶体管、第十晶体管和第十一晶体管的控制端电连接至所述第二节点，所述第九晶体管的第一端电连接至所述本级的扫描驱动信号的输出端口，所述第十晶体管的第一端电连接至所述第三节点，所述第九晶体管和所述第十晶体管的第二端与所述第一电压端口电连接，所述第十一晶体管的第一端电连接至所述本级的扫描驱动信号的输出端口，所述第十一晶体管的第二端与所述第二电压端口电连接。

6.根据权利要求5所述的驱动电路，其特征在于，所述第二反相模块包括：第十二晶体管、第十三晶体管、第十四晶体管和第十五晶体管；

所述第十二晶体管的第一端、所述第十三晶体管的第一端和所述第十三晶体管的控制端均连接至第二低频信号端口，所述第十二晶体管的第二端和第十四晶体管的第一端电连接至所述第二节点，所述第十二晶体管的控制端、所述第十三晶体管的第二端和第十五晶体管的第一端相连，所述第十四晶体管的控制端和所述第十五晶体管的控制端均与所述第一晶体管的第二端相连，所述第十四晶体管的第二端和所述第十五晶体管的第二端均与所述第一电压端口电连接。

7.根据权利要求6所述的驱动电路，其特征在于，所述上拉模块包括：第十六晶体管和自举电容；

所述第十六晶体管的第一端接收对应的时钟信号，所述第十六晶体管的第二端和所述自举电容的第二端电连接至所述本级的扫描驱动信号的输出端口，所述第十六晶体管的控制端和所述自举电容的第一端电连接至所述第三节点。

8.根据权利要求7所述的驱动电路，其特征在于，所述下拉模块包括第十七晶体管和第十八晶体管；

所述第十七晶体管和第十八晶体管的控制端接收所述控制信号，所述第十七晶体管的第一端电连接至所述第三节点，所述第十七晶体管的第二端与所述第一电压端口电连接，所述第十八晶体管的第一端电连接至所述本级的扫描驱动信号的输出端口，所述第十八晶体管的第二端与所述第二电压端口电连接。

9.根据权利要求1-8任一所述的驱动电路，其特征在于，所述驱动电路还包括第十九晶体管和第二十晶体管；

所述第十九晶体管的控制端用于接收重置信号，所述第十九晶体管的第一端和所述第二十晶体管的控制端均电连接至所述第三节点，所述第十九晶体管的第二端与第一电压端口电连接，所述第二十晶体管的第一端接收对应的时钟信号，所述第二十晶体管的第二端电连接至所述本级的级传信号的输出端。