KR20180081589A - 액정 디스플레이 장치 및 goa 회로 - Google Patents

액정 디스플레이 장치 및 goa 회로 Download PDF

Info

Publication number
KR20180081589A
KR20180081589A KR1020187016732A KR20187016732A KR20180081589A KR 20180081589 A KR20180081589 A KR 20180081589A KR 1020187016732 A KR1020187016732 A KR 1020187016732A KR 20187016732 A KR20187016732 A KR 20187016732A KR 20180081589 A KR20180081589 A KR 20180081589A
Authority
KR
South Korea
Prior art keywords
clock signal
terminal coupled
output terminal
coupled
scan line
Prior art date
Application number
KR1020187016732A
Other languages
English (en)
Other versions
KR102135942B1 (ko
Inventor
펭 두
Original Assignee
센젠 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 센젠 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 filed Critical 센젠 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드
Publication of KR20180081589A publication Critical patent/KR20180081589A/ko
Application granted granted Critical
Publication of KR102135942B1 publication Critical patent/KR102135942B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3696—Generation of voltages supplied to electrode drivers
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0404—Matrix technologies
    • G09G2300/0408—Integration of the drivers onto the display substrate
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Shift Register Type Memory (AREA)
  • Liquid Crystal (AREA)
  • Electronic Switches (AREA)

Abstract

LCD를 위한 GOA 회로는 캐스케이드로 연결된 GOA 유닛을 포함하고, 복수의 GOA 유닛은 스테이지에 형성된다. 제 n 스테이지의 GOA 유닛은 스캔 라인에 대응한다. 스캔 라인은 제 n 스캔 라인, 제 (n+1) 스캔 라인, 및 제 (n+2) 스캔 라인을 포함한다. 제 n 스테이지에서 GOA 유닛은, 제 1 풀다운 유지 회로, 풀업 회로, 부트스트랩 커패시턴스 회로, 풀다운 회로 및 클럭 회로를 포함한다. 개선된 GOA 회로는 하나의 스테이지에서 세 개의 게이트 라인의 출력에 대응한다. 따라서, GOA 회로의 다수의 스테이지가 축소된다. 종래의 GOA 회로의 스테이지의 1/3만이 필요하게 된다. GOA 회로의 수가 감소하기 때문에 각 스테이지에서 GOA 회로에 더 큰 설계 유연성이 제공된다. 이는 좁은 베젤의 설계에 이롭다.

Description

액정 디스플레이 장치 및 GOA 회로
본 발명은 액정 디스플레이(LCD)에 관한 것으로, 보다 상세하게는 LCD에 적용되는 게이트 드라이버 온 어레이(GOA) 회로에 관한 것이다.
좁은 베젤의 설계는 시장에서 매우 인기가 있다. 반면에, 패널의 가장자리는 서서히 감소한다. 각 스테이지에서 GOA 회로의 배선 레이아웃의 높이(h)는 종래의 GOA 회로의 해당 픽셀 크기와 일치한다. 4k 또는 그 이상의 인치 당 픽셀(PPI) 해상도를 갖는 디스플레이 패널을 사용하는 제품이 인기가 있어지기 때문에 픽셀의 크기가 작아진다. 즉, GOA 회로의 배선 레이아웃을 위한 공간 또한 감소한다. 높이의 제한은 넓은 폭에 대해 보상되며, 좁은 베젤의 설계에 매우 불리하다.
트라이게이트(tri-gate) 구조는 비용을 감소시키는 일반적인 방법이다. 트라이게이트 구조에 관하여, 데이터 라인의 수는 기존 설계의 1/3배인 반면, 스캔 라인의 수는 기존 설계의 3배이다. 데이터 라인의 사용이 크게 감소한다. 일반적으로 소스 칩, 즉 소스 집적 회로(IC)는 게이트 칩, 즉 게이트 IC 보다 비싸기 때문에 비용 절감이라는 목표를 달성할 수 있다. GOA회로와 트라이게이트 구조의 사용은 게이트 IC 없이 상당수의 소스 IC가 패널에 사용되는 것을 가능하게 한다. 그러므로 패널의 비용이 감소하며 시장에서 경쟁력이 있다.
그러나, 트라이게이트의 구조가 적용된 후에 스캔 라인의 수가 기존 설계의 3배가 되기 때문에 각 스테이지에서 GOA 회로를 위한 공간이 더 작아진다. 종래의 회로의 구조에 기초하여, GOA 영역의 폭은 희생되었지만, 오늘날 인기있는 베젤 설계에 불리하지는 않다.
트라이게이트는 종종 저가의 패널에 사용된다. FHD(full high definition) 패널을 예로 들면, 표준 패널은 1080개의 게이트 라인 및 5670개의 데이터 라인을 포함한다. 총 6840개의 신호 라인이 사용된다. 트라이게이트를 갖는 패널은 3240의 공통 게이트 라인 및 1920개의 데이터 라인을 갖는다. 총 5160개의 신호 라인이 사용된다. 트라이게이트를 갖는 패널이 표준 패널보다 더 적은 신호 라인을 갖는 것은 명백하다. 게이트 라인은 GOA와 집적된 트라이게이트 구조에 대해 필요하지 않다. 그러므로 패널의 비용이 최대 규모로 감소된다.
게이트 신호 노드(Q(n)) 는 GOA 회로의 임계 전위이다. 게이트 신호 노드(Q(n))가 고 전압 레벨에 있을 경우 GOA 회로는 개방 및 출력을 유지한다. 반대로, GOA 회로는 게이트 신호 노드(Q(n))가 저 전압 레벨에 있을 경우 폐쇄 상태를 유지한다. 한편, GOA 회로에 의한 게이트 신호 출력 또한 저 전압 레벨에 있다.
도 1을 참조하면, 도 1은 종래의 GOA 회로(10)의 회로도이다. GOA 회로(10)는 복수의 GOA 유닛(15)을 포함한다. 복수의 GOA 유닛(15)는 캐스케이드(cascade) 연결되어있다. 제 n 스테이지의 GOA 유닛(15)는 대응하는 스캔 라인(G(n))을 충전한다. GOA 유닛(15)는 클럭 회로(100), 풀다운 회로(200), 부트스트랩 커패시턴스 회로(300), 풀업 회로(400) 및 풀다운 회로(500)를 포함한다. GOA 유닛(15)의 기본 구조은 클럭 회로(100), 풀다운 회로(200), 부트스트랩 커패시턴스 회로(300) 및 풀업 회로(400)이다. GOA 유닛(15)는 네 개의 박막 트랜지스터(TFT)와 커패시터를 포함한다. 비정질 실리콘은 불안정하고 신뢰할 수 없기 때문에, 기본 구조를 제외하고 풀다운 회로(500)가 또한 필요하다. 풀다운 회로(500)의 주요 기능은 게이트 라인(G(n))의 전압을 풀다운 하는 것, 즉, GOA 회로 및 게이트 신호 노드(Q(n))의 출력이 저 전압으로 유지되도록 하고 동작시 GOA 회로의 안정성이 향상을 보장하는 것이다.
종래의 설계에서는 두 개의 보조 풀다운 회로가 일반적으로 사용된다. 보조 풀다운 회로의 기능은 게이트 신호 노드(Q(n)) 가 저 전압 레벨을 유지할 수 있도록 GOA 회로가 폐쇄될 경우 게이트 신호 노드(Q(n))의 전압을 풀다운하는 것이다. 이는 패널의 정상적인 작동 상태와 패널의 안정성 증가를 보장한다. 보조 풀다운 회로는 일반적으로 더 많은 TFT를 포함한다. 이러한 TFT는 더 넓은 공간을 점유하며 좁은 베젤을 고려할 경우 불리하다. 두 개의 보조 풀다운 회로에 관해서는, 다음과 같이 상세한 설명이 제공된다. 또한 도 2를 참고한다.
도 2 및 도 3을 참조하면, 도 2는 종래의 다른 GOA 회로(20)의 회로도이다. 도 3은 도 2에 도시된 GOA 회로(20)에 인가되는 신호의 파형을 나타낸다. 도 1과 비교하면, 풀다운 회로(500)는 제 1 보조 풀다운 회로(510) 및 제 2 보조 풀다운 회로(520)를 포함한다. 제 1 보조 풀다운 회로(510) 및 제 2 보조 풀다운 회로(520)는 저주파 신호(LC1) 및 저주파 신호(LC2)에 의해 각각 제어된다. 제 1 보조 풀다운 회로(510) 및 제 2 보조 풀다운 회로(520)는 게이트 라인이 폐쇄되었을 경우 GOA 회로의 출력 단자 및 게이트 신호 노드(Q(n))이 저 전압에서 유지되도록 상이한 시간 주기에서 택일적으로 작동한다. 저주파 신호(LC1) 와 저주파 신호(LC2)는 반대이다. 저주파 신호(LC1)가 고 전압 레벨일 경우, 제 1 보조 풀다운 회로(510)는 게이트 라인(G(n))의 전압을 풀다운하는데 사용되는 반면, 제 2 보조 풀다운 회로(520)는 이 경우 낮은 전압 레벨이다. 복수의 프레임 후에, 저주파 신호(LC1)는 저 전압 레벨이 되고, 저주파 신호(LC2)는 고 전압 레벨이된다. 제 2 보조 풀다운 회로(520)는 게이트 라인(G(n))의 전압을 풀다운시키는 데 사용된다. 또한, 풀다운 회로(500)는 다른 구조를 가질 수 있다. 도 3은 게이트 라인의 대응 신호를 생성하기 위해 약 100 프레임마다 한번씩 스위칭하는 저주파 신호(LC1) 및 저주파 신호(LC2)로 동작하는 여섯 스테이지에서의 CK 신호를 도시한다. 도 2에 도시된 회로의 특징은, 모든 스테이지에서 GOA 회로가 게이트 라인(G(n))의 출력에 대응한다는 것이다. 패널이 트라이게이트 구조를 채택하면 스캔 라인의 수는 원래 설계의 3 배이며 각 스테이지에서 GOA 회로가 차지하는 공간의 높이는 원래 설계의 1/3배가된다. 배선 레이아웃의 폭을 넓어져야 한다. 그 결과, 패널의 가장자리가 넓어져야 하며, 이는 인기있는 좁은 베젤 설계에 불리하다.
따라서, 종래 기술에서 발생하는 문제를 해결하기 위해 LCD에 적용 되는 GOA 회로를 제안할 필요가 있다.
본 발명의 목적은 LCD에 적용되는 GOA회로를 제안하는 것이다.
본 발명에 따르면, 액정 디스플레이(LCD)를 위한 게이트 드라이버 온 어레이(GOA) 회로는 캐스케이드(cascade)로 연결된 복수의 GOA 유닛을 포함하고, 복수의 GOA 유닛은 스테이지에 형성되고, 제 n 스테이지에서 GOA 유닛은 적어도 하나의 스캔 라인에 대응하고, 적어도 하나의 스캔 라인은 제 n 스캔 라인, 제 (n+1) 스캔 라인, 및 제 (n+2) 스캔 라인을 포함한다.
제 n 스테이지에서 GOA 유닛은 제 1 풀다운 유지 회로, 풀업 회로, 부트스트랩 커패시턴스 회로, 풀다운 회로, 클럭 회로를 포함한다.
제 1 풀다운 유지 회로는 게이트 신호 노드에 연결된다. 풀업 회로는 게이트 신호 노드를 통해 제 1 풀다운 유지 회로에 연결된다. 부트스트랩 커패시턴스 회로는 게이트 신호 노드를 통해 풀업 회로에 연결된다. 풀다운 회로는 게이트 신호 노드를 통해 부트스트랩 커패시턴스 회로에 연결된다. 클럭 회로는 게이트 신호 노드를 통해 부트스트랩 커패시턴스 회로에 연결되고 제 1 클럭 신호를 수신한다.
제 1 풀다운 유지 회로 및 풀다운 회로는 직류 저 전원 전압에 연결된다.
클럭 회로는 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 및 제 4 트랜지스터를 포함한다. 제 1 트랜지스터는 게이트 신호 노드에 연결된 제 1 제어 단자, 제 1 클럭 신호에 연결된 제 1 입력 단자 및 제 n 스테이지에서 스타트 펄스를 출력하는 제 1 출력 단자를 포함한다. 제 2 트랜지스터는 게이트 신호 노드에 연결된 제 2 제어 단자, 제 1 클럭 신호에 연결된 제 2 입력 단자 및 제 n 스캔 라인에 연결된 제 2 출력 단자를 포함한다. 제 3 트랜지스터는 게이트 신호 노드에 연결된 제 3 제어 단자, 제 1 클럭 신호에 연결된 제 3 입력 단자 및 제 (n+1) 스캔 라인에 연결된 제 3 출력 단자를 포함한다. 제 4 트랜지스터는 게이트 신호 노드에 연결된 제 4 제어 단자, 제 1 클럭 신호에 연결된 제 4 입력 단자 및 제 (n+2) 스캔 라인에 연결된 제 4 출력 단자를 포함한다.
바람직한 일 실시예에 따르면, 부트스트랩 커패시턴스 회로는 각각 제 n 스테이지에서 게이트 신호 노드 및 스타트 펄스에 연결된 두 개의 단자를 포함하는 제 1 커패시터를 포함한다.
바람직한 일 실시예에 따르면, 풀업 회로는 제 (n-3) 스테이지에서 스타트 펄스를 수신하는 제 5 제어 단자, 제 5 제어 단자에 연결되는 제 5 입력 단자, 게이트 신호 노드에 연결되는 제 5 출력 단자를 포함하는 제 5 트랜지스터를 포함한다.
바람직한 일 실시예에 따르면, 제 1 풀다운 유지 회로는 제 (n+3) 스테이지에서 스타트 펄스를 수신하는 제 6 제어 단자, 직류 저 전원 전압에 연결되는 제 6 입력 단자, 게이트 신호 노드에 연결되는 제 6 출력 단자를 포함하는 제 6 트랜지스터; 게이트 신호 노드 단자에 연결되는 제 7 제어 단자, 직류 저 전원 전압에 연결되는 제 7 입력 단자를 포함하는 제 7 트랜지스터; 직류 고 공급 전압에 연결되는 제 8 제어 단자, 제 8 제어 단자에 연결되는 제 8 출력 단자, 제 7 출력 단자에 연결되는 제 8 입력 단자를 포함하는 제 8 트랜지스터; 게이트 신호 노드 단자에 연결되는 제 9 제어 단자, 직류 저 전원 전압에 연결되는 제 9 입력 단자를 포함하는 제 9 트랜지스터; 제 7 출력 단자에 연결되는 제 10 제어 단자, 제 9 출력 단자에 연결되는 제 10 입력 단자, 제 8 출력 단자에 연결되는 제 10 출력 단자를 포함하는 제 10 트랜지스터; 제 10 입력 단자에 연결되는 제 11 제어 단자, 직류 저 전원 전압에 연결되는 제 11 입력 단자, 게이트 신호 노드 단자에 연결되는 제 11 출력 단자를 포함하는 제 11 트랜지스터; 제 10 입력 단자에 연결되는 제 12 제어 단자, 직류 저 전원 전압에 연결되는 제 12 입력 단자, 제 n 스테이지에서 스타트 펄스에 연결되는 제 12 출력 단자를 포함하는 제 12 트랜지스터를 포함한다.
바람직한 일 실시예에 따르면, 풀다운 회로는 제 1 풀다운 유지 회로에 연결된 제 13 제어 단자, 직류 저 전원 전압에 연결된 제 13 입력 단자, 제 n 스캔 라인에 연결된 제 13 출력 단자를 포함하는 제 13 트랜지스터; 제 2 클럭에 연결된 제 14 제어 단자, 직류 저 전원 전압에 연결된 제 14 입력 단자 및 제 n 스캔 라인에 연결된 제 14 출력 단자를 포함하는 제 14 트랜지스터; 제 4 클럭 신호에 연결된 제 15 제어 단자, 직류 저 전원 전압에 연결된 제 15 입력 단자 및 제 n 스캔 라인에 연결된 제 15 출력 단자를 포함하는 제 15 트랜지스터; 제 1 풀다운 유지 회로에 연결된 제 16 제어 단자, 직류 저 전원 전압에 연결된 제 16 입력 단자, 제 (n+1) 스캔 라인에 연결된 제 16 출력 단자를 포함하는 제 16 트랜지스터; 제 3 클럭 신호에 연결된 제 17 제어 단자, 직류 저 전원 전압에 연결된 제 17 입력 단자, 제 (n+1) 스캔 라인에 연결된 제 17 출력 단자를 포함하는 제 17 트랜지스터; 제 5 클럭 신호에 연결된 제 18 제어 단자, 직류 저 전원 전압이 연결된 제 18 입력 단자 및 제 (n+1) 스캔 라인에 연결된 제 18 출력 단자를 포함하는 제 18 트랜지스터; 제 1 풀다운 유지 회로에 연결된 제 19 제어 단자, 직류 저 전원 전압에 연결된 제 19 입력 단자 및 제 (n+2) 스캔 라인에 연결된 제 19 출력 단자를 포함하는 제 19 트랜지스터; 제 4 클럭 신호에 연결된 제 20 제어 단자, 직류 저 전원 전압에 연결된 제 20 입력 단자 및 제 (n+2) 스캔 라인에 연결된 제 20 출력 단자를 포함하는 제 20 트랜지스터; 제 6 클럭 신호에 연결된 제 21 제어 단자, 직류 저 전원 전압에 연결된 제 21 입력 단자, 제 (n+2) 단자에 연결된 제 21 출력 단자를 갖는 제 21 트랜지스터를 포함한다.
바람직한 일 실시예에 따르면, GOA회로는 제 2 풀다운 유지 회로를 더 포함하며, 제 2 풀다운 유지 회로는 제 4 클럭 신호에 연결된 제 22 제어 단자, 직류 저 전원 전압에 연결된 제 22 입력 단자 및 게이트 신호 노드에 연결된 제 22 출력 단자를 포함하는 제 22 트랜지스터; 제 4 클록 신호에 연결된 제 23 제어 단자, 직류 저 전원 전압에 연결된 제 23 입력 단자, 제 n 스테이지에서 스타트 펄스에 연결된 제 23 출력 단자를 포함하는 제 23 트랜지스터를 포함한다.
바람직한 일 실시예에 따르면, 제 1 클럭 신호의 주기, 제 2 클럭 신호의 주기 및 제 3 클럭 신호의 주기는 동일하고, 제 1 클럭 신호, 제 2 클럭 신호 및 제 3 클럭 신호는 1/3주기의 차이에 기반하여 연속적으로 발생한다.
바람직한 일 실시예에 따르면, 제 4 클럭 신호는 제 1 클럭 신호와 반대이고, 제 5 클럭 신호는 제 2 클럭 신호와 반대이고, 제 6 클럭 신호는 제 3 클럭 신호와 반대이다.
본 발명에 따르면, 액정 디스플레이(LCD)를 위한 게이트 드라이버 온 어레이(GOA) 회로는 캐스케이드(cascade)로 연결된 복수의 GOA 유닛을 포함하고, 복수의 GOA 유닛은 스테이지에 형성되고, 제 n 스테이지에서 GOA 유닛은 적어도 하나의 스캔 라인에 대응하고, 적어도 하나의 스캔 라인은 제 (n+3) 스캔 라인, 제 (n+4) 스캔 라인, 및 제 (n+5) 스캔 라인을 포함한다.
제 n 스테이지에서 GOA 유닛은 게이트 신호 노드에 연결된 제 1 풀다운 유지 회로; 게이트 신호 노드를 통해 제 1 풀다운 유지 회로에 연결된 풀업 회로; 게이트 신호 노드를 통해 풀업 회로에 연결된 부트스트랩 커패시턴스 회로; 게이트 신호 노드를 통해 부트스트랩 커패시턴스 회로에 연결된 풀다운 회로; 및 게이트 신호 노드를 통해 부트스트랩 커패시턴스 회로에 연결되고 제 4 클럭 신호를 수신하는 클럭 회로; 를 포함한다.
제 1 풀다운 유지 회로 및 풀다운 회로는 직류 저 전원 전압에 연결된다.
클럭 회로는 게이트 신호 노드에 연결된 제 1 제어 단자, 제 4 클럭 신호에 연결된 제 1 입력 단자 및 제 (n+3) 스테이지에서 스타트 펄스를 출력하는 제 1 출력 단자를 포함하는 제 1 트랜지스터; 게이트 신호 노드에 연결된 제 2 제어 단자, 제 4 클럭 신호에 연결된 제 2 입력 단자 및 제 (n+4) 스캔 라인에 연결된 제 2 출력 단자를 포함하는 제 2 트랜지스터; 게이트 신호 노드에 연결된 제 3 제어 단자, 제 4 클럭 신호에 연결된 제 3 입력 단자 및 제 (n+5) 스캔 라인에 연결된 제 3 출력 단자를 포함하는 제 3 트랜지스터; 및 게이트 신호 노드에 연결된 제 4 제어 단자, 제 4 클럭 신호에 연결된 제 4 입력 단자 및 제 (n+5) 스캔 라인에 연결된 제 4 출력 단자를 포함하는 제 4 트랜지스터; 를 포함한다.
바람직한 일 실시예에 따르면, 부트스트랩 커패시턴스 회로는 각각 제 (n+3) 스테이지에서 게이트 신호 노드 및 스타트 펄스에 연결된 두 개의 단자를 포함하는 제 1 커패시터를 포함한다.
바람직한 일 실시예에 따르면, 풀업 회로는 제 n 스테이지에서 스타트 펄스를 수신하는 제 5 제어 단자, 제 5 제어 단자에 연결되는 제 5 입력 단자, 게이트 신호 노드에 연결되는 제 5 출력 단자를 포함하는 제 5 트랜지스터를 포함한다.
바람직한 일 실시예에 따르면, 제 1 풀다운 유지 회로는, 제 (n+6) 스테이지에서 스타트 펄스를 수신하는 제 6 제어 단자, 직류 저 전원 전압에 연결되는 제 6 입력 단자, 게이트 신호 노드에 연결되는 제 6 출력 단자를 포함하는 제 6 트랜지스터; 게이트 신호 노드 단자에 연결되는 제 7 제어 단자, 직류 저 전원 전압에 연결되는 제 7 입력 단자를 포함하는 제 7 트랜지스터; 직류 고 공급 전압에 연결되는 제 8 제어 단자, 제 8 제어 단자에 연결되는 제 8 출력 단자, 제 7 출력 단자에 연결되는 제 8 입력 단자를 포함하는 제 8 트랜지스터; 게이트 신호 노드 단자에 연결되는 제 9 제어 단자, 직류 저 전원 전압에 연결되는 제 9 입력 단자를 포함하는 제 9 트랜지스터; 제 7 출력 단자에 연결되는 제 10 제어 단자, 제 9 출력 단자에 연결되는 제 10 입력 단자, 제 8 출력 단자에 연결되는 제 10 출력 단자를 포함하는 제 10 트랜지스터; 제 10 입력 단자에 연결되는 제 11 제어 단자, 직류 저 전원 전압에 연결되는 제 11 입력 단자, 게이트 신호 노드 단자에 연결되는 제 11 출력 단자를 포함하는 제 11 트랜지스터; 제 10 입력 단자에 연결되는 제 12 제어 단자, 직류 저 전원 전압에 연결되는 제 12 입력 단자, 제 (n+3) 스테이지에서 스타트 펄스에 연결되는 제 12 출력 단자를 포함하는 제 12 트랜지스터를 포함한다.
바람직한 일 실시예에 따르면, 풀다운 회로는, 제 1 풀다운 유지 회로에 연결된 제 13 제어 단자, 직류 저 전원 전압에 연결된 제 13 입력 단자, 제 (n+3) 스캔 라인에 연결된 제 13 출력 단자를 포함하는 제 13 트랜지스터; 제 1 클럭에 연결된 제 14 제어 단자, 직류 저 전원 전압에 연결된 제 14 입력 단자 및 제 (n+3) 스캔 라인에 연결된 제 14 출력 단자를 포함하는 제 14 트랜지스터; 제 3 클럭 신호에 연결된 제 15 제어 단자, 직류 저 전원 전압에 연결된 제 15 입력 단자 및 제 (n+3) 스캔 라인에 연결된 제 15 출력 단자를 포함하는 제 15 트랜지스터; 제 1 풀다운 유지 회로에 연결된 제 16 제어 단자, 직류 저 전원 전압에 연결된 제 16 입력 단자, 제 (n+4) 스캔 라인에 연결된 제 16 출력 단자를 포함하는 제 16 트랜지스터; 제 2 클럭 신호에 연결된 제 17 제어 단자, 직류 저 전원 전압에 연결된 제 17 입력 단자, 제 (n+4) 스캔 라인에 연결된 제 17 출력 단자를 포함하는 제 17 트랜지스터; 제 4 클럭 신호에 연결된 제 18 제어 단자, 직류 저 전원 전압이 연결된 제 18 입력 단자 및 제 (n+4) 스캔 라인에 연결된 제 18 출력 단자를 포함하는 제 18 트랜지스터; 제 1 풀다운 유지 회로에 연결된 제 19 제어 단자, 직류 저 전원 전압에 연결된 제 19 입력 단자 및 제 (n+5) 스캔 라인에 연결된 제 19 출력 단자를 포함하는 제 19 트랜지스터; 제 3 클럭 신호에 연결된 제 20 제어 단자, 직류 저 전원 전압에 연결된 제 20 입력 단자 및 제 (n+5) 스캔 라인에 연결된 제 20 출력 단자를 포함하는 제 20 트랜지스터; 제 5 클럭 신호에 연결된 제 21 제어 단자, 직류 저 전원 전압에 연결된 제 21 입력 단자, 제 (n+5) 단자에 연결된 제 21 출력 단자를 갖는 제 21 트랜지스터를 포함한다.
바람직한 일 실시예에 따르면, GOA 회로는 제 2 풀다운 유지 회로를 더 포함하며, 제 2 풀다운 유지 회로는 제 1 클럭 신호에 연결된 제 22 제어 단자, 직류 저 전원 전압에 연결된 제 22 입력 단자 및 게이트 신호 노드에 연결된 제 22 출력 단자를 포함하는 제 22트랜지스터; 제 1 클록 신호에 연결된 제 23 제어 단자, 직류 저 전원 전압에 연결된 제 23 입력 단자, 제 (n+3) 스테이지에서 스타트 펄스에 연결된 제 23 출력 단자를 포함하는 제 23 트랜지스터를 포함한다.
바람직한 일 실시예에 따르면, 제 1 클럭 신호의 주기, 제 2 클럭 신호의 주기 및 제 3 클럭 신호의 주기는 동일하고, 제 1 클럭 신호, 제 2 클럭 신호 및 제 3 클럭 신호는 1/3주기의 차이에 기반하여 순차적으로 발생한다.
바람직한 일 실시예에 따르면, 제 4 클럭 신호는 제 1 클럭 신호와 반대이고, 제 5 클럭 신호는 제 2 클럭 신호와 반대이고, 제 6 클럭 신호는 제 3 클럭 신호와 반대이다.
세 개의 게이트를 포함하는 GOA 회로와 관련하여, 본 발명은 개선된 GOA 회로를 제안한다. 개선된 GOA 회로는 하나의 스테이지에서 세 개의 게이트 라인의 출력에 대응하는 반면, 종래의 GOA 회로는 하나의 스테이지에서 하나의 게이트 라인의 출력에 대응한다. 따라서, GOA 회로의 다수의 스테이지가 축소된다. 종래의 GOA 회로의 스테이지의 1/3만이 필요하게 된다. GOA 회로의 수가 감소하기 때문에 각 스테이지에서 GOA 회로에 더 큰 설계 유연성이 제공된다. 이는 좁은 베젤의 설계에 이롭다.
도 1은 종래의 GOA 회로의 회로도이다.
도 2는 다른 종래의 GOA 회로의 회로도이다.
도 3은 도 2에 도시된 GOA 회로에 인가되는 신호의 파형을 도시한다.
도 4는 본 발명의 바람직한 제 1 실시예에 따른 GOA 회로의 회로도이다.
도 5는 본 발명의 바람직한 제 2 실시예에 따른 GOA 회로의 회로도이다.
도 6은 도 4 및 도 5에 도시된 GOA 회로에 인가되는 신호의 파형을 도시한다.
도 7은 본 발명의 바람직한 제 3 실시예에 따른 GOA 회로의 회로도이다.
도 8은 본 발명의 바람직한 제 4 실시예에 따른 GOA 회로의 회로도이다.
본 명세서에서 "아래", "하부", "위", "상부"등과 같은 공간적으로 상대적인 용어는 도면에 도시된 바와 같은 다른 요소(들) 또는 특징(들)에 대한 하나의 요소 또는 특징의 관계를 기술하기 위한 설명을 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방향 이외에 사용 시 또는 작동 시 장치의 상이한 방향을 포함하도록 의도된 것으로 이해될 것이다.
도 4는 본 발명의 제 1 실시예에 따른 GOA 회로(30)의 구성을 나타내는 회로도이다. GOA 회로(30)는 액정 디스플레이(LCD)에 사용된다. GOA 회로(30)는 복수의 GOA 유닛(35)을 포함한다. 복수의 GOA 유닛(35)은 캐스케이드로 연결되어 복수의 스테이지에 GOA유닛(35)를 형성한다. 제 n 스테이지의 GOA 유닛(35)은 하나의 스테이지에서 적어도 하나의 스캔 라인에 대응한다. 적어도 하나의 스캔 라인은 제 n 스테이지에서 스캔 라인(G(n)), 제 (n+1) 스테이지에서 스캔 라인(G(n+1)), 제 (n+2)스테이지에서 스캔 라인(G(n+2))을 포함한다. 제 n 스테이지의 GOA 유닛(35)은 제 1 풀다운 유지 회로(500), 풀업 회로(400), 부트스트랩 커패시턴스 회로(300), 풀다운 회로(200) 및 클럭 회로(100)를 포함한다.
제 1 풀다운 유지 회로(500)는 게이트 신호 노드(Q(n))에 연결된다. 풀업 회로(400)는 게이트 신호 노드(Q(n))을 통해 제 1 풀다운 유지 회로(500)에 연결된다. 부트스트랩 커패시턴스 회로(300)는 게이트 신호 노드(Q(n))를 통해 풀업 회로(400)에 연결된다. 풀다운 회로(200)는 게이트 신호 노드(Q(n))을 통해 부트스트랩 커패시턴스 회로(300)에 연결된다. 클럭 회로(100)는 게이트 신호 노드(Q(n))을 통해 부트스트랩 커패시턴스 회로(300)에 연결 되고 제 1 클럭 신호(CK1)을 수신한다.
제 1 풀다운 유지 회로(500) 및 풀다운 회로(200)는 직류 저 전원 전압에 연결된다.
클럭 회로(100)는 제 1 트랜지스터(T11), 제 2 트랜지스터(T21), 제 3 트랜지스터(T22) 및 제 4 트랜지스터(T23)를 포함한다.
제 1 트랜지스터(T11)는 제 1 제어 단자, 제 1 입력 단자 및 제 1 출력 단자를 포함한다. 제 1 제어 단자는 게이트 신호 노드(Q(n))에 연결된다. 제 1 입력 단자는 제 1 클럭 신호(CK1)에 연결된다. 제 1 출력 단자는 제 n 스테이지에서 스타트 펄스(ST(n))를 출력한다. 제 2 트랜지스터(T21)는 제 2 제어 단자, 제 2 입력 단자 및 제 2 출력 단자를 포함한다. 제 2 제어 단자는 게이트 신호 노드(Q(n))에 연결된다. 제 2 입력 단자는 제 1 클럭 신호(CK1)에 연결된다. 제 2 출력 단자는 제 n 스테이지에서 스캔 라인(G(n)) 에 연결된다. 제 3 트랜지스터(T22)는 제 3 제어 단자, 제 3 입력 단자 및 제 3 출력 단자를 포함한다. 제 3 제어 단자는 게이트 신호 노드(Q(n))에 연결된다. 제 3 입력 단자는 제 1 클럭 신호(CK1)에 연결된다. 제 3 출력 단자는 제 (n+1) 스테이지에서 스캔 라인(G(n+1))에 연결된다. 제 4 트랜지스터(T23)는 제 4 제어 단자, 제 4 입력 단자 및 제 4 출력 단자를 포함한다. 제 4 제어 단자는 게이트 신호 노드(Q(n))에 연결된다. 제 4 입력 단자는 제 1 클럭 신호(CK1)에 연결된다. 제 4 출력 단자는 제 (n+2) 스테이지에서 스캔 라인(G(n+2)) 에 연결된다.
부트스트랩 커패시턴스 회로(300)는 제 1 커패시터(Cboost)를 포함한다. 제 1 커패시터(Cboost)는 두 개의 단자를 포함한다. 그 단자는 각각 제 n 스테이지 ST(n) 에서 게이트 신호 노드(Q(n)) 및 스타트 펄스에 연결된다.
풀업 회로(400)는 제 5 트랜지스터(T5)를 포함한다. 제 5 트랜지스터(T5)는 제 5 제어 단자, 제 5 입력 단자, 제 5 출력 단자를 포함한다. 제 5 제어 단자는 제 (n-3) 스테이지에서 스타트 펄스(ST(n-3)) 를 수신한다. 제 5 입력 단자는 제 5 제어 단자에 연결된다. 제 5 출력 단자는 게이트 신호 노드(Q(n))에 연결된다.
제 1 풀다운 유지 회로(500)은 제 6 트랜지스터(T6), 제 7 트랜지스터(T7), 제 8 트랜지스터(T8), 제 9 트랜지스터(T9), 제 10 트랜지스터(T10), 제 11 트랜지스터(T44), 제 12 트랜지스터(T41)를 포함한다.
제 6 트랜지스터(T6)는 제 6 제어 단자, 제 6 입력 단자, 제 6 출력 단자를 포함한다. 제 6 제어 단자는 제 (n+3) 스테이지에서 스타트 펄스(ST(n+3)) 를 수신한다. 제 6 입력 단자는 직류 저 전원 전압(Vss)에 연결된다. 제 6 출력 단자는 게이트 신호 노드(Q(n))에 연결된다. 제 7 트랜지스터(T7)는 제 7 제어 단자, 제 7 입력 단자, 제 7 출력 단자를 포함한다. 제 7 제어 단자는 게이트 신호 노드(Q(n)) 에 연결된다. 제 7 입력 단자는 직류 저 전원 전압(Vss)에 연결된다. 제 8 트랜지스터(T8)는 제 8 제어 단자, 제 8 입력 단자, 제 8 출력 단자를 포함한다. 제 8 제어 단자는 직류 고 공급 전압(VDD)에 연결된다. 제 8 출력 단자는 제 8 제어 단자에 연결된다. 제 8 입력 단자는 제 7 출력 단자에 연결된다. 제 9 트랜지스터(T9)는 제 9 제어 단자, 제 9 입력 단자, 제 9 출력 단자를 포함한다. 제 9 제어 단자는 게이트 신호 노드(Q(n))에 연결된다. 제 9 입력 단자는 직류 저 전원 전압 Vss 에 연결된다. 제 10 트랜지스터(T10)는 제 10 제어 단자, 제 10 입력 단자, 제 10 출력 단자를 포함한다. 제 10 제어 단자는 제 7 출력 단자에 연결된다. 제 10 입력 단자는 제 9 출력 단자에 연결된다. 제 10 출력 단자는 제 8 출력 단자에 연결된다. 제 11 트랜지스터(T44)는 제 11 제어 단자, 제 11 입력 단자, 제 11 출력 단자를 포함한다. 제 11 제어 단자는 제 10 입력 단자에 연결된다. 제 11 입력 단자는 직류 저 전원 전압 Vss 에 연결된다. 제 11 출력 단자는 게이트 신호 노드(Q(n))에 연결된다. 제 12 트랜지스터(T45)는 제 12 제어 단자, 제 12 입력 단자, 제 12 출력 단자를 포함한다. 제 12 제어 단자는 제 10 입력 단자에 연결된다. 제 12 입력 단자는 직류 저 전원 전압 Vss 에 연결된다. 제 12 출력 단자는 제 n 스테이지에서 스타트 펄스(ST(n))에 연결된다.
풀다운 회로(200)는 제 13 트랜지스터(T41), 제 14 트랜지스터(T311), 제 15 트랜지스터(T312), 제 16 트랜지스터(T42), 제 17 트랜지스터(T321), 제 18 트랜지스터(T322), 제 19 트랜지스터(T43), 제 20 트랜지스터(T331), 제 21 트랜지스터(T332),
제 13 트랜지스터(T41)는 제 13 제어 단자, 제 13 입력 단자 및 제 13 출력 단자를 포함한다. 제 13 제어 단자는 제 1 풀다운 유지 회로(500)에 연결된다. 제 13 입력 단자는 직류 저 전원 전압(Vss)에 연결된다. 제 13 출력 단자는 제 n 스캔 라인(G(n))에 연결된다. 제 14 트랜지스터(T311)는 제 14 제어 단자, 제 14 입력 단자 및 제 14 출력 단자를 포함한다. 제 14 제어 단자는 제 2 클럭(CK2)에 연결된다. 제 14 입력 단자는 직류 저 전원 전압(Vss)에 연결된다. 제 14 출력 단자는 제 n 스캔 라인(G(n))에 연결된다. 제 15 트랜지스터(T312)는 제 15 제어 단자, 제 15 입력 단자 및 제 15 출력 단자를 포함한다. 제 15 제어 단자는 제 4 클럭 신호(CK4)에 연결된다. 제 15 입력 단자는 직류 저 전원 전압(Vss)에 연결되어있다. 제 15 출력 단자는 제 n 스캔 라인(G(n))에 연결된다. 제 16 트랜지스터(T42)는 제 16 제어 단자, 제 16 입력 단자 및 제 16 출력 단자를 포함한다. 제 16 제어 단자는 제 1 풀다운 유지 회로(500)에 연결된다. 제 16 입력 단자는 직류 저 전원 전압(Vss)에 연결된다. 제 16 출력 단자는 스캔 라인(G(n+1))에 연결된다. 제 17 트랜지스터(T321)는 제 17 제어 단자, 제 17 입력 단자 및 제 17 출력 단자를 포함한다. 제 17 제어 단자는 제 3 클럭 신호(CK3)에 연결된다. 제 17 입력 단자는 직류 저 전원 전압(Vss)에 연결된다. 제 17 출력 단자는 스캔 라인(G(n+1))에 연결된다. 제 18 트랜지스터(T322)는 제 18 제어 단자, 제 18 입력 단자 및 제 18 출력 단자를 포함한다. 제 18 제어 단자는 제 5 클럭 신호(CK5)에 연결된다. 제 18 입력 단자는 직류 저 전원 전압(Vss)에 연결된다. 제 18 출력 단자는 스캔 라인(G(n+1))에 연결된다. 제 19 트랜지스터(T43)는 제 19 제어 단자, 제 19 입력 단자 및 제 19 출력 단자를 포함한다. 제 19 제어 단자는 제 1 풀다운 유지 회로(500)에 연결된다. 제 19 입력 단자는 직류 저 전원 전압(Vss)에 연결된다. 제 19 출력 단자는 스캔 라인(G(n+2))에 연결된다. 제 20 트랜지스터(T331)는 제 20 제어 단자, 제 20 입력 단자 및 제 20 출력 단자를 포함한다. 제 20 제어 단자는 제 4 클럭 신호(CK4)에 연결된다. 제 20 입력 단자는 직류 저 전원 전압(Vss)에 연결된다. 제 20 출력 단자는 스캔 라인(G(n+2))에 연결된다. 제 21 트랜지스터(T332)는 제 21 제어 단자, 제 21 입력 단자 및 제 21 출력 단자를 갖는다. 제 21 제어 단자는 제 6 클럭 신호(CK6)에 연결된다. 제 21 입력 단자는 직류 저 전원 전압(Vss)에 연결된다. 제 21 출력 단자는 스캔 라인(G(n+2))에 연결된다.
제 1 트랜지스터(T11)의 입력 단자, 제 2 트랜지스터(T21)의 입력 단자, 제 3 트랜지스터(T22)의 입력 단자 및 제 4 트랜지스터(T23)의 입력 단자는 모두 제 1 클럭 신호(CK1)에 연결된다. 제 1 트랜지스터(T11)의 제어 단자(게이트), 제 2 트랜지스터(T21)의 제어 단자(게이트), 제 3 트랜지스터(T22)의 제어 단자(게이트) 및 제 4 트랜지스터(T23)의 제어 단자(게이트)는 모두 게이트 신호 노드(Q(n))에 연결된다. 제 1 트랜지스터(T11)는 다음 스테이지의 GOA 회로에 대해 제 n 스테이지에서 스타트 펄스(ST(n))을 출력하는데 사용된다. 제 2 트랜지스터(T21), 제 3 트랜지스터(T22) 및 제 4 트랜지스터(T23) 는 홈 스테이지에서 세 개의 게이트 라인(G(n)), G(n+1) 및 G(n+2)의 출력에 대응한다. 제 n 스캔 라인(G(n))에 관하여, 제 14 트랜지스터(T311)의 제어 단자(게이트)와 제 15 트랜지스터(T312)의 제어 단자(게이트)가 각각 제 2 클럭(CK2) 및 제 4 클럭(CK4)에 의해 제어된다. 제 14 트랜지스터(T311) 및 제 15 트랜지스터(T312)는 상이한 시간대에 제 n 스테이지에서 스캔 신호(G(n))을 풀다운하는 데 사용된다. 제 2 트랜지스터(T21), 제 3 트랜지스터(T22) 및 제 4 트랜지스터(T23)가 제 1 클럭 신호(CK1)에 연결되면, 그 출력은 동일하다. 세 개의 게이트 라인들로부터의 게이트 펄스 신호는 중첩되지 않는다. 따라서, 제 2 트랜지스터(T21), 제 3 트랜지스터(T22) 및 제 4 트랜지스터(T23)에 의해 출력된 신호는 적절한 시간대에 풀다운될 필요가 있다. 제 n 스캔 라인(G(n))의 풀다운은 위에 상세히 기재되어 있다. 제 17 트랜지스터(T321)와 제 18 트랜지스터(T322)로 스캔 라인(G(n+1))의 풀다운이 완료된다. 제 17 트랜지스터(T321)와 제 18 트랜지스터(T322)는 제 3 클럭 신호(CK3)와 제 5 클럭 신호(CK5)에의해 제어된다. 제 20 트랜지스터(T331)와 제 21 트랜지스터(T332)로 스캔 라인(G(n+2))의 풀다운이 완료된다. 제 20 트랜지스터(T331)와 제 21 트랜지스터(T332)는 제 4 클럭 신호(CK4)와 제 6 클럭 신호(CK6)에 의해 제어된다. 제 20 트랜지스터(T331)와 제 21 트랜지스터(T332)는 제 2 트랜지스터(T21), 제 3 트랜지스터(T22) 및 제 4 트랜지스터(T23)와 함께 작동한다. 이는 스테이지의 GOA 회로(35)가 대응하는 세 개의 게이트 라인이 정확한 파형을 출력하는 것을 보장한다. 제 13 트랜지스터(T41), 제 16 트랜지스터(T42) 및 제 19 트랜지스터(T43)는 세 개의 게이트 라인을 풀다운하는데 사용된다. 이들 트랜지스터의 기능은 스테이지의 GOA 회로(35)가 작동하지 않을 경우 저 전압 레벨의 출력, 즉 저 전압 레벨의 게이트 신호 노드(Q(n))를 보장하도록 제 n 스캔 라인(G(n)), 스캔 라인(G(n+1)) 및 스캔 라인(G(n+2))을 통해 출력된 신호를 풀다운 하는 것이다. 스테이지의 GOA 회로(35), 즉 고 전압 레벨의 게이트 신호 노드(Q(n))를 출력하면, 제 13 트랜지스터(T41), 제 16 트랜지스터(T42) 및 제 19 트랜지스터(T43)의 제어 단자(게이트)는 저 전압 레벨에 있다. 제어 단자는 폐쇄된다. 제 n 스캔 라인(G(n)), 스캔 라인(G(n+1)) 및 스캔 라인(G(n+2))의 출력에는 영향을 미치지 않는다. 또한, 제 11 트랜지스터(T44) 및 제 13 트랜지스터(T41)도 신호를 풀다운시키는 데 사용된다. 스테이지의 GOA 회로(35)가 출력하지 않을 경우, 스타트 펄스(ST) 및 게이트 신호 노드(Q(n))는 저 전압 레벨로 유지된다.
본 실시예에서 제안한 GOA 회로(35)는 세 개의 게이트 라인으로부터 신호를 출력하여 레이아웃의 높이를 증가시키고, 폭을 좁히고, 좁은 베젤의 설계하는 데 있어서 유리하다. 또한 각 스테이지의 GOA 회로(35)는 21 개의 트랜지스터를 포함한다. 대조적으로, 도 2에 도시된 종래의 GOA 회로(25)는 세 개의 게이트 라인이 세 개의 스테이지의 GOA 회로(25)를 필요로 하므로 51 개의 TFT를 포함한다. 따라서, GOA 회로(35)는 종래의 GOA 회로(25)보다 훨씬 더 작은 공간을 필요로 한다.
도 5는 본 발명의 바람직한 제 2 실시예에 따른 GOA 회로(40)의 회로도이다. 바람직한 제 2 실시예와 바람직한 제 1의 실시예 사이의 명확한 차이는 연결을 위한 상이한 신호의 사용이다. 자세한 내용은 다음과 같다.
스타트 펄스(ST)는 세 스테이지를 전진시킨다. 즉, n-3을 n으로, n을 n+3으로, n+3을 n+6으로 변화시킨다.
바람직한 제 2 실시예에서, 제 1 트랜지스터(T11), 제 2 트랜지스터(T21), 제 3 트랜지스터(T22) 및 제 4 트랜지스터(T23)의 입력 단자는 제 4 클럭 신호(CK4)에 연결된다. 제 2 트랜지스터(T21)의 출력 단자, 제 3 트랜지스터(T22)의 출력 단자 및 제 4 트랜지스터(T23)의 출력 단자는 각각 스캔 라인(G(n+3)), 스캔 라인(G(n+4)) 및 스캔 라인(G(n+5))을 포함한다.
제 14 트랜지스터(T311)의 제어 단자는 제 1 클럭 신호(CK1)에 연결된다. 제 15 트랜지스터(T312)의 제어 단자는 제 3 클럭 신호(CK3)에 연결된다. 제 14 트랜지스터(T311) 의 출력 단자 및 제 15 트랜지스터(T312)의 출력 단자는 스캔 라인(G(n+3))에 연결된다.
제 17 트랜지스터(T321)의 제어 단자는 제 2 클럭 신호(CK2)에 연결된다. 제 18 트랜지스터(T322)의 제어 단자는 제 4 클럭 신호(CK4)에 연결된다. 제 17 트랜지스터(T321) 및 제 18 트랜지스터(T322)의 출력 단자는 스캔 라인(G(n+4))에 연결된다.
20(T331)의 제어 단자는 제 3 클럭 신호(CK3)에 연결된다. 21(T332)의 제어 단자는 제 5 클럭 신호(CK5)에 연결된다. 20(T331) 및 21(T332)의 출력 단자는 스캔 라인(G(n+5))에 연결된다.
홀수 스테이지의 스캔 라인을 구동하는 제 1 실시예와 비교하여, 제 2 실시예에서는 짝수 스테이지의 스캔 라인을 구동한다. 이것이 두 실시예의 차이점이다.
도 6은 도 4 및 도 5에 도시된 GOA 회로의 파형도이다. 제 1 클럭 신호(CK1)의 주기, 제 2 클럭 신호(CK2)의 주기, 제 3 클럭 신호(CK3)의 주기는 같다. 또한, 제 1 클럭 신호(CK1), 제 2 클럭 신호(CK2) 및 제 3 클럭 신호(CK3)는 1/3 주기의 차이에 기반하여 순차적으로 구동된다. 제 4 클럭 신호(CK4), 제 5 클럭 신호(CK5) 및 제 6 클럭 신호(CK6)은 각각 제 1 클럭 신호(CK1), 제 2 클럭 신호(CK2), 제 3 클럭 신호(CK3)의 반대가 된다. 따라서, 스캔 라인(제 n 스테이지부터 제 n+5 스테이지까지)을 순차적으로 구동하는 신호가 얻어진다.
도 7은 본 발명의 바람직한 제 3 실시예에 따른 GOA 회로(50)의 구성을 나타내는 회로도이다. 제 1 실시예와 비교하여, 제 3 실시예에서는 제 22 트랜지스터(T91) 와 제 23 트랜지스터(T92)를 포함하는 제 2 풀다운 유지 회로가 추가된다. 이것이 두 실시예의 차이점이다.
제 22 트랜지스터(T91) 는 제 22 제어 단자, 제 22 입력 단자 및 제 22 출력 단자를 포함한다. 제 22 제어 단자는 제 4 클럭 신호(CK4)에 연결된다. 제 22 입력 단자는 직류 저 전원 전압(Vss)에 연결된다. 제 22 출력 단자는 게이트 신호 노드(Q(n))에 연결된다. 제 23 트랜지스터(T92) 는 제 23 제어 단자, 제 23 입력 단자 및 제 23 출력 단자를 포함한다. 제 23 제어 단자는 제 4 클럭 신호(CK4). 제 23 입력 단자는 직류 저 전원 전압(Vss)에 연결된다. 제 23 출력 단자는 n 스테이지의 스타트 펄스(ST(n)) 에 연결된다.
각 스테이지의 GOA 회로(55)는 두 쌍의 풀다운 유지 회로(500, 600)를 채택한다. 풀다운 유지 회로(500, 600) 쌍은 상이한 시간 슬롯에서 풀다운된다. 이러한 방식으로, 풀다운 유지 회로(500, 600) 쌍의 트랜지스터는 장시간의 스트레스를 견딜 필요가 없다. GOA 회로(55)의 비효율을 초래할 수 있는 전기적 드리프트 또한 발생하지 않는다. 따라서, LCD 패널의 안정성이 크게 개선된다.
GOA 회로(55)가 고 전압 레벨의 게이트 신호 노드(Q(n)) 을 출력하는 경우, 두 쌍의 풀다운 유지 회로(500, 600)는 동작하지 않아, 대응하는 게이트 라인을 통해 정확한 파형이 출력되게 한다. GOA 회로(55)가 저 전압 레벨에서 게이트 신호 노드(Q(n)) 를 출력하지 않을 경우 두 쌍의 풀다운 보유 회로(500, 600)는 교대로 풀다운된다. 제 1 클럭 신호(CK1)가 고 전압 레벨이고 제 4 클럭 신호(CK4)가 저 전압 레벨 일 경우, 제 1 클럭 신호(CK1)는 제 2 트랜지스터(T21), 제 3 트랜지스터(T22) 및 제 4 트랜지스터(T23)을 통해 각각 제 n 스캔 라인(G(n)), 스캔 라인(G(n+1)) 및 스캔 라인(G(n+2))에 연결된다. 제 n의 스캔 라인(G(n)), 스캔 라인(G(n+1)) 및 스캔 라인(G(n+2))은 GOA회로의 안정성을 향상 시키기 위해 풀다운 된다. 한편, 게이트 신호 노드(Q(n)) 및 스타트 펄스(ST)도 풀다운될 필요가 있다. 이러한 작동 모드는 제 1 실시예의 GOA 회로의 작동 모드와 동일하다. 제 1 클럭 신호(CK1)가 저 전압 레벨이고 제 4 클럭 신호(CK4)가 고 전압 레벨일 경우, 제 22 트랜지스터(T91) 및 제 23 트랜지스터(T92)는 강제로 턴온된다. 게이트 신호 노드(Q(n)) 및 스타트 펄스(ST)는 풀다운된다. 한편, 제 1 클럭 신호(CK1)가 저 전압 레벨이므로, 제 2 트랜지스터(T21), 제 3 트랜지스터(T22) 및 제 4 트랜지스터(T23)가 전기를 누설할지라도 대응하는 제 n 스캔 라인(G(n)), 제 (n+1) 스테이지의 대응하는 스캔 라인(G(n+1)) 및 제 (n+2) 스테이지의 대응하는 스캔 라인(G(n+2)) 또한 저 전압 레벨이다. 제 n 스캔 라인(G(n)), 스캔 라인(G(n+1)) 및 스캔 라인(G(n+2))의 출력에는 영향을 미치지 않는다. 따라서, 제 n 스캔 라인(G(n)), 스캔 라인(G(n+1)) 및 스캔 라인(G(n+2))은 풀다운될 필요가 없다.
도 8은 본 발명의 제 4 실시예에 따른 GOA 회로(60)의 구성을 나타내는 회로도이다. 바람직한 제 4 실시예와 바람직한 제 3의 실시예 사이의 명확한 구분은 연결을 위한 상이한 신호의 사용이다. 자세한 내용은 다음과 같다.
스타트 펄스(ST)는 세 스테이지를 전진시킨다. 즉, n-3을 n으로, n을 n+3으로, n+3을 n+6으로 변화시킨다.
바람직한 제 4 실시예에서, 제 1 트랜지스터(T11), 제 2 트랜지스터(T21), 제 3 트랜지스터(T22) 및 제 4 트랜지스터(T23)의 입력 단자는 제 4 클럭 신호(CK4)에 연결된다. 제 2 트랜지스터(T21)의 출력 단자, 제 3 트랜지스터(T22)의 출력 단자 및 제 4 트랜지스터(T23)의 출력 단자는 각각 스캔 라인(G(n+3)), 스캔 라인(G(n+4)) 및 스캔 라인(G(n+5))을 포함한다.
제 14 트랜지스터(T311)의 제어 단자는 제 1 클럭 신호(CK1)에 연결된다. 제 15 트랜지스터(T312)의 제어 단자는 제 3 클럭 신호(CK3)에 연결된다. 제 14 트랜지스터(T311) 의 출력 단자 및 제 15 트랜지스터(T312)의 출력 단자는 스캔 라인(G(n+3))에 연결된다.
제 17 트랜지스터(T321)의 제어 단자는 제 2 클럭 신호(CK2)에 연결된다. 제 18 트랜지스터(T322)의 제어 단자는 제 4 클럭 신호(CK4)에 연결된다. 제 17 트랜지스터(T321) 및 제 18 트랜지스터(T322)의 출력 단자는 스캔 라인(G(n+4))에 연결된다.
20(T331)의 제어 단자는 제 3 클럭 신호(CK3)에 연결된다. 21(T332)의 제어 단자는 제 5 클럭 신호(CK5)에 연결된다. 20(T331) 및 21(T332)의 출력 단자는 스캔 라인(G(n+5))에 연결된다.
제 22 트랜지스터(T91) 및 제 23 트랜지스터(T92)의 제어 단자는 제 1 클럭 신호(CK1)에 연결된다.
홀수 스테이지의 스캔 라인을 구동하는 제 3 실시예와 비교하여, 제 4 실시예에서는 짝수 스테이지의 스캔 라인을 구동한다. 이것이 두 실시예의 차이점이다.
본 발명은 가장 실용적이고 바람직한 실시예와 관련하여 설명되었지만, 본 발명은 개시된 실시예들에 한정되지 않으며, 첨부된 청구 범위의 최대한 넓은 해석의 범위를 벗어나지 않고 행해지는 다양한 방식들을 포함하는 것으로 의도된다.

Claims (17)

  1. 액정 디스플레이(LCD)를 위한 게이트 드라이버 온 어레이(GOA) 회로로서,
    캐스케이드(cascade)로 연결된 복수의 GOA 유닛을 포함하고, 상기 복수의 GOA 유닛은 스테이지에 형성되고, 제 n 스테이지에서 상기 GOA 유닛은 적어도 하나의 스캔 라인에 대응하고, 상기 적어도 하나의 스캔 라인은 제 n 스캔 라인, 제 (n+1) 스캔 라인, 및 제 (n+2) 스캔 라인을 포함하고,
    상기 제 n 스테이지에서 상기 GOA 유닛은,
    게이트 신호 노드에 연결된 제 1 풀다운 유지 회로;
    상기 게이트 신호 노드를 통해 상기 제 1 풀다운 유지 회로에 연결된 풀업 회로;
    상기 게이트 신호 노드를 통해 상기 풀업 회로에 연결된 부트스트랩 커패시턴스 회로;
    상기 게이트 신호 노드를 통해 상기 부트스트랩 커패시턴스 회로에 연결된 풀다운 회로; 및
    상기 게이트 신호 노드를 통해 상기 부트스트랩 커패시턴스 회로에 연결되고 제 1 클럭 신호를 수신하는 클럭 회로; 를 포함하고,
    상기 제 1 풀다운 유지 회로 및 상기 풀다운 회로는 직류 저 전원 전압에 연결되고;
    상기 클럭 회로는,
    상기 게이트 신호 노드에 연결된 제 1 제어 단자, 상기 제 1 클럭 신호에 연결된 제 1 입력 단자 및 제 n 스테이지에서 스타트 펄스를 출력하는 제 1 출력 단자를 포함하는 제 1 트랜지스터;
    상기 게이트 신호 노드에 연결된 제 2 제어 단자, 상기 제 1 클럭 신호에 연결된 제 2 입력 단자 및 상기 제 n 스캔 라인에 연결된 제 2 출력 단자를 포함하는 제 2 트랜지스터;
    상기 게이트 신호 노드에 연결된 제 3 제어 단자, 상기 제 1 클럭 신호에 연결된 제 3 입력 단자 및 상기 제 (n+1) 스캔 라인에 연결된 제 3 출력 단자를 포함하는 제 3 트랜지스터; 및
    상기 게이트 신호 노드에 연결된 제 4 제어 단자, 상기 제 1 클럭 신호에 연결된 제 4 입력 단자 및 상기 제 (n+2) 스캔 라인에 연결된 제 4 출력 단자를 포함하는 제 4 트랜지스터; 를 포함하고,
    상기 풀다운 회로는,
    상기 제 1 풀다운 유지 회로에 연결된 제 13 제어 단자, 상기 직류 저 전원 전압에 연결된 제 13 입력 단자 및 상기 제 n 스캔 라인에 연결된 제 13 출력 단자를 포함하는 제 13 트랜지스터;
    제 2 클럭에 연결된 제 14 제어 단자, 상기 직류 저 전원 전압에 연결된 제 14 입력 단자 및 상기 제 n 스캔 라인에 연결된 제 14 출력 단자를 포함하는 제 14 트랜지스터;
    제 4 클럭 신호에 연결된 제 15 제어 단자, 상기 직류 저 전원 전압에 연결된 제 15 입력 단자 및 상기 제 n 스캔 라인에 연결된 제 15 출력 단자를 포함하는 제 15 트랜지스터;
    상기 제 1 풀다운 유지 회로에 연결된 제 16 제어 단자, 상기 직류 저 전원 전압에 연결된 제 16 입력 단자 및 상기 제 (n+1) 스캔 라인에 연결된 제 16 출력 단자를 포함하는 제 16 트랜지스터;
    제 3 클럭 신호에 연결된 제 17 제어 단자, 상기 직류 저 전원 전압에 연결된 제 17 입력 단자 및 상기 제 (n+1) 스캔 라인에 연결된 제 17 출력 단자를 포함하는 제 17 트랜지스터;
    제 5 클럭 신호에 연결된 제 18 제어 단자, 상기 직류 저 전원 전압에 연결된 제 18 입력 단자 및 상기 제 (n+1) 스캔 라인에 연결된 제 18 출력 단자를 포함하는 제 18 트랜지스터;
    상기 제 1 풀다운 유지 회로에 연결된 제 19 제어 단자, 상기 직류 저 전원 전압에 연결된 제 19 입력 단자 및 상기 제 (n+2) 스캔 라인에 연결된 제 19 출력 단자를 포함하는 제 19 트랜지스터;
    상기 제 4 클럭 신호에 연결된 제 20 제어 단자, 상기 직류 저 전원 전압에 연결된 제 20 입력 단자 및 상기 제 (n+2) 스캔 라인에 연결된 제 20 출력 단자를 포함하는 제 20 트랜지스터;
    제 6 클럭 신호에 연결된 제 21 제어 단자, 상기 직류 저 전원 전압에 연결된 제 21 입력 단자 및 상기 제 (n+2) 스캔 라인에 연결된 제 21 출력 단자를 포함하는 제 21 트랜지스터; 를 포함하고,
    상기 제 1 클럭 신호의 주기, 상기 제 2 클럭 신호의 주기 및 상기 제 3 클럭 신호의 주기는 동일하고, 상기 제 1 클럭 신호, 상기 제 2 클럭 신호 및 상기 제 3 클럭 신호는 1/3주기의 차이에 기반하여 순차적으로 발생하고; 상기 제 4 클럭 신호는 상기 제 1 클럭 신호와 반대이고, 상기 제 5 클럭 신호는 상기 제 2 클럭 신호와 반대이고, 상기 제 6 클럭 신호는 상기 제 3 클럭 신호와 반대인 GOA 회로.
  2. 액정 디스플레이(LCD)를 위한 게이트 드라이버 온 어레이(GOA) 회로로서,
    캐스케이드(cascade)로 연결된 복수의 GOA 유닛을 포함하고, 상기 복수의 GOA 유닛은 스테이지에 형성되고, 제 n 스테이지에서 상기 GOA 유닛은 적어도 하나의 스캔 라인에 대응하고, 상기 적어도 하나의 스캔 라인은 제 n 스캔 라인, 제 (n+1) 스캔 라인, 및 제 (n+2) 스캔 라인을 포함하고,
    상기 제 n 스테이지에서 상기 GOA 유닛은,
    게이트 신호 노드에 연결된 제 1 풀다운 유지 회로;
    상기 게이트 신호 노드를 통해 상기 제 1 풀다운 유지 회로에 연결된 풀업 회로;
    상기 게이트 신호 노드를 통해 상기 풀업 회로에 연결된 부트스트랩 커패시턴스 회로;
    상기 게이트 신호 노드를 통해 상기 부트스트랩 커패시턴스 회로에 연결된 풀다운 회로; 및
    상기 게이트 신호 노드를 통해 상기 부트스트랩 커패시턴스 회로에 연결되고 제 1 클럭 신호를 수신하는 클럭 회로; 를 포함하고,
    상기 제 1 풀다운 유지 회로 및 상기 풀다운 회로는 직류 저 전원 전압에 연결되고;
    상기 클럭 회로는,
    상기 게이트 신호 노드에 연결된 제 1 제어 단자, 상기 제 1 클럭 신호에 연결된 제 1 입력 단자 및 제 n 스테이지에서 스타트 펄스를 출력하는 제 1 출력 단자를 포함하는 제 1 트랜지스터;
    상기 게이트 신호 노드에 연결된 제 2 제어 단자, 상기 제 1 클럭 신호에 연결된 제 2 입력 단자 및 상기 제 n 스캔 라인에 연결된 제 2 출력 단자를 포함하는 제 2 트랜지스터;
    상기 게이트 신호 노드에 연결된 제 3 제어 단자, 상기 제 1 클럭 신호에 연결된 제 3 입력 단자 및 상기 제 (n+1) 스캔 라인에 연결된 제 3 출력 단자를 포함하는 제 3 트랜지스터; 및
    상기 게이트 신호 노드에 연결된 제 4 제어 단자, 상기 제 1 클럭 신호에 연결된 제 4 입력 단자 및 상기 제 (n+2) 스캔 라인에 연결된 제 4 출력 단자를 포함하는 제 4 트랜지스터; 를 포함하는 GOA 회로.
  3. 제 2 항에 있어서,
    상기 부트스트랩 커패시턴스 회로는,
    상기 제 n 스테이지에서 각각 상기 게이트 신호 노드 및 상기 스타트 펄스에 연결된 두 개의 단자를 포함하는 제 1 커패시터를 포함하는 GOA 회로.
  4. 제 2 항에 있어서,
    상기 풀업 회로는,
    제 (n-3) 스테이지에서 스타트 펄스를 수신하는 제 5 제어 단자, 상기 제 5 제어 단자에 연결되는 제 5 입력 단자, 상기 게이트 신호 노드에 연결되는 제 5 출력 단자를 포함하는 제 5 트랜지스터를 포함하는 GOA 회로.
  5. 제 2 항에 있어서,
    상기 제 1 풀다운 유지 회로는,
    상기 제 (n+3) 스테이지에서 스타트 펄스를 수신하는 제 6 제어 단자, 직류 저 전원 전압에 연결되는 제 6 입력 단자, 게이트 신호 노드에 연결되는 제 6 출력 단자를 포함하는 제 6 트랜지스터;
    상기 게이트 신호 노드 단자에 연결되는 제 7 제어 단자, 상기 직류 저 전원 전압에 연결되는 제 7 입력 단자를 포함하는 제 7 트랜지스터;
    직류 고 공급 전압에 연결되는 제 8 제어 단자, 상기 제 8 제어 단자에 연결되는 제 8 출력 단자, 제 7 출력 단자에 연결되는 제 8 입력 단자를 포함하는 제 8 트랜지스터;
    상기 게이트 신호 노드 단자에 연결되는 제 9 제어 단자, 상기 직류 저 전원 전압에 연결되는 제 9 입력 단자를 포함하는 제 9 트랜지스터;
    상기 제 7 출력 단자에 연결되는 제 10 제어 단자, 상기 제 9 출력 단자에 연결되는 제 10 입력 단자, 상기 제 8 출력 단자에 연결되는 제 10 출력 단자를 포함하는 제 10 트랜지스터;
    상기 제 10 입력 단자에 연결되는 제 11 제어 단자, 상기 직류 저 전원 전압에 연결되는 제 11 입력 단자, 상기 게이트 신호 노드 단자에 연결되는 제 11 출력 단자를 포함하는 제 11 트랜지스터;
    상기 제 10 입력 단자에 연결되는 제 12 제어 단자, 상기 직류 저 전원 전압에 연결되는 제 12 입력 단자, 상기 제 n 스테이지에서 상기 스타트 펄스에 연결되는 제 12 출력 단자를 포함하는 제 12 트랜지스터를 포함하는 GOA 회로.
  6. 제 2 항에 있어서,
    상기 풀다운 회로는,
    상기 제 1 풀다운 유지 회로에 연결된 제 13 제어 단자, 상기 직류 저 전원 전압에 연결된 제 13 입력 단자, 상기 제 n 스캔 라인에 연결된 제 13 출력 단자를 포함하는 제 13 트랜지스터;
    제 2 클럭에 연결된 제 14 제어 단자, 상기 직류 저 전원 전압에 연결된 제 14 입력 단자 및 상기 제 n 스캔 라인에 연결된 제 14 출력 단자를 포함하는 제 14 트랜지스터;
    제 4 클럭 신호에 연결된 제 15 제어 단자, 상기 직류 저 전원 전압에 연결된 제 15 입력 단자 및 상기 제 n 스캔 라인에 연결된 제 15 출력 단자를 포함하는 제 15 트랜지스터;
    상기 제 1 풀다운 유지 회로에 연결된 제 16 제어 단자, 상기 직류 저 전원 전압에 연결된 제 16 입력 단자, 상기 제 (n+1) 스캔 라인에 연결된 제 16 출력 단자를 포함하는 제 16 트랜지스터;
    제 3 클럭 신호에 연결된 제 17 제어 단자, 상기 직류 저 전원 전압에 연결된 제 17 입력 단자, 상기 제 (n+1) 스캔 라인에 연결된 제 17 출력 단자를 포함하는 제 17 트랜지스터;
    제 5 클럭 신호에 연결된 제 18 제어 단자, 상기 직류 저 전원 전압이 연결된 제 18 입력 단자 및 상기 제 (n+1) 스캔 라인에 연결된 제 18 출력 단자를 포함하는 제 18 트랜지스터;
    상기 제 1 풀다운 유지 회로에 연결된 제 19 제어 단자, 상기 직류 저 전원 전압에 연결된 제 19 입력 단자 및 상기 제 (n+2) 스캔 라인에 연결된 제 19 출력 단자를 포함하는 제 19 트랜지스터;
    상기 제 4 클럭 신호에 연결된 제 20 제어 단자, 상기 직류 저 전원 전압에 연결된 제 20 입력 단자 및 상기 제 (n+2) 스캔 라인에 연결된 제 20 출력 단자를 포함하는 제 20 트랜지스터;
    제 6 클럭 신호에 연결된 제 21 제어 단자, 상기 직류 저 전원 전압에 연결된 제 21 입력 단자, 상기 제 (n+2) 단자에 연결된 제 21 출력 단자를 갖는 제 21 트랜지스터를 포함하는 GOA 회로.
  7. 제 2 항에 있어서,
    제 2 풀다운 유지 회로를 더 포함하며, 상기 제 2 풀다운 유지 회로는,
    상기 제 4 클럭 신호에 연결된 제 22 제어 단자, 직류 저 전원 전압에 연결된 제 22 입력 단자 및 상기 게이트 신호 노드에 연결된 제 22 출력 단자를 포함하는 제 22 트랜지스터;
    상기 제 4 클록 신호에 연결된 제 23 제어 단자, 상기 직류 저 전원 전압에 연결된 제 23 입력 단자, 상기 제 n 스테이지에서 상기 스타트 펄스에 연결된 제 23 출력 단자를 포함하는 제 23 트랜지스터를 포함하는 GOA 회로.
  8. 제 6 항에 있어서,
    상기 제 1 클럭 신호의 주기, 상기 제 2 클럭 신호의 주기 및 상기 제 3 클럭 신호의 주기는 동일하고, 상기 제 1 클럭 신호, 상기 제 2 클럭 신호 및 상기 제 3 클럭 신호는 1/3주기의 차이에 기반하여 순차적으로 발생하는 GOA 회로.
  9. 제 6항에 있어서,
    상기 제 4 클럭 신호는 상기 제 1 클럭 신호와 반대이고, 상기 제 5 클럭 신호는 상기 제 2 클럭 신호와 반대이고, 상기 제 6 클럭 신호는 상기 제 3 클럭 신호와 반대인 GOA 회로.
  10. 액정 디스플레이(LCD)를 위한 게이트 드라이버 온 어레이(GOA) 회로로서,
    캐스케이드(cascade)로 연결된 복수의 GOA 유닛을 포함하고, 상기 복수의 GOA 유닛은 스테이지에 형성되고, 제 n 스테이지에서 상기 GOA 유닛은 적어도 하나의 스캔 라인에 대응하고, 상기 적어도 하나의 스캔 라인은 제 (n+3) 스캔 라인, 제 (n+4) 스캔 라인, 및 제 (n+5) 스캔 라인을 포함하고,
    상기 제 n 스테이지에서 상기 GOA 유닛은,
    게이트 신호 노드에 연결된 제 1 풀다운 유지 회로;
    상기 게이트 신호 노드를 통해 상기 제 1 풀다운 유지 회로에 연결된 풀업 회로;
    상기 게이트 신호 노드를 통해 상기 풀업 회로에 연결된 부트스트랩 커패시턴스 회로;
    상기 게이트 신호 노드를 통해 상기 부트스트랩 커패시턴스 회로에 연결된 풀다운 회로; 및
    상기 게이트 신호 노드를 통해 상기 부트스트랩 커패시턴스 회로에 연결되고 제 4 클럭 신호를 수신하는 클럭 회로; 를 포함하고,
    상기 제 1 풀다운 유지 회로 및 상기 풀다운 회로는 직류 저 전원 전압에 연결되고;
    상기 클럭 회로는,
    상기 게이트 신호 노드에 연결된 제 1 제어 단자, 상기 제 4 클럭 신호에 연결된 제 1 입력 단자 및 제 (n+3) 스테이지에서 스타트 펄스를 출력하는 제 1 출력 단자를 포함하는 제 1 트랜지스터;
    상기 게이트 신호 노드에 연결된 제 2 제어 단자, 상기 제 4 클럭 신호에 연결된 제 2 입력 단자 및 상기 제 (n+4) 스캔 라인에 연결된 제 2 출력 단자를 포함하는 제 2 트랜지스터;
    상기 게이트 신호 노드에 연결된 제 3 제어 단자, 상기 제 4 클럭 신호에 연결된 제 3 입력 단자 및 상기 제 (n+5) 스캔 라인에 연결된 제 3 출력 단자를 포함하는 제 3 트랜지스터; 및
    상기 게이트 신호 노드에 연결된 제 4 제어 단자, 상기 제 4 클럭 신호에 연결된 제 4 입력 단자 및 상기 제 (n+5) 스캔 라인에 연결된 제 4 출력 단자를 포함하는 제 4 트랜지스터; 를 포함하는 GOA 회로.
  11. 제 10 항에 있어서,
    상기 부트스트랩 커패시턴스 회로는,
    각각 상기 제 (n+3) 스테이지에서 상기 게이트 신호 노드 및 상기 스타트 펄스에 연결된 두 개의 단자를 포함하는 제 1 커패시터를 포함하는 GOA 회로.
  12. 제 10 항에 있어서,
    상기 풀업 회로는,
    제 n 스테이지에서 스타트 펄스를 수신하는 제 5 제어 단자, 상기 제 5 제어 단자에 연결되는 제 5 입력 단자, 상기 게이트 신호 노드에 연결되는 제 5 출력 단자를 포함하는 제 5 트랜지스터를 포함하는 GOA 회로.
  13. 제 10 항에 있어서,
    상기 제 1 풀다운 유지 회로는,
    상기 제 (n+6) 스테이지에서 스타트 펄스를 수신하는 제 6 제어 단자, 직류 저 전원 전압에 연결되는 제 6 입력 단자, 게이트 신호 노드에 연결되는 제 6 출력 단자를 포함하는 제 6 트랜지스터;
    상기 게이트 신호 노드 단자에 연결되는 제 7 제어 단자, 상기 직류 저 전원 전압에 연결되는 제 7 입력 단자를 포함하는 제 7 트랜지스터;
    직류 고 공급 전압에 연결되는 제 8 제어 단자, 상기 제 8 제어 단자에 연결되는 제 8 출력 단자, 제 7 출력 단자에 연결되는 제 8 입력 단자를 포함하는 제 8 트랜지스터;
    상기 게이트 신호 노드 단자에 연결되는 제 9 제어 단자, 상기 직류 저 전원 전압에 연결되는 제 9 입력 단자를 포함하는 제 9 트랜지스터;
    상기 제 7 출력 단자에 연결되는 제 10 제어 단자, 상기 제 9 출력 단자에 연결되는 제 10 입력 단자, 상기 제 8 출력 단자에 연결되는 제 10 출력 단자를 포함하는 제 10 트랜지스터;
    상기 제 10 입력 단자에 연결되는 제 11 제어 단자, 상기 직류 저 전원 전압에 연결되는 제 11 입력 단자, 상기 게이트 신호 노드 단자에 연결되는 제 11 출력 단자를 포함하는 제 11 트랜지스터;
    상기 제 10 입력 단자에 연결되는 제 12 제어 단자, 상기 직류 저 전원 전압에 연결되는 제 12 입력 단자, 상기 제 (n+3) 스테이지에서 상기 스타트 펄스에 연결되는 제 12 출력 단자를 포함하는 제 12 트랜지스터를 포함하는 GOA 회로.
  14. 제 10 항에 있어서,
    상기 풀다운 회로는,
    상기 제 1 풀다운 유지 회로에 연결된 제 13 제어 단자, 상기 직류 저 전원 전압에 연결된 제 13 입력 단자, 상기 제 (n+3) 스캔 라인에 연결된 제 13 출력 단자를 포함하는 제 13 트랜지스터;
    제 1 클럭에 연결된 제 14 제어 단자, 상기 직류 저 전원 전압에 연결된 제 14 입력 단자 및 상기 제 (n+3) 스캔 라인에 연결된 제 14 출력 단자를 포함하는 제 14 트랜지스터;
    제 3 클럭 신호에 연결된 제 15 제어 단자, 상기 직류 저 전원 전압에 연결된 제 15 입력 단자 및 상기 제 (n+3) 스캔 라인에 연결된 제 15 출력 단자를 포함하는 제 15 트랜지스터;
    상기 제 1 풀다운 유지 회로에 연결된 제 16 제어 단자, 상기 직류 저 전원 전압에 연결된 제 16 입력 단자, 상기 제 (n+4) 스캔 라인에 연결된 제 16 출력 단자를 포함하는 제 16 트랜지스터;
    제 2 클럭 신호에 연결된 제 17 제어 단자, 상기 직류 저 전원 전압에 연결된 제 17 입력 단자, 상기 제 (n+4) 스캔 라인에 연결된 제 17 출력 단자를 포함하는 제 17 트랜지스터;
    제 4 클럭 신호에 연결된 제 18 제어 단자, 상기 직류 저 전원 전압이 연결된 제 18 입력 단자 및 상기 제 (n+4) 스캔 라인에 연결된 제 18 출력 단자를 포함하는 제 18 트랜지스터;
    상기 제 1 풀다운 유지 회로에 연결된 제 19 제어 단자, 상기 직류 저 전원 전압에 연결된 제 19 입력 단자 및 상기 제 (n+5) 스캔 라인에 연결된 제 19 출력 단자를 포함하는 제 19 트랜지스터;
    상기 제 3 클럭 신호에 연결된 제 20 제어 단자, 상기 직류 저 전원 전압에 연결된 제 20 입력 단자 및 상기 제 (n+5) 스캔 라인에 연결된 제 20 출력 단자를 포함하는 제 20 트랜지스터;
    제 5 클럭 신호에 연결된 제 21 제어 단자, 상기 직류 저 전원 전압에 연결된 제 21 입력 단자, 상기 제 (n+5) 단자에 연결된 제 21 출력 단자를 갖는 제 21 트랜지스터를 포함하는 GOA 회로.
  15. 제 10 항에 있어서,
    제 2 풀다운 유지 회로를 더 포함하며, 상기 제 2 풀다운 유지 회로는,
    상기 제 1 클럭 신호에 연결된 제 22 제어 단자, 직류 저 전원 전압에 연결된 제 22 입력 단자 및 상기 게이트 신호 노드에 연결된 제 22 출력 단자를 포함하는 제 22 트랜지스터;
    상기 제 1 클록 신호에 연결된 제 23 제어 단자, 상기 직류 저 전원 전압에 연결된 제 23 입력 단자, 상기 제 (n+3) 스테이지에서 상기 스타트 펄스에 연결된 제 23 출력 단자를 포함하는 제 23 트랜지스터를 포함하는 GOA 회로.
  16. 제 6 항에 있어서,
    상기 제 1 클럭 신호의 주기, 상기 제 2 클럭 신호의 주기 및 상기 제 3 클럭 신호의 주기는 동일하고, 상기 제 1 클럭 신호, 상기 제 2 클럭 신호 및 상기 제 3 클럭 신호는 1/3주기의 차이에 기반하여 순차적으로 발생하는 GOA 회로.
  17. 제 6항에 있어서,
    상기 제 4 클럭 신호는 상기 제 1 클럭 신호와 반대이고, 상기 제 5 클럭 신호는 상기 제 2 클럭 신호와 반대이고, 상기 제 6 클럭 신호는 상기 제 3 클럭 신호와 반대인 GOA 회로.
KR1020187016732A 2015-11-16 2015-12-23 액정 디스플레이 장치 및 goa 회로 KR102135942B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN201510782727.4 2015-11-16
CN201510782727.4A CN105304044B (zh) 2015-11-16 2015-11-16 液晶显示设备及goa电路
PCT/CN2015/098427 WO2017084146A1 (zh) 2015-11-16 2015-12-23 液晶显示设备及goa电路

Publications (2)

Publication Number Publication Date
KR20180081589A true KR20180081589A (ko) 2018-07-16
KR102135942B1 KR102135942B1 (ko) 2020-07-21

Family

ID=55201219

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020187016732A KR102135942B1 (ko) 2015-11-16 2015-12-23 액정 디스플레이 장치 및 goa 회로

Country Status (7)

Country Link
US (1) US9786241B2 (ko)
JP (1) JP6650518B2 (ko)
KR (1) KR102135942B1 (ko)
CN (1) CN105304044B (ko)
EA (1) EA034645B1 (ko)
GB (1) GB2557764B (ko)
WO (1) WO2017084146A1 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105427824B (zh) * 2016-01-05 2016-11-30 京东方科技集团股份有限公司 具有漏电补偿模块的goa电路、阵列基板和显示面板
CN105869593B (zh) * 2016-06-01 2018-03-13 深圳市华星光电技术有限公司 一种显示面板及其栅极驱动电路
CN106782387B (zh) * 2016-12-30 2019-11-05 深圳市华星光电技术有限公司 Goa驱动电路
CN108694894B (zh) * 2017-04-05 2020-07-07 京东方科技集团股份有限公司 移位缓存及栅极驱动电路、显示面板及设备和驱动方法
CN108269541B (zh) * 2017-12-27 2019-09-20 南京中电熊猫平板显示科技有限公司 栅极扫描驱动电路
CN109192167A (zh) * 2018-10-12 2019-01-11 深圳市华星光电半导体显示技术有限公司 阵列基板行驱动电路及液晶显示器
CN109961737A (zh) * 2019-05-05 2019-07-02 深圳市华星光电半导体显示技术有限公司 Goa电路和显示装置
CN109961746B (zh) * 2019-05-06 2020-09-08 深圳市华星光电半导体显示技术有限公司 用于显示屏的驱动电路
US10891902B2 (en) * 2019-05-06 2021-01-12 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Driving circuit of display device
CN110223649A (zh) * 2019-05-16 2019-09-10 深圳市华星光电技术有限公司 Goa电路及液晶显示器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102109696A (zh) * 2010-12-30 2011-06-29 友达光电股份有限公司 液晶显示装置
CN103578433A (zh) * 2012-07-24 2014-02-12 北京京东方光电科技有限公司 一种栅极驱动电路、方法及液晶显示器

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001013187A (ja) * 1999-06-30 2001-01-19 Toshiba Corp マトリクスアレイ装置及びマトリクスアレイ装置用基板
US7206048B2 (en) * 2003-08-13 2007-04-17 Samsung Electronics Co., Ltd. Liquid crystal display and panel therefor
TWI342544B (en) * 2006-06-30 2011-05-21 Wintek Corp Shift register
CN101216645B (zh) * 2008-01-04 2010-11-10 昆山龙腾光电有限公司 低色偏液晶显示器及其驱动方法
JP5472781B2 (ja) * 2008-10-08 2014-04-16 Ｎｌｔテクノロジー株式会社 シフトレジスタ及び表示装置並びにシフトレジスタの駆動方法
KR101653246B1 (ko) * 2010-02-03 2016-09-12 삼성디스플레이 주식회사 표시 패널의 구동 방법 및 이를 수행하기 위한 표시 장치
CN102650751B (zh) * 2011-09-22 2014-08-06 京东方科技集团股份有限公司 一种goa电路、阵列基板及液晶显示器件
US9030399B2 (en) * 2012-02-23 2015-05-12 Au Optronics Corporation Gate driver stage outputting multiple, partially overlapping gate-line signals to a liquid crystal display
CN102983132B (zh) * 2012-11-29 2015-04-22 京东方科技集团股份有限公司 阵列基板和显示装置
TWI514346B (zh) * 2013-12-17 2015-12-21 Innolux Corp 顯示器面板
CN104732904B (zh) * 2013-12-20 2017-05-10 北京大学深圳研究生院 显示器及其栅极驱动电路和栅极驱动单元电路
CN103680388B (zh) * 2013-12-26 2015-11-11 深圳市华星光电技术有限公司 用于平板显示的可修复的goa电路及显示装置
KR102207142B1 (ko) * 2014-01-24 2021-01-25 삼성디스플레이 주식회사 표시 패널에 집적된 게이트 구동부
US20150295575A1 (en) * 2014-04-15 2015-10-15 Shenzhen China Star Optoelectronics Technology Co. Ltd. Gate driving circuit and gate driving method
CN103928009B (zh) * 2014-04-29 2017-02-15 深圳市华星光电技术有限公司 用于窄边框液晶显示器的栅极驱动器
CN104167191B (zh) * 2014-07-04 2016-08-17 深圳市华星光电技术有限公司 用于平板显示的互补型goa电路
CN104795034B (zh) * 2015-04-17 2018-01-30 深圳市华星光电技术有限公司 一种goa电路及液晶显示器

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102109696A (zh) * 2010-12-30 2011-06-29 友达光电股份有限公司 液晶显示装置
CN103578433A (zh) * 2012-07-24 2014-02-12 北京京东方光电科技有限公司 一种栅极驱动电路、方法及液晶显示器

Also Published As

Publication number Publication date
US9786241B2 (en) 2017-10-10
GB201802737D0 (en) 2018-04-04
GB2557764A (en) 2018-06-27
US20170229083A1 (en) 2017-08-10
EA201890995A1 (ru) 2018-09-28
GB2557764B (en) 2021-11-24
WO2017084146A1 (zh) 2017-05-26
CN105304044B (zh) 2017-11-17
JP2018536192A (ja) 2018-12-06
JP6650518B2 (ja) 2020-02-19
EA034645B1 (ru) 2020-03-02
CN105304044A (zh) 2016-02-03
KR102135942B1 (ko) 2020-07-21

Similar Documents

Publication Publication Date Title
KR102135942B1 (ko) 액정 디스플레이 장치 및 goa 회로
KR101250128B1 (ko) 시프트 레지스터
US8106874B2 (en) Shift register and liquid crystal display using same
US10438676B2 (en) Bidirectional shift register units, bidirectional shift registers, and display panels
US10049636B2 (en) Gate drive circuit and liquid crystal display device
US20160125955A1 (en) Shift Register, Driving Method Thereof and Gate Driving Circuit
US10916171B2 (en) Gate driver on array circuit and display panel
EP2498260A1 (en) Shift register and the scanning signal line driving circuit provided there with, and display device
US20100141641A1 (en) Shift register
US10403188B2 (en) Shift register unit, gate driving circuit and display device
KR20100083370A (ko) 게이트 구동회로 및 이를 갖는 표시장치
US20080266234A1 (en) Shift register and liquid crystal display using same
US10580375B2 (en) Gate drive circuit
EP3570269B1 (en) Goa circuit and liquid crystal display
US7986761B2 (en) Shift register and liquid crystal display device using same
US7760845B2 (en) Shift register for a liquid crystal display
CN104934071B (zh) 一种移位寄存器、栅极驱动电路及显示装置
KR101980754B1 (ko) 게이트 쉬프트 레지스터 및 이를 이용한 평판 표시 장치
TWI552137B (zh) 閘極驅動電路及其移位暫存器
US11244593B2 (en) Shift-register circuit, gate-driving circuit, and array substrate of a display panel
CN108154860B (zh) 一种栅极驱动电路及显示装置
KR101377463B1 (ko) 노이즈 제거회로와, 이를 구비한 게이트 구동회로 및 표시장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant