EA034645B1 - Жидкокристаллический дисплей и схема драйвера затворов на матрице - Google Patents

Жидкокристаллический дисплей и схема драйвера затворов на матрице Download PDF

Info

Publication number
EA034645B1
EA034645B1 EA201890995A EA201890995A EA034645B1 EA 034645 B1 EA034645 B1 EA 034645B1 EA 201890995 A EA201890995 A EA 201890995A EA 201890995 A EA201890995 A EA 201890995A EA 034645 B1 EA034645 B1 EA 034645B1
Authority
EA
Eurasian Patent Office
Prior art keywords
terminal connected
transistor
clock signal
circuit
scan line
Prior art date
Application number
EA201890995A
Other languages
English (en)
Other versions
EA201890995A1 (ru
Inventor
Пэн Ду
Original Assignee
Шэньчжэнь Чайна Стар Оптоэлектроникс Текнолоджи Ко., Лтд.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Шэньчжэнь Чайна Стар Оптоэлектроникс Текнолоджи Ко., Лтд. filed Critical Шэньчжэнь Чайна Стар Оптоэлектроникс Текнолоджи Ко., Лтд.
Publication of EA201890995A1 publication Critical patent/EA201890995A1/ru
Publication of EA034645B1 publication Critical patent/EA034645B1/ru

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3696—Generation of voltages supplied to electrode drivers
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0404—Matrix technologies
    • G09G2300/0408—Integration of the drivers onto the display substrate
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Shift Register Type Memory (AREA)
  • Liquid Crystal (AREA)
  • Electronic Switches (AREA)

Abstract

Схема GOA для LCD содержит множество блоков GOA, соединенных каскадно, и множество блоков GOA на сформированных ступенях. Блок GOA на n-й ступени соответствует линии развертки. Эта линия развертки содержит n-ю линию развертки, (n+1)-ю линию развертки и (n+2)-ю линию развертки. Блок GOA на n-й ступени содержит первую схему блокировки понижения напряжения, схему повышения напряжения, схему ускоряющего конденсатора, схему понижения напряжения и схему синхронизации. Данная усовершенствованная схема GOA на одной ступени соответствует выводу трех линий затворов. Таким образом сокращается количество ступеней схемы GOA. Требуется лишь 1/3 ступеней традиционной схемы GOA. Из-за уменьшения количества ступеней схеме GOA на каждой ступени придается большая гибкость. Это является полезным для конструкции с узкими рамками.

Description

Предпосылки изобретения
1. Область техники, к которой относится изобретение
Настоящее изобретение относится к области жидкокристаллических дисплеев (LCD) и, в частности, к применению в LCD схемы драйвера затворов на матрице (GOA).
2. Описание известного уровня техники
Чрезвычайную популярность на рынке приобретает конструкция с узкими рамками. С другой стороны, постепенно уменьшается граница панели. Для традиционной схемы GOA высота h разводки соединений схемы GOA на каждой ступени согласуется с размером соответствующего пиксела. Поскольку популярными становятся изделия с дисплейными панелями с разрешением 4096 и более пикселов на дюйм, размер пиксела уменьшается. Иными словами, также уменьшается и объем свободного пространства для разводки соединений схемы GOA. Ограничение по высоте компенсируется за счет большей ширины, что является чрезвычайно неблагоприятным для конструкции с узкой рамкой.
Традиционным способом сокращения затрат является конструкция с тремя затворами. Что касается конструкции с тремя затворами, количество линий развертки втрое превышает это количество для исходной конструкции, тогда как количество линий передачи данных составляет одну треть от их количества в исходной конструкции. Использование линий передачи данных значительно сокращается. Обычно микросхема истока, т.е. интегральная микросхема (IC) истока, является более дорогостоящей, чем микросхема затвора, т.е. IC затвора, и, таким образом, достигается цель сокращения затрат. Использование конструкции с тремя затворами в сочетании со схемой GOA делает возможным использование в панели относительно небольшого количества микросхем IC истоков и отсутствие использования микросхем IC затворов. Таким образом, снижается себестоимость панели, что делает ее конкурентоспособной на рынке.
Однако при выборе конструкции с тремя затворами места для схемы GOA на каждой ступени становится меньше, поскольку количество линий развертки втрое превышает это количество в исходной конструкции. На основании конструкции традиционной схемы ширина области GOA уменьшается, однако в настоящее время это не является неблагоприятным для распространенных конструкций рамок.
Тройной затвор часто используется в дешевых панелях. Возьмем в качестве примера панель класса Full high definition (FHD). Стандартная панель содержит 1080 линий затворов и 5760 линий передачи данных. Всего используется 6840 сигнальных линий. Панель с тремя затворами содержит 3240 линий общих затворов и 1920 линий передачи данных. Всего используется 5160 сигнальных линий. Очевидно, панель с тремя затворами содержит меньше сигнальных линий, чем стандартная панель. Для конструкции с тремя затворами, встроенной в GOA, линии затворов не требуются. Следовательно, себестоимость панелей уменьшается в наибольшей степени.
Критическим электрическим потенциалом для схемы GOA является узел Q(n) сигнала затвора. Если узел Q(n) сигнала затвора имеет высокий уровень напряжения, схема GOA продолжает выполнять размыкание и вывод. С другой стороны, если узел Q(n) сигнала затвора имеет низкий уровень напряжения, схема GOA остается замкнутой. При этом сигнал затвора, выводимый схемой GOA, также имеет низкий уровень напряжения.
Обратимся к фиг. 1. На фиг. 1 показана принципиальная электрическая схема традиционной схемы 10 GOA. Схема 10 GOA содержит множество блоков 15 GOA. Множество блоков 15 GOA соединены каскадно. Блок 15 GOA на п-й ступени заряжает соответствующую линию G(n) развертки. Блок 15 GOA содержит схему 100 синхронизации, схему 200 понижения напряжения, схему 300 ускоряющего конденсатора, схему 400 повышения напряжения и схему 500 понижения напряжения. Базовая конструкция блока 15 GOA содержит схему 100 синхронизации, схему 200 понижения напряжения, схему 300 ускоряющего конденсатора и схему 400 повышения напряжения. Блок 15 GOA содержит четыре тонкопленочных транзистора (TFT) и конденсатор. Поскольку аморфный кремний может быть неустойчивым и ненадежным, в работе, помимо базовой конструкции, также необходима схема 500 понижения напряжения. Основной функцией схемы 500 понижения напряжения является понижение уровня напряжения линии G(n) затвора, то есть обеспечение того, чтобы вывод схемы GOA и узел Q(n) сигнала затвора сохраняли низкий уровень напряжения для повышения устойчивости схемы GOA в ходе работы.
Обычно в традиционной конструкции используются две вспомогательные схемы понижения напряжения. Функцией этих вспомогательных схем понижения напряжения является понижение напряжения узла Q(n) сигнала затвора при замыкании схемы GOA, так чтобы узел Q(n) сигнала затвора мог сохранять низкий уровень напряжения. Это обеспечивает нормальное рабочее состояние панели и повышает устойчивость ее работы. Вспомогательная схема понижения напряжения обычно содержит больше TFT-транзисторов. Эти TFT-транзисторы занимают больше места, что является неблагоприятным, поскольку рассматривается узкая рамка. Что касается двух вспомогательных схем понижения напряжения, их подробное представление представлено ниже.
Обратимся к фиг. 2 и 3. На фиг. 2 показана принципиальная электрическая схема другой традиционной схемы 20 GOA. На фиг. 3 показаны формы сигналов при применении схемы 20 GOA, показанной на фиг. 2. В сравнении с фиг. 1 схема 500 понижения напряжения содержит первую вспомогательную схему 510 понижения напряжения и вторую вспомогательную схему 520 понижения напряжения. Первая
- 1 034645 вспомогательная схема 510 понижения напряжения и вторая вспомогательная схема 520 понижения напряжения управляются соответственно низкочастотным сигналом LC1 и низкочастотным сигналом LC2. Первая вспомогательная схема 510 понижения напряжения и вторая вспомогательная схема 520 понижения напряжения действуют попеременно в разные промежутки времени с целью обеспечения поддержания выходного вывода схемы GOA и узла Q(n) сигнала затвора на низком уровне напряжения при замыкании линии G(n) затвора. Низкочастотный сигнал LC1 и низкочастотный сигнал LC2 являются обратными. Когда низкочастотный сигнал LC1 имеет высокий уровень напряжения, для понижения напряжения линии G(n) затвора используется первая вспомогательная схема 510 понижения напряжения, тогда как вторая вспомогательная схема 520 понижения напряжения в это время имеет низкий уровень напряжения. Через несколько кадров низкочастотный сигнал LC1 приобретает низкий уровень напряжения, а низкочастотный сигнал LC2 приобретает высокий уровень напряжения. Вторая вспомогательная схема 520 понижения напряжения используется для понижения напряжения линии затвора G(n). Кроме того, схема 500 понижения напряжения может иметь и другие конструкции. На фиг. 3 показано, что сигнал СК на шести ступенях, действующий совместно с низкочастотным сигналом LC1 и низкочастотным сигналом LC2, переключается один раз приблизительно каждые 100 кадров, вырабатывая соответствующие сигналы линии G(n) затвора. Характерная особенность схемы, показанной на фиг. 2, заключается в том, что схема GOA на каждой ступени соответствует выводу линии G(n) затвора. Когда для панели выбрана конструкция с тремя затворами, количество линий развертки становится втрое больше этого количества в исходной конструкции, тогда как высота пространства, занятого схемой GOA на каждой ступени, становится равной одной трети высоты исходной конструкции. Приходится увеличивать ширину разводки соединений. Как результат, границу панели необходимо расширить, что является неблагоприятным для распространенной конструкции с узкой рамкой.
Следовательно, необходимо предложить схему GOA, применимую для LCD, в которой будет решена проблема, возникшая в традиционной технологии.
Краткое описание изобретения
Целью настоящего изобретения является предложение схемы GOA, применимой для LCD.
В соответствии с настоящим изобретением схема драйвера затворов на матрице (GOA) для жидкокристаллического дисплея (LCD) содержит множество блоков GOA, соединенных каскадно, и множество блоков GOA на сформированных ступенях. Блок GOA на n-й ступени соответствует по меньшей мере одной линии развертки. Указанная по меньшей мере одна линия развертки содержит n-ю линию развертки, (п+1)-ю линию развертки и (п+2)-ю линию развертки. Блок GOA на n-й ступени содержит первую схему блокировки понижения напряжения, схему повышения напряжения, схему ускоряющего конденсатора, схему понижения напряжения и схему синхронизации.
Первая схема блокировки понижения напряжения соединена с узлом сигнала затвора. Схема повышения напряжения соединена с первой схемой блокировки понижения напряжения посредством узла сигнала затвора. Схема ускоряющего конденсатора соединена со схемой повышения напряжения посредством узла сигнала затвора. Схема понижения напряжения соединена со схемой ускоряющего конденсатора посредством узла сигнала затвора. Схема синхронизации соединена со схемой ускоряющего конденсатора посредством узла сигнала затвора и принимает первый синхронизирующий сигнал.
Первая схема блокировки понижения напряжения и схема понижения напряжения соединены с источником низкого напряжения постоянного тока.
Схема синхронизации содержит первый транзистор, второй транзистор, третий транзистор и четвертый транзистор.
Первый транзистор содержит первый управляющий вывод, соединенный с узлом сигнала затвора, первый входной вывод, соединенный с первым синхронизирующим сигналом, и первый выходной вывод, выводящий пусковой импульс на n-й ступени. Второй транзистор содержит второй управляющий вывод, соединенный с узлом сигнала затвора, второй входной вывод, соединенный с первым синхронизирующим сигналом, и второй выходной вывод, соединенный с n-й линией развертки. Третий транзистор содержит третий управляющий вывод, соединенный с узлом сигнала затвора, третий входной вывод, соединенный с первым синхронизирующим сигналом, и третий выходной вывод, соединенный с (п+1)-й линией развертки. Четвертый транзистор содержит четвертый управляющий вывод, соединенный с узлом сигнала затвора, четвертый входной вывод, соединенный с первым синхронизирующим сигналом, и четвертый выходной вывод, соединенный с (п+2)-й линией развертки.
В соответствии с одним из предпочтительных вариантов осуществления схема ускоряющего конденсатора содержит первый конденсатор, содержащий два вывода, соединенные соответственно с узлом сигнала затвора и с пусковым импульсом на n-й ступени.
В соответствии с одним из предпочтительных вариантов осуществления схема повышения напряжения содержит пятый транзистор. Пятый транзистор содержит пятый управляющий вывод, принимающий пусковой импульс на (п-З)-й ступени, пятый входной вывод, соединенный с пятым управляющим выводом, и пятый выходной вывод, соединенный с узлом сигнала затвора.
В соответствии с одним из предпочтительных вариантов осуществления первая схема блокировки понижения напряжения содержит шестой транзистор, седьмой транзистор, восьмой транзистор, девятый
- 2 034645 транзистор, десятый транзистор, одиннадцатый транзистор и двенадцатый транзистор.
Шестой транзистор содержит шестой управляющий вывод, принимающий пусковой импульс на (п+3)-й ступени, шестой входной вывод, соединенный с источником низкого напряжения постоянного тока, и шестой выходной вывод, соединенный с узлом сигнала затвора. Седьмой транзистор содержит седьмой управляющий вывод, соединенный с узлом сигнала затвора, и седьмой входной вывод, соединенный с источником низкого напряжения постоянного тока. Восьмой транзистор содержит восьмой управляющий вывод, соединенный с источником высокого напряжения постоянного тока, восьмой выходной вывод, соединенный с восьмым управляющим выводом, и восьмой входной вывод, соединенный с седьмым выходным выводом. Девятый транзистор содержит девятый управляющий вывод, соединенный с узлом сигнала затвора, и девятый входной вывод, соединенный с источником низкого напряжения постоянного тока. Десятый транзистор содержит десятый управляющий вывод, соединенный с седьмым выходным выводом, десятый входной вывод, соединенный с девятым выходным выводом, и десятый выходной вывод, соединенный с восьмым выходным выводом. Одиннадцатый транзистор содержит одиннадцатый управляющий вывод, соединенный с десятым входным выводом, одиннадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и одиннадцатый выходной вывод, соединенный с узлом сигнала затвора. Двенадцатый транзистор содержит двенадцатый управляющий вывод, соединенный с десятым входным выводом, двенадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и двенадцатый выходной вывод, соединенный с пусковым импульсом на п-й ступени.
В соответствии с одним из предпочтительных вариантов осуществления схема понижения напряжения содержит тринадцатый транзистор, четырнадцатый транзистор, пятнадцатый транзистор, шестнадцатый транзистор, семнадцатый транзистор, восемнадцатый транзистор, девятнадцатый транзистор, двадцатый транзистор и двадцать первый транзистор.
Тринадцатый транзистор содержит тринадцатый управляющий вывод, соединенный с первой схемой блокировки понижения напряжения, тринадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и тринадцатый выходной вывод, соединенный с п-й линией развертки. Четырнадцатый транзистор содержит четырнадцатый управляющий вывод, соединенный со вторым синхронизирующим сигналом, четырнадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и четырнадцатый выходной вывод, соединенный с п-й линией развертки. Пятнадцатый транзистор содержит пятнадцатый управляющий вывод, соединенный с четвертым синхронизирующим сигналом, пятнадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и пятнадцатый выходной вывод, соединенный с п-й линией развертки. Шестнадцатый транзистор содержит шестнадцатый управляющий вывод, соединенный с первой схемой блокировки понижения напряжения, шестнадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и шестнадцатый выходной вывод, соединенный с (п+1)-й линией развертки. Семнадцатый транзистор содержит семнадцатый управляющий вывод, соединенный с третьим синхронизирующим сигналом, семнадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и семнадцатый выходной вывод, соединенный с (п+1)-й линией развертки. Восемнадцатый транзистор содержит восемнадцатый управляющий вывод, соединенный с пятым синхронизирующим сигналом, восемнадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и восемнадцатый выходной вывод, соединенный с (п+1)-й линией развертки. Девятнадцатый транзистор содержит девятнадцатый управляющий вывод, соединенный с первой схемой блокировки понижения напряжения, девятнадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и девятнадцатый выходной вывод, соединенный с (п+2)-й линией развертки. Двадцатый транзистор содержит двадцатый управляющий вывод, соединенный с четвертым синхронизирующим сигналом, двадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и двадцатый выходной вывод, соединенный с (п+2)-й линией развертки. Двадцать первый транзистор содержит двадцать первый управляющий вывод, соединенный с шестым синхронизирующим сигналом, двадцать первый входной вывод, соединенный с источником низкого напряжения постоянного тока, и двадцать первый выходной вывод, соединенный с (п+2)-й линией развертки.
В соответствии с одним из предпочтительных вариантов осуществления схема GOA дополнительно содержит вторую схему блокировки понижения напряжения. Вторая схема блокировки понижения напряжения содержит двадцать второй транзистор и двадцать третий транзистор. Двадцать второй транзистор содержит двадцать второй управляющий вывод, соединенный с четвертым синхронизирующим сигналом, двадцать второй входной вывод, соединенный с источником низкого напряжения постоянного тока, и двадцать второй выходной вывод, соединенный с узлом сигнала затвора. Двадцать третий транзистор содержит двадцать третий управляющий вывод, соединенный с четвертым синхронизирующим сигналом, двадцать третий входной вывод, соединенный с источником низкого напряжения постоянного тока, и двадцать третий выходной вывод, соединенный с пусковым импульсом на п-й ступени.
В соответствии с одним из предпочтительных вариантов осуществления период первого синхронизирующего сигнала, период второго синхронизирующего сигнала и период третьего синхронизирующего сигнала являются равными, и первый синхронизирующий сигнал, второй синхронизирующий сигнал и
- 3 034645 третий синхронизирующий сигнал запускаются последовательно на основании разности в 1/3 периода.
В соответствии с одним из предпочтительных вариантов осуществления четвертый синхронизирующий сигнал является обратным первому синхронизирующему сигналу, пятый синхронизирующий сигнал является обратным второму синхронизирующему сигналу, и шестой синхронизирующий сигнал является обратным третьему синхронизирующему сигналу.
В соответствии с настоящим изобретением схема драйвера затворов на матрице (GOA) для жидкокристаллического дисплея (LCD) содержит множество блоков GOA, соединенных каскадно, и множество блоков GOA на сформированных ступенях. Блок GOA на n-й ступени соответствует по меньшей мере одной линии развертки. Указанная по меньшей мере одна линия развертки содержит (п+3)-ю линию развертки, (п+4)-ю линию развертки и (п+5)-ю линию развертки. Блок GOA на n-й ступени содержит первую схему блокировки понижения напряжения, схему повышения напряжения, схему ускоряющего конденсатора, схему понижения напряжения и схему синхронизации.
Первая схема блокировки понижения напряжения соединена с узлом сигнала затвора. Схема повышения напряжения соединена с первой схемой блокировки понижения напряжения посредством узла сигнала затвора. Схема ускоряющего конденсатора соединена со схемой повышения напряжения посредством узла сигнала затвора. Схема понижения напряжения соединена со схемой ускоряющего конденсатора посредством узла сигнала затвора. Схема синхронизации соединена со схемой ускоряющего конденсатора посредством узла сигнала затвора и принимает первый синхронизирующий сигнал.
Первая схема блокировки понижения напряжения и схема понижения напряжения соединены с источником низкого напряжения постоянного тока.
Схема синхронизации содержит первый транзистор, второй транзистор, третий транзистор и четвертый транзистор.
Первый транзистор содержит первый управляющий вывод, соединенный с узлом сигнала затвора, первый входной вывод, соединенный с четвертым синхронизирующим сигналом, и первый выходной вывод, выводящий пусковой импульс на (п+3)-й ступени. Второй транзистор содержит второй управляющий вывод, соединенный с узлом сигнала затвора, второй входной вывод, соединенный с четвертым синхронизирующим сигналом, и второй выходной вывод, соединенный с (п+4)-й линией развертки. Третий транзистор содержит третий управляющий вывод, соединенный с узлом сигнала затвора, третий входной вывод, соединенный с четвертым синхронизирующим сигналом, и третий выходной вывод, соединенный с (п+5)-й линией развертки. Четвертый транзистор содержит четвертый управляющий вывод, соединенный с узлом сигнала затвора, четвертый входной вывод, соединенный с четвертым синхронизирующим сигналом, и четвертый выходной вывод, соединенный с (п+5)-й линией развертки.
В соответствии с одним из предпочтительных вариантов осуществления схема ускоряющего конденсатора содержит первый конденсатор. Первый конденсатор содержит два вывода, соединенные соответственно с узлом сигнала затвора и с пусковым импульсом на (п+3)-й ступени.
В соответствии с одним из предпочтительных вариантов осуществления схема повышения напряжения содержит пятый транзистор. Пятый транзистор содержит пятый управляющий вывод, принимающий пусковой импульс на n-й ступени, пятый входной вывод, соединенный с пятым управляющим выводом, и пятый выходной вывод, соединенный с узлом сигнала затвора.
В соответствии с одним из предпочтительных вариантов осуществления первая схема блокировки понижения напряжения содержит шестой транзистор, седьмой транзистор, восьмой транзистор, девятый транзистор, десятый транзистор, одиннадцатый транзистор и двенадцатый транзистор.
Шестой транзистор содержит шестой управляющий вывод, принимающий пусковой импульс на (п+6)-й ступени, шестой входной вывод, соединенный с источником низкого напряжения постоянного тока, и шестой выходной вывод, соединенный с узлом сигнала затвора. Седьмой транзистор содержит седьмой управляющий вывод, соединенный с узлом сигнала затвора, и седьмой входной вывод, соединенный с источником низкого напряжения постоянного тока. Восьмой транзистор содержит восьмой управляющий вывод, соединенный с источником высокого напряжения постоянного тока, восьмой выходной вывод, соединенный с восьмым управляющим выводом, и восьмой входной вывод, соединенный с седьмым выходным выводом. Девятый транзистор содержит девятый управляющий вывод, соединенный с узлом сигнала затвора, и девятый входной вывод, соединенный с источником низкого напряжения постоянного тока. Десятый транзистор содержит десятый управляющий вывод, соединенный с седьмым выходным выводом, десятый входной вывод, соединенный с девятым выходным выводом, и десятый выходной вывод, соединенный с восьмым выходным выводом. Одиннадцатый транзистор содержит одиннадцатый управляющий вывод, соединенный с десятым входным выводом, одиннадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и одиннадцатый выходной вывод, соединенный с узлом сигнала затвора. Двенадцатый транзистор содержит двенадцатый управляющий вывод, соединенный с десятым входным выводом, двенадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и двенадцатый выходной вывод, соединенный с пусковым импульсом на (п+3)-й ступени.
В соответствии с одним из предпочтительных вариантов осуществления схема понижения напряжения содержит тринадцатый транзистор, четырнадцатый транзистор, пятнадцатый транзистор, шестна
- 4 034645 дцатый транзистор, семнадцатый транзистор, восемнадцатый транзистор, девятнадцатый транзистор, двадцатый транзистор и двадцать первый транзистор.
Тринадцатый транзистор содержит тринадцатый управляющий вывод, соединенный с первой схемой блокировки понижения напряжения, тринадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и тринадцатый выходной вывод, соединенный с (п+3)-й линией развертки. Четырнадцатый транзистор содержит четырнадцатый управляющий вывод, соединенный с первым синхронизирующим сигналом, четырнадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и четырнадцатый выходной вывод, соединенный с (п+3)-й линией развертки. Пятнадцатый транзистор содержит пятнадцатый управляющий вывод, соединенный с третьим синхронизирующим сигналом, пятнадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и пятнадцатый выходной вывод, соединенный с (п+3)-й линией развертки. Шестнадцатый транзистор содержит шестнадцатый управляющий вывод, соединенный с первой схемой блокировки понижения напряжения, шестнадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и шестнадцатый выходной вывод, соединенный с (п+4)-й линией развертки. Семнадцатый транзистор содержит семнадцатый управляющий вывод, соединенный со вторым синхронизирующим сигналом, семнадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и семнадцатый выходной вывод, соединенный с (п+4)-й линией развертки. Восемнадцатый транзистор содержит восемнадцатый управляющий вывод, соединенный с четвертым синхронизирующим сигналом, восемнадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и восемнадцатый выходной вывод, соединенный с (п+4)-й линией развертки. Девятнадцатый транзистор содержит девятнадцатый управляющий вывод, соединенный с первой схемой блокировки понижения напряжения, девятнадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и девятнадцатый выходной вывод, соединенный с (п+5)-й линией развертки. Двадцатый транзистор содержит двадцатый управляющий вывод, соединенный с третьим синхронизирующим сигналом, двадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и двадцатый выходной вывод, соединенный с (п+5)-й линией развертки. Двадцать первый транзистор содержит двадцать первый управляющий вывод, соединенный с пятым синхронизирующим сигналом, двадцать первый входной вывод, соединенный с источником низкого напряжения постоянного тока, и двадцать первый выходной вывод, соединенный с (п+5)-й линией развертки.
В соответствии с одним из предпочтительных вариантов осуществления схема GOA дополнительно содержит вторую схему блокировки понижения напряжения. Вторая схема блокировки понижения напряжения содержит двадцать второй транзистор и двадцать третий транзистор. Двадцать второй транзистор содержит двадцать второй управляющий вывод, соединенный с первым синхронизирующим сигналом, двадцать второй входной вывод, соединенный с источником низкого напряжения постоянного тока, и двадцать второй выходной вывод, соединенный с узлом сигнала затвора. Двадцать третий транзистор содержит двадцать третий управляющий вывод, соединенный с первым синхронизирующим сигналом, двадцать третий входной вывод, соединенный с источником низкого напряжения постоянного тока, и двадцать третий выходной вывод, соединенный с пусковым импульсом на (п+3)-й ступени.
В соответствии с одним из предпочтительных вариантов осуществления период первого синхронизирующего сигнала, период второго синхронизирующего сигнала и период третьего синхронизирующего сигнала являются равными, и первый синхронизирующий сигнал, второй синхронизирующий сигнал и третий синхронизирующий сигнал запускаются последовательно на основании разности в 1/3 периода.
В соответствии с одним из предпочтительных вариантов осуществления четвертый синхронизирующий сигнал является обратным первому синхронизирующему сигналу, пятый синхронизирующий сигнал является обратным второму синхронизирующему сигналу, и шестой синхронизирующий сигнал является обратным третьему синхронизирующему сигналу.
Что касается схемы GOA, содержащей три затвора, настоящее изобретение предлагает усовершенствованную схему GOA. Усовершенствованная схема GOA на одной ступени соответствует выводу трех линий затворов, тогда как традиционная схема GOA на одной ступени соответствует выводу одной линии затвора. Таким образом сокращается количество ступеней схемы GOA. Требуется лишь 1/3 ступеней традиционной схемы GOA. По причине количественного уменьшения схемы GOA схеме GOA на каждой ступени придается большая гибкость конструкции. Это является полезным для конструкции с узкими рамками.
Краткое описание графических материалов
На фиг. 1 показана принципиальная электрическая схема традиционной схемы GOA.
На фиг. 2 показана принципиальная электрическая схема другой традиционной схемы GOA.
На фиг. 3 показаны формы сигналов при применении схемы GOA, показанной на фиг. 2.
На фиг. 4 показана принципиальная электрическая схема данной схемы GOA в соответствии с первым предпочтительным вариантом осуществления настоящего изобретения.
На фиг. 5 показана принципиальная электрическая схема данной схемы GOA в соответствии со вторым предпочтительным вариантом осуществления настоящего изобретения.
На фиг. 6 показаны формы сигналов при применении схем GOA, показанных на фиг. 4 и 5.
- 5 034645
На фиг. 7 показана принципиальная электрическая схема данной схемы GOA в соответствии с третьим предпочтительным вариантом осуществления настоящего изобретения.
На фиг. 8 показана принципиальная электрическая схема данной схемы GOA в соответствии с четвертым предпочтительным вариантом осуществления настоящего изобретения.
Подробное описание предпочтительных вариантов осуществления
Выражения пространственного отношения, такие как под, ниже, нижний, над, верхний и тому подобные, могут быть использованы в данном документе для облегчения описания, чтобы описать взаимосвязь одного элемента или признака с другим элементом (элементами) или признаком (признаками), как изображено на фигурах. Следует понимать, что выражения пространственного отношения предназначены для охватывания различных ориентаций устройства при использовании или работе в дополнение к ориентации, изображенной на фигурах.
На фиг. 4 показана принципиальная электрическая схема конструкции схемы 30 GOA в соответствии с первым предпочтительным вариантом осуществления настоящего изобретения. Схема 30 GOA используется для жидкокристаллических дисплеев (LCD). Схема 30 GOA содержит множество блоков 35 GOA. Это множество блоков 35 GOA соединено каскадно с образованием блоков 35 GOA на множестве ступеней. Блок 35 GOA на n-й ступени соответствует по меньшей мере одной линии развертки на одной ступени. По меньшей мере одна линия развертки содержит линию G(n) развертки на n-й ступени, линию G(n+1) развертки на (п+1)-й ступени, и линию G(n+2) развертки на (п+2)-й ступени. Блок 35 GOA на n-й ступени содержит первую схему 500 блокировки понижения напряжения, схему 400 повышения напряжения, схему 300 ускоряющего конденсатора, схему 200 понижения напряжения и схему 100 синхронизации.
Первая схема 500 блокировки понижения напряжения соединена с узлом Q(n) сигнала затвора. Схема 400 повышения напряжения соединена с первой схемой 500 блокировки понижения напряжения посредством узла Q(n) сигнала затвора. Схема 300 ускоряющего конденсатора соединена со схемой 400 повышения напряжения посредством узла Q(n) сигнала затвора. Схема 200 понижения напряжения соединена со схемой 300 ускоряющего конденсатора посредством узла Q(n) сигнала затвора. Схема 100 синхронизации соединена со схемой 300 ускоряющего конденсатора посредством узла Q(n) сигнала затвора и принимает первый синхронизирующий сигнал СК1.
Первая схема 500 блокировки понижения напряжения и схема 200 понижения напряжения соединены с источником низкого напряжения постоянного тока.
Схема 100 синхронизации содержит первый транзистор Т11, второй транзистор Т21, третий транзистор Т22 и четвертый транзистор Т23.
Первый транзистор Т11 содержит первый управляющий вывод, первый входной вывод и первый выходной вывод. Первый управляющий вывод соединен с узлом Q(n) сигнала затвора. Первый входной вывод соединен с первым синхронизирующим сигналом СК1. Первый выходной вывод выводит пусковой импульс ST(n) на n-й ступени. Второй транзистор Т21 содержит второй управляющий вывод, второй входной вывод и второй выходной вывод. Второй управляющий вывод соединен с узлом Q(n) сигнала затвора. Второй входной вывод соединен с первым синхронизирующим сигналом СК1. Второй выходной вывод соединен с линией G(n) развертки на n-й ступени. Третий транзистор Т22 содержит третий управляющий вывод, третий входной вывод и третий выходной вывод. Третий управляющий вывод соединен с узлом Q(n) сигнала затвора. Третий входной вывод соединен с первым синхронизирующим сигналом СК1. Третий выходной вывод соединен с линией G(n+1) развертки на (п+1)-й ступени. Четвертый транзистор Т23 содержит четвертый управляющий вывод, четвертый входной вывод и четвертый выходной вывод. Четвертый управляющий вывод соединен с узлом Q(n) сигнала затвора. Четвертый входной вывод соединен с первым синхронизирующим сигналом СК1. Четвертый выходной вывод соединен с линией G(n+2) развертки на (п+2)-й ступени.
Схема 300 ускоряющего конденсатора содержит первый конденсатор Cboost. Первый конденсатор Cboost содержит два вывода. Эти выводы соединены соответственно с узлом Q(n) сигнала затвора и с пусковым импульсом ST(n) на n-й ступени.
Схема 400 повышения напряжения содержит пятый транзистор Т5. Пятый транзистор Т5 содержит пятый управляющий вывод, пятый входной вывод и пятый выходной вывод. Пятый управляющий вывод принимает пусковой импульс ST(n-3) на (п-З)-й ступени. Пятый входной вывод соединен с пятым управляющим выводом. Пятый выходной вывод соединен с узлом Q(n) сигнала затвора.
Первая схема 500 блокировки понижения напряжения содержит шестой транзистор Т6, седьмой транзистор Т7, восьмой транзистор Т8, девятый транзистор Т9, десятый транзистор Т10, одиннадцатый транзистор Т44 и двенадцатый транзистор Т41.
Шестой транзистор Т6 содержит шестой управляющий вывод, шестой входной вывод и шестой выходной вывод. Шестой управляющий вывод принимает пусковой импульс ST(n+3) на (п+З)-й ступени. Шестой входной вывод соединен с источником Vss низкого напряжения постоянного тока. Шестой выходной вывод соединен с узлом Q(n) сигнала затвора. Седьмой транзистор Т7 содержит седьмой управляющий вывод, седьмой входной вывод и седьмой выходной вывод. Седьмой управляющий вывод соединен с узлом Q(n) сигнала затвора. Седьмой входной вывод соединен с источником Vss низкого на
- 6 034645 пряжения постоянного тока. Восьмой транзистор Т8 содержит восьмой управляющий вывод, восьмой входной вывод и восьмой выходной вывод. Восьмой управляющий вывод соединен с источником VDD высокого напряжения постоянного тока. Восьмой выходной вывод соединен с восьмым управляющим выводом. Восьмой входной вывод соединен с седьмым выходным выводом. Девятый транзистор Т9 содержит девятый управляющий вывод, девятый входной вывод и девятый выходной вывод. Девятый управляющий вывод соединен с узлом Q(n) сигнала затвора. Девятый входной вывод соединен с источником Vss низкого напряжения постоянного тока. Десятый транзистор Т10 содержит десятый управляющий вывод, десятый входной вывод и десятый выходной вывод. Десятый управляющий вывод соединен с седьмым выходным выводом. Десятый входной вывод соединен с девятым выходным выводом. Десятый выходной вывод соединен с девятым выходным выводом. Одиннадцатый транзистор Т44 содержит одиннадцатый управляющий вывод, одиннадцатый входной вывод и одиннадцатый выходной вывод. Одиннадцатый управляющий вывод соединен с десятым входным выводом. Одиннадцатый входной вывод соединен с источником Vss низкого напряжения постоянного тока. Одиннадцатый выходной вывод соединен с узлом Q(n) сигнала затвора. Двенадцатый транзистор Т45 содержит двенадцатый управляющий вывод, двенадцатый входной вывод и двенадцатый выходной вывод. Двенадцатый управляющий вывод соединен с десятым входным выводом. Двенадцатый входной вывод соединен с источником Vss низкого напряжения постоянного тока. Двенадцатый выходной вывод выводит пусковой импульс ST(n) на n-й ступени.
Схема 200 понижения напряжения содержит тринадцатый транзистор Т41, четырнадцатый транзистор Т311, пятнадцатый транзистор Т312, шестнадцатый транзистор Т42, семнадцатый транзистор Т321, восемнадцатый транзистор Т322, девятнадцатый транзистор Т43, двадцатый транзистор Т331 и двадцать первый транзистор Т332.
Тринадцатый транзистор Т41 содержит тринадцатый управляющий вывод, тринадцатый входной вывод и тринадцатый выходной вывод. Тринадцатый управляющий вывод соединен с первой схемой 500 блокировки понижения напряжения. Тринадцатый входной вывод соединен с источником Vss низкого напряжения постоянного тока. Тринадцатый выходной вывод соединен с n-й линией G(n) развертки. Четырнадцатый транзистор Т311 содержит четырнадцатый управляющий вывод, четырнадцатый входной вывод и четырнадцатый выходной вывод. Четырнадцатый входной вывод соединен со вторым синхронизирующим сигналом СК2. Четырнадцатый входной вывод соединен с источником Vss низкого напряжения постоянного тока. Четырнадцатый выходной вывод соединен с n-й линией развертки G(n). Пятнадцатый транзистор Т312 содержит пятнадцатый управляющий вывод, пятнадцатый входной вывод и пятнадцатый выходной вывод. Пятнадцатый управляющий вывод соединен с четвертым синхронизирующим сигналом СК4. Пятнадцатый входной вывод соединен с источником Vss низкого напряжения постоянного тока. Пятнадцатый выходной вывод соединен с n-й линией развертки G(n). Шестнадцатый транзистор Т42 содержит шестнадцатый управляющий вывод, шестнадцатый входной вывод и шестнадцатый выходной вывод. Шестнадцатый управляющий вывод соединен с первой схемой 500 блокировки понижения напряжения. Шестнадцатый входной вывод соединен с источником Vss низкого напряжения постоянного тока. Шестнадцатый выходной вывод соединен с линией G(n+1) развертки. Семнадцатый транзистор Т321 содержит семнадцатый управляющий вывод, семнадцатый входной вывод и семнадцатый выходной вывод. Семнадцатый управляющий вывод соединен с третьим синхронизирующим сигналом СК3. Семнадцатый входной вывод соединен с источником Vss низкого напряжения постоянного тока. Семнадцатый выходной вывод соединен с линией G(n+1) развертки. Восемнадцатый транзистор Т322 содержит восемнадцатый управляющий вывод, восемнадцатый входной вывод и восемнадцатый выходной вывод. Восемнадцатый управляющий вывод соединен с пятым синхронизирующим сигналом СК5. Восемнадцатый входной вывод соединен с источником Vss низкого напряжения постоянного тока. Восемнадцатый выходной вывод соединен с линией G(n+1) развертки. Девятнадцатый транзистор Т43 содержит девятнадцатый управляющий вывод, девятнадцатый входной вывод и девятнадцатый выходной вывод. Девятнадцатый управляющий вывод соединен с первой схемой 500 блокировки понижения напряжения. Девятнадцатый входной вывод соединен с источником Vss низкого напряжения постоянного тока. Девятнадцатый выходной вывод соединен с линией G(n+2) развертки. Двадцатый транзистор Т331 содержит двадцатый управляющий вывод, двадцатый входной вывод и двадцатый выходной вывод.
Двадцатый управляющий вывод соединен с четвертым синхронизирующим сигналом СК4. Двадцатый входной вывод соединен с источником Vss низкого напряжения постоянного тока. Двадцатый выходной вывод соединен с линией G(n+2) развертки. Двадцать первый транзистор Т332 содержит двадцать первый управляющий вывод, двадцать первый входной вывод и двадцать первый выходной вывод. Двадцать первый управляющий вывод соединен с шестым синхронизирующим сигналом СК6. Двадцать первый входной вывод соединен с источником Vss низкого напряжения постоянного тока. Двадцать первый выходной вывод соединен с линией G(n+2) развертки.
Входной вывод первого транзистора Т11, входной вывод второго транзистора Т21, входной вывод третьего транзистора Т22 и входной вывод четвертого транзистора Т23 соединены с первым синхронизирующим сигналом СК1. Управляющий вывод (затвор) первого транзистора Т11, управляющий вывод (затвор) второго транзистора Т21, управляющий вывод (затвор) третьего транзистора Т22 и управляю
- 7 034645 щий вывод (затвор) четвертого транзистора Т23 соединены с узлом Q(n) сигналов затворов. Первый транзистор Т11 используется для вывода пускового импульса ST(n) на n-й ступени для схемы GOA на следующей ступени. Второй транзистор Т21, третий транзистор Т22 и четвертый транзистор Т23 соответствуют выводу трех линий G(n), G(n+1), G(n+2) затворов на начальной ступени. Как и в случае n-й линии G(n) развертки, управляющий вывод (затвор) четырнадцатого транзистора Т311 и управляющий вывод (затвор) пятнадцатого транзистора Т312 управляются соответственно вторым синхронизирующим сигналом СК2 и четвертым синхронизирующим сигналом СК4. Четырнадцатый транзистор Т311 и пятнадцатый транзистор Т312 используются для понижения напряжения сигнала развертки на n-й ступени G(n) в различные промежутки времени. После соединения второго транзистора Т21, третьего транзистора Т22 и четвертого транзистора Т23 с первым синхронизирующим сигналом СК1 их выводы являются одинаковыми. Импульсные сигналы затворов из трех линий G(n), G(n+1), G(n+2) затворов не перекрываются. Поэтому напряжение выходных сигналов второго транзистора Т21, третьего транзистора Т22 и четвертого транзистора Т23 в соответствующий промежуток времени необходимо понижать. Выше было подробно описано понижение напряжения n-й линии G(n) развертки. Понижение напряжения линии G(n+1) развертки выполняется семнадцатым транзистором Т321 и восемнадцатым транзистором Т322. Семнадцатый транзистор Т321 и восемнадцатый транзистор Т322 управляются третьим синхронизирующим сигналом СК3 и пятым синхронизирующим сигналом СК5. Понижение напряжения линии G(n+2) развертки выполняется двадцатым транзистором Т331 и двадцать первым транзистором Т332. Двадцатый транзистор Т331 и двадцать первый транзистор Т332 управляются четвертым синхронизирующим сигналом СК4 и шестым синхронизирующим сигналом СК6. Двадцатый транзистор Т331 и двадцать первый транзистор Т332 действуют совместно со вторым транзистором Т21, третьим транзистором Т22 и четвертым транзистором Т23. Этим обеспечивается то, что три линии затворов, которым соответствует схема GOA на ступени 35, выводят сигналы правильной формы. Тринадцатый транзистор Т41, шестнадцатый транзистор Т42 и девятнадцатый транзистор Т43 используются для понижения напряжений трех линий затворов. Функцией этих транзисторов является понижение напряжения выходных сигналов посредством n-й линии G(n) развертки, линии G(n+1) развертки и линии G(n+2) развертки с целью обеспечения вывода низкого уровня напряжения, когда схема GOA на ступени 35 не действует, т.е. узел Q(n) сигнала затвора имеет низкий уровень напряжения. Когда схема GOA на ступени 35 выполняет вывод, т.е. когда узел Q(n) сигнала затвора имеет высокий уровень напряжения, управляющие выводы (затворы) тринадцатого транзистора Т41, шестнадцатого транзистора Т42 и девятнадцатого транзистора Т43 имеют низкий уровень напряжения. Управляющие выводы замкнуты. Воздействие на вывод n-й линии G(n) развертки, линии G(n+1) развертки и линии G(n+2) развертки отсутствует. Одиннадцатый транзистор Т44 и тринадцатый транзистор Т41 также используются для понижения напряжения сигналов. Когда схема GOA на ступени 35 не выполняет вывод, пусковой импульс ST на узле Q(n) сигнала затвора сохраняет низкий уровень напряжения.
Схема 35 GOA, предложенная в настоящем варианте осуществления, может выводить сигналы из трех линий затворов, и это полезно для увеличения высоты разводки, уменьшения ширины и конструирования узких рамок. В дополнение, схема 35 GOA содержит на каждой ступени двадцать один транзистор. Для сравнения традиционная схема 25 GOA, показанная на фиг. 2, содержит пятьдесят один TFTтранзистор, поскольку схеме 25 GOA на трех ступенях требуется три линии затворов. Поэтому схема 35 GOA требует намного меньше места, чем традиционная схема 25 GOA.
На фиг. 5 показана принципиальная электрическая схема данной схемы 40 GOA в соответствии со вторым предпочтительным вариантом осуществления настоящего изобретения. Явным отличием второго предпочтительного варианта осуществления от первого предпочтительного варианта осуществления является использование разных сигналов для соединений. Подробности являются следующими.
Пусковой импульс ST продвигается на три ступени, т.е. n-3 меняется на n, n меняется на n+3, и n+3 меняется на n+6.
Во втором предпочтительном варианте осуществления входные выводы первого транзистора Т11, второго транзистора Т21, третьего транзистора Т22 и четвертого транзистора Т23 соединены с четвертым синхронизирующим сигналом СК4. Выходной вывод второго транзистора Т21, выходной вывод третьего транзистора Т22 и выходной вывод четвертого транзистора Т23 соединены соответственно с линией G(n+3) развертки, линией G(n+4) развертки и линией G(n+5) развертки.
Управляющий вывод четырнадцатого транзистора Т311 соединен с первым синхронизирующим сигналом СК1. Управляющий вывод пятнадцатого транзистора Т312 соединен с третьим синхронизирующим сигналом СК3. Выходные выводы четырнадцатого транзистора Т311 и пятнадцатого транзистора Т312 соединены с линией G(n+3) развертки.
Управляющий вывод семнадцатого транзистора Т321 соединен со вторым синхронизирующим сигналом СК2. Управляющий вывод восемнадцатого транзистора Т322 соединен с четвертым синхронизирующим сигналом СК4. Выходные выводы семнадцатого транзистора Т321 и восемнадцатого транзистора Т322 соединены с линией G(n+4) развертки.
Управляющий вывод двадцатого транзистора Т331 соединен с третьим синхронизирующим сигналом СК3. Управляющий вывод двадцать первого транзистора Т332 соединен с пятым синхронизирую
- 8 034645 щим сигналом СК5. Выходные выводы двадцатого транзистора Т331 и двадцать первого транзистора Т332 соединены с линией G(n+5) развертки.
В сравнении с вышеописанным первым предпочтительным вариантом осуществления, где в действие приводятся линии развертки на нечетных ступенях, во втором предпочтительном варианте осуществления в действие приводятся линии развертки на четных ступенях. В этом заключается разница между этими двумя вариантами осуществления.
На фиг. 6 показана схема форм сигналов схемы GOA, показанной на фиг. 4 и 5. Период первого синхронизирующего сигнала СК1, период второго синхронизирующего сигнала СК2 и период третьего синхронизирующего сигнала СК3 являются одинаковыми. Кроме того, первый синхронизирующий сигнал СК1, второй синхронизирующий сигнал СК2 и третий синхронизирующий сигнал СК3 включаются последовательно на основании разности в 1/3 периода. Четвертый синхронизирующий сигнал СК4, пятый синхронизирующий сигнал СК5 и шестой синхронизирующий сигнал СК6 представляют собой сигналы, обратные соответственно первому синхронизирующему сигналу СК1, второму синхронизирующему сигналу СК2 и третьему синхронизирующему сигналу СК3. Таким образом, получаются сигналы для последовательного включения линий развертки (от n-й ступени до (п+5)-й ступени).
На фиг. 7 показана принципиальная электрическая схема конструкции схемы 50 GOA в соответствии с третьим предпочтительным вариантом осуществления настоящего изобретения. В сравнении с первым предпочтительным вариантом осуществления в третий предпочтительный вариант осуществления добавлена вторая схема блокировки понижения напряжения, содержащая двадцать второй транзистор Т91 и двадцать третий транзистор Т92. В этом заключается разница между этими двумя вариантами осуществления.
Двадцать второй транзистор Т91 содержит двадцать второй управляющий вывод, двадцать второй входной вывод и двадцать второй выходной вывод. Двадцать второй управляющий вывод соединен с четвертым синхронизирующим сигналом СК4. Двадцать второй входной вывод соединен с источником Vss низкого напряжения постоянного тока. Двадцать второй выходной вывод соединен с узлом Q(n) сигнала затвора. Двадцать третий транзистор Т92 содержит двадцать третий управляющий вывод, двадцать третий входной вывод и двадцать третий выходной вывод. Двадцать третий управляющий вывод соединен с четвертым синхронизирующим сигналом СК4. Двадцать третий входной вывод соединен с источником Vss низкого напряжения постоянного тока. Двадцать третий выходной вывод выводит пусковой импульс ST(n) на n-й ступени.
Схема 55 GOA на каждой ступени вводит две пары схем (500, 600) блокировки понижения напряжения. Напряжение пар схем (500, 600) блокировки понижения напряжения понижается в различные промежутки времени. Таким образом, от транзисторов в парах схем (500, 600) блокировки понижения напряжения не требуется выдерживать долговременную нагрузку. В любом случае электрический дрейф, который может являться результатом неэффективности схемы 55 GOA, не возникает. Соответственно значительно повышается устойчивость работы LCD-панели.
Когда схема 55 GOA выполняет вывод, т.е. узел Q(n) сигнала затвора имеет высокий уровень напряжения, две пары схем (500, 600) блокировки понижения напряжения не действуют, что обеспечивает вывод сигналов правильной формы посредством соответствующих линий затворов. Когда схема 55 GOA не выполняет вывод, т.е. узел Q(n) сигнала затвора имеет низкий уровень напряжения, две пары схем (500, 600) блокировки понижения напряжения понижают напряжение попеременно. Когда первый синхронизирующий сигнал СК1 имеет высокий уровень напряжения, а четвертый синхронизирующий сигнал СК4 имеет низкий уровень напряжения, первый синхронизирующий сигнал СК1 соединен с n-й линией G(n) развертки, линией G(n+1) развертки и линией G(n+2) развертки соответственно посредством второго транзистора Т21, третьего транзистора Т22 и четвертого транзистора Т23. Напряжение n-й линии G(n) развертки, линии G(n+1) развертки и линии G(n+2) развертки понижается с целью повышения устойчивости работы схемы GOA. При этом напряжение узла Q(n) сигнала затвора и пускового импульса ST также необходимо понизить. Этот режим работы аналогичен режиму работы схемы GOA в первом предпочтительном варианте осуществления. Когда первый синхронизирующий сигнал СК1 имеет низкий уровень напряжения, а четвертый синхронизирующий сигнал СК4 имеет высокий уровень напряжения, двадцать второй транзистор Т91 и двадцать третий транзистор Т92 принудительно включаются. Напряжение узла Q(n) сигнала затвора и пускового импульса ST необходимо понизить. В то же время первый синхронизирующий сигнал СК1 имеет низкий уровень напряжения, и, таким образом, соответствующая n-я линия G(n) развертки, соответствующая линия G(n+1) развертки на (п+1)-й ступени и соответствующая линия G(n+2) развертки на (п+2)-й ступени также имеют низкий уровень напряжения, даже при утечке электричества во втором транзисторе Т21, третьем транзисторе Т22 и четвертом транзисторе Т23. Воздействие на вывод n-й линии G(n) развертки, линии G(n+1) развертки и линии G(n+2) развертки отсутствует. Таким образом, понижение напряжения n-й линии G(n) развертки, линии G(n+1) развертки и линии G(n+2) развертки не требуется.
На фиг. 8 показана принципиальная электрическая схема конструкции схемы 60 GOA в соответствии с четвертым предпочтительным вариантом осуществления настоящего изобретения. Явным отличием четвертого предпочтительного варианта осуществления от третьего предпочтительного варианта
- 9 034645 осуществления является использование разных сигналов для соединений. Подробности являются следующими.
Пусковой импульс ST продвигается на три ступени, т.е. n-3 меняется на n, n меняется на n+3, и n+3 меняется на n+6.
В четвертом предпочтительном варианте осуществления входные выводы первого транзистора Т11, второго транзистора Т21, третьего транзистора Т22 и четвертого транзистора Т23 соединены с четвертым синхронизирующим сигналом СК4. Выходной вывод второго транзистора Т21, выходной вывод третьего транзистора Т22 и выходной вывод четвертого транзистора Т23 соединены соответственно с линией G(n+3) развертки, линией G(n+4) развертки и линией G(n+5) развертки.
Управляющий вывод четырнадцатого транзистора Т311 соединен с первым синхронизирующим сигналом СК1. Управляющий вывод пятнадцатого транзистора Т312 соединен с третьим синхронизирующим сигналом СК3. Выходные выводы четырнадцатого транзистора Т311 и пятнадцатого транзистора Т312 соединены с линией G(n+3) развертки.
Управляющий вывод семнадцатого транзистора Т321 соединен со вторым синхронизирующим сигналом СК2. Управляющий вывод восемнадцатого транзистора Т322 соединен с четвертым синхронизирующим сигналом СК4. Выходные выводы семнадцатого транзистора Т321 и восемнадцатого транзистора Т322 соединены с линией G(n+4) развертки.
Управляющий вывод двадцатого транзистора Т331 соединен с третьим синхронизирующим сигналом СК3. Управляющий вывод двадцать первого транзистора Т332 соединен с пятым синхронизирующим сигналом СК5. Выходные выводы двадцатого транзистора Т331 и двадцать первого транзистора Т332 соединены с линией G(n+5) развертки.
Управляющие выводы двадцать второго транзистора Т91 и двадцать третьего транзистора Т92 соединены с первым синхронизирующим сигналом СК1.
В сравнении с вышеописанным третьим предпочтительным вариантом осуществления, где в действие приводятся линии развертки на нечетных ступенях, в четвертом предпочтительном варианте осуществления в действие приводятся линии развертки на четных ступенях. В этом заключается разница между этими двумя вариантами осуществления.
Несмотря на то, что настоящее изобретение было описано применительно к тому, что считается наиболее практичными и предпочтительными вариантами осуществления, следует понимать, что настоящее изобретение не ограничено описанными вариантами осуществления, но направлено на охватывание различных компоновок, выполненных без отступления от объема наиболее широкого толкования прилагаемой формулы изобретения.

Claims (17)

1. Схема драйвера затворов на матрице (GOA) для жидкокристаллического дисплея (LCD), содержащая множество блоков GOA, соединенных каскадно, и множество блоков GOA на сформированных ступенях, при этом блок GOA на n-й ступени соответствует по меньшей мере одной линии развертки, при этом по меньшей мере одна линия развертки содержит n-ю линию развертки, (п+1)-ю линию развертки и (п+2)-ю линию развертки, при этом блок GOA на n-й ступени содержит первую схему блокировки понижения напряжения, соединенную с узлом сигнала затвора;
схему повышения напряжения, соединенную с первой схемой блокировки понижения напряжения посредством узла сигнала затвора;
схему ускоряющего конденсатора, соединенную со схемой повышения напряжения посредством узла сигнала затвора;
схему понижения напряжения, соединенную со схемой ускоряющего конденсатора посредством узла сигнала затвора; и схему синхронизации, соединенную со схемой ускоряющего конденсатора посредством узла сигнала затвора и принимающую первый синхронизирующий сигнал;
при этом первая схема блокировки понижения напряжения и схема понижения напряжения соединены с источником низкого напряжения постоянного тока;
схема синхронизации содержит первый транзистор, содержащий первый управляющий вывод, соединенный с узлом сигнала затвора, первый входной вывод, соединенный с первым синхронизирующим сигналом, и первый выходной вывод, выводящий пусковой импульс на n-й ступени;
второй транзистор, содержащий второй управляющий вывод, соединенный с узлом сигнала затвора, второй входной вывод, соединенный с первым синхронизирующим сигналом, и второй выходной вывод, соединенный с n-й линией развертки;
третий транзистор, содержащий третий управляющий вывод, соединенный с узлом сигнала затвора, третий входной вывод, соединенный с первым синхронизирующим сигналом, и третий выходной вывод, соединенный с (п+1)-й линией развертки; и четвертый транзистор, содержащий четвертый управляющий вывод, соединенный с узлом сигнала
- 10 034645 затвора, четвертый входной вывод, соединенный с первым синхронизирующим сигналом, и четвертый выходной вывод, соединенный с (и+2)-й линией развертки;
при этом схема понижения напряжения содержит тринадцатый транзистор, содержащий тринадцатый управляющий вывод, соединенный с первой схемой блокировки понижения напряжения, тринадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и тринадцатый выходной вывод, соединенный с и-й линией развертки;
четырнадцатый транзистор, содержащий четырнадцатый управляющий вывод, соединенный со вторым синхронизирующим сигналом, четырнадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и четырнадцатый выходной вывод, соединенный с и-й линией развертки;
пятнадцатый транзистор, содержащий пятнадцатый управляющий вывод, соединенный с четвертым синхронизирующим сигналом, пятнадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и пятнадцатый выходной вывод, соединенный с и-й линией развертки;
шестнадцатый транзистор, содержащий шестнадцатый управляющий вывод, соединенный с первой схемой блокировки понижения напряжения, шестнадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и шестнадцатый выходной вывод, соединенный с (и+1)-й линией развертки;
семнадцатый транзистор, содержащий семнадцатый управляющий вывод, соединенный с третьим синхронизирующим сигналом, семнадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и семнадцатый выходной вывод, соединенный с (и+1)-й линией развертки;
восемнадцатый транзистор, содержащий восемнадцатый управляющий вывод, соединенный с пятым синхронизирующим сигналом, восемнадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и восемнадцатый выходной вывод, соединенный с (и+1)-й линией развертки;
девятнадцатый транзистор, содержащий девятнадцатый управляющий вывод, соединенный с первой схемой блокировки понижения напряжения, девятнадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и девятнадцатый выходной вывод, соединенный с (и+2)-й линией развертки;
двадцатый транзистор, содержащий двадцатый управляющий вывод, соединенный с четвертым синхронизирующим сигналом, двадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и двадцатый выходной вывод, соединенный с (и+2)-й линией развертки;
двадцать первый транзистор, содержащий двадцать первый управляющий вывод, соединенный с шестым синхронизирующим сигналом, двадцать первый входной вывод, соединенный с источником низкого напряжения постоянного тока, и двадцать первый выходной вывод, соединенный с (и+2)-й линией развертки; и при этом период первого синхронизирующего сигнала, период второго синхронизирующего сигнала и период третьего синхронизирующего сигнала являются равными, и первый синхронизирующий сигнал, второй синхронизирующий сигнал и третий синхронизирующий сигнал запускаются последовательно на основании разности в 1/3 периода; четвертый синхронизирующий сигнал является обратным первому синхронизирующему сигналу, пятый синхронизирующий сигнал является обратным второму синхронизирующему сигналу и шестой синхронизирующий сигнал является обратным третьему синхронизирующему сигналу.
2. Схема драйвера затворов на матрице (GOA) для жидкокристаллического дисплея (LCD), содержащая множество блоков GOA, соединенных каскадно, и множество блоков GOA на сформированных ступенях, при этом блок GOA на и-й ступени соответствует по меньшей мере одной линии развертки, при этом по меньшей мере одна линия развертки содержит и-ю линию развертки, (и+1)-ю линию развертки и (и+2)-ю линию развертки, при этом блок GOA на и-й ступени содержит первую схему блокировки понижения напряжения, соединенную с узлом сигнала затвора;
схему повышения напряжения, соединенную с первой схемой блокировки понижения напряжения посредством узла сигнала затвора;
схему ускоряющего конденсатора, соединенную со схемой повышения напряжения посредством узла сигнала затвора;
схему понижения напряжения, соединенную со схемой ускоряющего конденсатора посредством узла сигнала затвора; и схему синхронизации, соединенную со схемой ускоряющего конденсатора посредством узла сигнала затвора и принимающую первый синхронизирующий сигнал;
при этом первая схема блокировки понижения напряжения и схема понижения напряжения соединены с источником низкого напряжения постоянного тока;
схема синхронизации содержит первый транзистор, содержащий первый управляющий вывод, соединенный с узлом сигнала затвора, первый входной вывод, соединенный с первым синхронизирующим сигналом, и первый выходной
- 11 034645 вывод, выводящий пусковой импульс на n-й ступени;
второй транзистор, содержащий второй управляющий вывод, соединенный с узлом сигнала затвора, второй входной вывод, соединенный с первым синхронизирующим сигналом, и второй выходной вывод, соединенный с n-й линией развертки;
третий транзистор, содержащий третий управляющий вывод, соединенный с узлом сигнала затвора, третий входной вывод, соединенный с первым синхронизирующим сигналом, и третий выходной вывод, соединенный с (п+1)-й линией развертки; и четвертый транзистор, содержащий четвертый управляющий вывод, соединенный с узлом сигнала затвора, четвертый входной вывод, соединенный с первым синхронизирующим сигналом, и четвертый выходной вывод, соединенный с (п+2)-й линией развертки.
3. Схема GOA по п.2, отличающаяся тем, что схема ускоряющего конденсатора содержит первый конденсатор, содержащий два вывода, соединенные соответственно с узлом сигнала затвора и пусковым импульсом на n-й ступени.
4. Схема GOA по п.2, отличающаяся тем, что схема повышения напряжения содержит пятый транзистор, содержащий пятый управляющий вывод, принимающий пусковой импульс на (п-З)-й ступени, пятый входной вывод, соединенный с пятым управляющим выводом, и пятый выходной вывод, соединенный с узлом сигнала затвора.
5. Схема GOA по п.2, отличающаяся тем, что первая схема блокировки понижения напряжения содержит шестой транзистор, содержащий шестой управляющий вывод, принимающий пусковой импульс на (п+З)-й ступени, шестой входной вывод, соединенный с источником низкого напряжения постоянного тока, и шестой выходной вывод, соединенный с узлом сигнала затвора;
седьмой транзистор, содержащий седьмой управляющий вывод, соединенный с узлом сигнала затвора, и седьмой входной вывод, соединенный с источником низкого напряжения постоянного тока;
восьмой транзистор, содержащий восьмой управляющий вывод, соединенный с источником высокого напряжения постоянного тока, восьмой выходной вывод, соединенный с восьмым управляющим выводом, и восьмой входной вывод, соединенный с седьмым выходным выводом;
девятый транзистор, содержащий девятый управляющий вывод, соединенный с узлом сигнала затвора, и девятый входной вывод, соединенный с источником низкого напряжения постоянного тока;
десятый транзистор, содержащий десятый управляющий вывод, соединенный с седьмым выходным выводом, десятый входной вывод, соединенный с девятым выходным выводом, и десятый выходной вывод, соединенный с восьмым выходным выводом;
одиннадцатый транзистор, содержащий одиннадцатый управляющий вывод, соединенный с десятым входным выводом, одиннадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и одиннадцатый выходной вывод, соединенный с узлом сигнала затвора;
двенадцатый транзистор, содержащий двенадцатый управляющий вывод, соединенный с десятым входным выводом, двенадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и двенадцатый выходной вывод, соединенный с пусковым импульсом на n-й ступени.
6. Схема GOA по п.2, отличающаяся тем, что схема понижения напряжения содержит тринадцатый транзистор, содержащий тринадцатый управляющий вывод, соединенный с первой схемой блокировки понижения напряжения, тринадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и тринадцатый выходной вывод, соединенный с n-й линией развертки;
четырнадцатый транзистор, содержащий четырнадцатый управляющий вывод, соединенный со вторым синхронизирующим сигналом, четырнадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и четырнадцатый выходной вывод, соединенный с n-й линией развертки;
пятнадцатый транзистор, содержащий пятнадцатый управляющий вывод, соединенный с четвертым синхронизирующим сигналом, пятнадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и пятнадцатый выходной вывод, соединенный с n-й линией развертки;
шестнадцатый транзистор, содержащий шестнадцатый управляющий вывод, соединенный с первой схемой блокировки понижения напряжения, шестнадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и шестнадцатый выходной вывод, соединенный с (п+1)-й линией развертки;
семнадцатый транзистор, содержащий семнадцатый управляющий вывод, соединенный с третьим синхронизирующим сигналом, семнадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и семнадцатый выходной вывод, соединенный с (п+1)-й линией развертки;
восемнадцатый транзистор, содержащий восемнадцатый управляющий вывод, соединенный с пятым синхронизирующим сигналом, восемнадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и восемнадцатый выходной вывод, соединенный с (п+1)-й линией развертки;
- 12 034645 девятнадцатый транзистор, содержащий девятнадцатый управляющий вывод, соединенный с первой схемой блокировки понижения напряжения, девятнадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и девятнадцатый выходной вывод, соединенный с (и+2)-й линией развертки;
двадцатый транзистор, содержащий двадцатый управляющий вывод, соединенный с четвертым синхронизирующим сигналом, двадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и двадцатый выходной вывод, соединенный с (и+2)-й линией развертки;
двадцать первый транзистор, содержащий двадцать первый управляющий вывод, соединенный с шестым синхронизирующим сигналом, двадцать первый входной вывод, соединенный с источником низкого напряжения постоянного тока, и двадцать первый выходной вывод, соединенный с (и+2)-й линией развертки.
7. Схема GOA по п.2, отличающаяся тем, что схема GOA дополнительно содержит вторую схему блокировки понижения напряжения, содержащую двадцать второй транзистор, содержащий двадцать второй управляющий вывод, соединенный с четвертым синхронизирующим сигналом, двадцать второй входной вывод, соединенный с источником низкого напряжения постоянного тока, и двадцать второй выходной вывод, соединенный с узлом сигнала затвора;
двадцать третий транзистор, содержащий двадцать третий управляющий вывод, соединенный с четвертым синхронизирующим сигналом, двадцать третий входной вывод, соединенный с источником низкого напряжения постоянного тока, и двадцать третий выходной вывод, соединенный с пусковым импульсом на и-й ступени.
8. Схема GOA по п.6, отличающаяся тем, что период первого синхронизирующего сигнала, период второго синхронизирующего сигнала и период третьего синхронизирующего сигнала являются равными, и первый синхронизирующий сигнал, второй синхронизирующий сигнал и третий синхронизирующий сигнал запускаются последовательно на основании разности в 1/3 периода.
9. Схема GOA по п.6, отличающаяся тем, что четвертый синхронизирующий сигнал является обратным первому синхронизирующему сигналу, пятый синхронизирующий сигнал является обратным второму синхронизирующему сигналу, и шестой синхронизирующий сигнал является обратным третьему синхронизирующему сигналу.
10. Схема драйвера затворов на матрице (GOA) для жидкокристаллического дисплея (LCD), содержащая множество блоков GOA, соединенных каскадно, и множество блоков GOA на сформированных ступенях, при этом блок GOA на и-й ступени соответствует по меньшей мере одной линии развертки, при этом по меньшей мере одна линия развертки содержит (и+3)-ю линию развертки, (и+4)-ю линию развертки и (и+5)-ю линию развертки, при этом блок GOA на и-й ступени содержит первую схему блокировки понижения напряжения, соединенную с узлом сигнала затвора;
схему повышения напряжения, соединенную с первой схемой блокировки понижения напряжения посредством узла сигнала затвора;
схему ускоряющего конденсатора, соединенную со схемой повышения напряжения посредством узла сигнала затвора;
схему понижения напряжения, соединенную со схемой ускоряющего конденсатора посредством узла сигнала затвора; и схему синхронизации, соединенную со схемой ускоряющего конденсатора посредством узла сигнала затвора и принимающую четвертый синхронизирующий сигнал;
при этом первая схема блокировки понижения напряжения и схема понижения напряжения соединены с источником низкого напряжения постоянного тока;
схема синхронизации содержит первый транзистор, содержащий первый управляющий вывод, соединенный с узлом сигнала затвора, первый входной вывод, соединенный с четвертым синхронизирующим сигналом, и первый выходной вывод, выводящий пусковой импульс на (и+3)-й ступени;
второй транзистор, содержащий второй управляющий вывод, соединенный с узлом сигнала затвора, второй входной вывод, соединенный с четвертым синхронизирующим сигналом, и второй выходной вывод, соединенный с (и+4)-й линией развертки;
третий транзистор, содержащий третий управляющий вывод, соединенный с узлом сигнала затвора, третий входной вывод, соединенный с четвертым синхронизирующим сигналом, и третий выходной вывод, соединенный с (и+5)-й линией развертки; и четвертый транзистор, содержащий четвертый управляющий вывод, соединенный с узлом сигнала затвора, четвертый входной вывод, соединенный с четвертым синхронизирующим сигналом, и четвертый выходной вывод, соединенный с (и+5)-й линией развертки.
11. Схема GOA по п. 10, отличающаяся тем, что схема ускоряющего конденсатора содержит первый конденсатор, содержащий два вывода, соединенные соответственно с узлом сигнала затвора и пусковым импульсом на (и+3)-й ступени.
12. Схема GOA по п.10, отличающаяся тем, что схема повышения напряжения содержит пятый
- 13 034645 транзистор, содержащий пятый управляющий вывод, принимающий пусковой импульс на n-й ступени, пятый входной вывод, соединенный с пятым управляющим выводом, и пятый выходной вывод, соединенный с узлом сигнала затвора.
13. Схема GOA по п.10, отличающаяся тем, что первая схема блокировки понижения напряжения содержит шестой транзистор, содержащий шестой управляющий вывод, принимающий пусковой импульс на (п+6)-й ступени, шестой входной вывод, соединенный с источником низкого напряжения постоянного тока, и шестой выходной вывод, соединенный с узлом сигнала затвора;
седьмой транзистор, содержащий седьмой управляющий вывод, соединенный с узлом сигнала затвора, и седьмой входной вывод, соединенный с источником низкого напряжения постоянного тока;
восьмой транзистор, содержащий восьмой управляющий вывод, соединенный с источником высокого напряжения постоянного тока, восьмой выходной вывод, соединенный с восьмым управляющим выводом, и восьмой входной вывод, соединенный с седьмым выходным выводом;
девятый транзистор, содержащий девятый управляющий вывод, соединенный с узлом сигнала затвора, и девятый входной вывод, соединенный с источником низкого напряжения постоянного тока;
десятый транзистор, содержащий десятый управляющий вывод, соединенный с седьмым выходным выводом, десятый входной вывод, соединенный с девятым выходным выводом, и десятый выходной вывод, соединенный с восьмым выходным выводом;
одиннадцатый транзистор, содержащий одиннадцатый управляющий вывод, соединенный с десятым входным выводом, одиннадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и одиннадцатый выходной вывод, соединенный с узлом сигнала затвора;
двенадцатый транзистор, содержащий двенадцатый управляющий вывод, соединенный с десятым входным выводом, двенадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и двенадцатый выходной вывод, соединенный с пусковым импульсом на (п+3)-й ступени.
14. Схема GOA по п.10, отличающаяся тем, что схема понижения напряжения содержит тринадцатый транзистор, содержащий тринадцатый управляющий вывод, соединенный с первой схемой блокировки понижения напряжения, тринадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и тринадцатый выходной вывод, соединенный с (п+3)-й линией развертки;
четырнадцатый транзистор, содержащий четырнадцатый управляющий вывод, соединенный с первым синхронизирующим сигналом, четырнадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и четырнадцатый выходной вывод, соединенный с (п+3)-й линией развертки;
пятнадцатый транзистор, содержащий пятнадцатый управляющий вывод, соединенный с третьим синхронизирующим сигналом, пятнадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и пятнадцатый выходной вывод, соединенный с (п+3)-й линией развертки;
шестнадцатый транзистор, содержащий шестнадцатый управляющий вывод, соединенный с первой схемой блокировки понижения напряжения, шестнадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и шестнадцатый выходной вывод, соединенный с (п+4)-й линией развертки;
семнадцатый транзистор, содержащий семнадцатый управляющий вывод, соединенный со вторым синхронизирующим сигналом, семнадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и семнадцатый выходной вывод, соединенный с (п+4)-й линией развертки;
восемнадцатый транзистор, содержащий восемнадцатый управляющий вывод, соединенный с четвертым синхронизирующим сигналом, восемнадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и восемнадцатый выходной вывод, соединенный с (п+4)-й линией развертки;
девятнадцатый транзистор, содержащий девятнадцатый управляющий вывод, соединенный с первой схемой блокировки понижения напряжения, девятнадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и девятнадцатый выходной вывод, соединенный с (п+5)-й линией развертки;
двадцатый транзистор, содержащий двадцатый управляющий вывод, соединенный с третьим синхронизирующим сигналом, двадцатый входной вывод, соединенный с источником низкого напряжения постоянного тока, и двадцатый выходной вывод, соединенный с (п+5)-й линией развертки;
двадцать первый транзистор, содержащий двадцать первый управляющий вывод, соединенный с пятым синхронизирующим сигналом, двадцать первый входной вывод, соединенный с источником низкого напряжения постоянного тока, и двадцать первый выходной вывод, соединенный с (п+5)-й линией развертки.
15. Схема GOA по п.10, отличающаяся тем, что схема GOA дополнительно содержит вторую схему блокировки понижения напряжения, содержащую двадцать второй транзистор, содержащий двадцать второй управляющий вывод, соединенный с первым синхронизирующим сигналом, двадцать второй входной вывод, соединенный с источником низ
- 14 034645 кого напряжения постоянного тока, и двадцать второй выходной вывод, соединенный с узлом сигнала затвора;
двадцать третий транзистор, содержащий двадцать третий управляющий вывод, соединенный с первым синхронизирующим сигналом, двадцать третий входной вывод, соединенный с источником низкого напряжения постоянного тока, и двадцать третий выходной вывод, соединенный с пусковым импульсом на (п+3)-й ступени.
16. Схема GOA по п.14, отличающаяся тем, что период первого синхронизирующего сигнала, период второго синхронизирующего сигнала и период третьего синхронизирующего сигнала являются равными, и первый синхронизирующий сигнал, второй синхронизирующий сигнал и третий синхронизирующий сигнал запускаются последовательно на основании разности в 1/3 периода.
17. Схема GOA по п.14, отличающаяся тем, что четвертый синхронизирующий сигнал является обратным первому синхронизирующему сигналу, пятый синхронизирующий сигнал является обратным второму синхронизирующему сигналу, и шестой синхронизирующий сигнал является обратным третьему синхронизирующему сигналу.
EA201890995A 2015-11-16 2015-12-23 Жидкокристаллический дисплей и схема драйвера затворов на матрице EA034645B1 (ru)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201510782727.4A CN105304044B (zh) 2015-11-16 2015-11-16 液晶显示设备及goa电路
PCT/CN2015/098427 WO2017084146A1 (zh) 2015-11-16 2015-12-23 液晶显示设备及goa电路

Publications (2)

Publication Number Publication Date
EA201890995A1 EA201890995A1 (ru) 2018-09-28
EA034645B1 true EA034645B1 (ru) 2020-03-02

Family

ID=55201219

Family Applications (1)

Application Number Title Priority Date Filing Date
EA201890995A EA034645B1 (ru) 2015-11-16 2015-12-23 Жидкокристаллический дисплей и схема драйвера затворов на матрице

Country Status (7)

Country Link
US (1) US9786241B2 (ru)
JP (1) JP6650518B2 (ru)
KR (1) KR102135942B1 (ru)
CN (1) CN105304044B (ru)
EA (1) EA034645B1 (ru)
GB (1) GB2557764B (ru)
WO (1) WO2017084146A1 (ru)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105427824B (zh) * 2016-01-05 2016-11-30 京东方科技集团股份有限公司 具有漏电补偿模块的goa电路、阵列基板和显示面板
CN105869593B (zh) * 2016-06-01 2018-03-13 深圳市华星光电技术有限公司 一种显示面板及其栅极驱动电路
CN106782387B (zh) * 2016-12-30 2019-11-05 深圳市华星光电技术有限公司 Goa驱动电路
CN108694894B (zh) * 2017-04-05 2020-07-07 京东方科技集团股份有限公司 移位缓存及栅极驱动电路、显示面板及设备和驱动方法
CN108269541B (zh) * 2017-12-27 2019-09-20 南京中电熊猫平板显示科技有限公司 栅极扫描驱动电路
CN109192167A (zh) * 2018-10-12 2019-01-11 深圳市华星光电半导体显示技术有限公司 阵列基板行驱动电路及液晶显示器
CN109961737A (zh) * 2019-05-05 2019-07-02 深圳市华星光电半导体显示技术有限公司 Goa电路和显示装置
CN109961746B (zh) * 2019-05-06 2020-09-08 深圳市华星光电半导体显示技术有限公司 用于显示屏的驱动电路
US10891902B2 (en) * 2019-05-06 2021-01-12 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Driving circuit of display device
CN110223649A (zh) * 2019-05-16 2019-09-10 深圳市华星光电技术有限公司 Goa电路及液晶显示器

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001013187A (ja) * 1999-06-30 2001-01-19 Toshiba Corp マトリクスアレイ装置及びマトリクスアレイ装置用基板
CN102650751A (zh) * 2011-09-22 2012-08-29 京东方科技集团股份有限公司 一种goa电路、阵列基板及液晶显示器件
CN103680388A (zh) * 2013-12-26 2014-03-26 深圳市华星光电技术有限公司 用于平板显示的可修复的goa电路及显示装置
CN104167191A (zh) * 2014-07-04 2014-11-26 深圳市华星光电技术有限公司 用于平板显示的互补型goa电路
CN104732904A (zh) * 2013-12-20 2015-06-24 北京大学深圳研究生院 显示器及其栅极驱动电路和栅极驱动单元电路
CN104795034A (zh) * 2015-04-17 2015-07-22 深圳市华星光电技术有限公司 一种goa电路及液晶显示器
US20150213746A1 (en) * 2014-01-24 2015-07-30 Sumsung Display Co., Ltd. Gate driver integrated on display panel

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7206048B2 (en) * 2003-08-13 2007-04-17 Samsung Electronics Co., Ltd. Liquid crystal display and panel therefor
TWI342544B (en) * 2006-06-30 2011-05-21 Wintek Corp Shift register
CN101216645B (zh) * 2008-01-04 2010-11-10 昆山龙腾光电有限公司 低色偏液晶显示器及其驱动方法
JP5472781B2 (ja) * 2008-10-08 2014-04-16 Ｎｌｔテクノロジー株式会社 シフトレジスタ及び表示装置並びにシフトレジスタの駆動方法
KR101653246B1 (ko) * 2010-02-03 2016-09-12 삼성디스플레이 주식회사 표시 패널의 구동 방법 및 이를 수행하기 위한 표시 장치
TWI421849B (zh) * 2010-12-30 2014-01-01 Au Optronics Corp 液晶顯示裝置
US9030399B2 (en) * 2012-02-23 2015-05-12 Au Optronics Corporation Gate driver stage outputting multiple, partially overlapping gate-line signals to a liquid crystal display
CN103578433B (zh) 2012-07-24 2015-10-07 北京京东方光电科技有限公司 一种栅极驱动电路、方法及液晶显示器
CN102983132B (zh) * 2012-11-29 2015-04-22 京东方科技集团股份有限公司 阵列基板和显示装置
TWI514346B (zh) * 2013-12-17 2015-12-21 Innolux Corp 顯示器面板
US20150295575A1 (en) * 2014-04-15 2015-10-15 Shenzhen China Star Optoelectronics Technology Co. Ltd. Gate driving circuit and gate driving method
CN103928009B (zh) * 2014-04-29 2017-02-15 深圳市华星光电技术有限公司 用于窄边框液晶显示器的栅极驱动器

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001013187A (ja) * 1999-06-30 2001-01-19 Toshiba Corp マトリクスアレイ装置及びマトリクスアレイ装置用基板
CN102650751A (zh) * 2011-09-22 2012-08-29 京东方科技集团股份有限公司 一种goa电路、阵列基板及液晶显示器件
CN104732904A (zh) * 2013-12-20 2015-06-24 北京大学深圳研究生院 显示器及其栅极驱动电路和栅极驱动单元电路
CN103680388A (zh) * 2013-12-26 2014-03-26 深圳市华星光电技术有限公司 用于平板显示的可修复的goa电路及显示装置
US20150213746A1 (en) * 2014-01-24 2015-07-30 Sumsung Display Co., Ltd. Gate driver integrated on display panel
CN104167191A (zh) * 2014-07-04 2014-11-26 深圳市华星光电技术有限公司 用于平板显示的互补型goa电路
CN104795034A (zh) * 2015-04-17 2015-07-22 深圳市华星光电技术有限公司 一种goa电路及液晶显示器

Also Published As

Publication number Publication date
GB2557764A (en) 2018-06-27
CN105304044A (zh) 2016-02-03
US9786241B2 (en) 2017-10-10
EA201890995A1 (ru) 2018-09-28
KR102135942B1 (ko) 2020-07-21
GB2557764B (en) 2021-11-24
GB201802737D0 (en) 2018-04-04
WO2017084146A1 (zh) 2017-05-26
JP6650518B2 (ja) 2020-02-19
JP2018536192A (ja) 2018-12-06
KR20180081589A (ko) 2018-07-16
US20170229083A1 (en) 2017-08-10
CN105304044B (zh) 2017-11-17

Similar Documents

Publication Publication Date Title
US10210791B2 (en) Shift register unit, driving method, gate driver on array and display device
EA034645B1 (ru) Жидкокристаллический дисплей и схема драйвера затворов на матрице
CN109935209B (zh) 移位寄存器单元、栅极驱动电路、显示装置及驱动方法
US10204694B2 (en) Shift register, gate driving circuit and display apparatus
WO2020042685A1 (zh) 移位寄存器单元、栅极驱动电路、显示装置及驱动方法
WO2017117895A1 (en) Shift register, driving method, and gate electrode drive circuit
US10657879B1 (en) Gate driving circuit, method for driving the same, and display apparatus
US10403188B2 (en) Shift register unit, gate driving circuit and display device
US11705047B2 (en) Shift-register unit, gate-driving circuit, display apparatus, and driving method
US10580375B2 (en) Gate drive circuit
US20150186112A1 (en) Gate driving circuit and display device
US10467937B2 (en) Shift register unit, driving method thereof, gate driving circuit and display device
US10867687B2 (en) Shift register unit and method for driving the same, gate drive circuitry and display device
US11244595B2 (en) Shift register unit comprising input circuit, first control circuit, blanking control circuit, first output circuit, and second output circuit, driving method, gate driving circuit, and display device
US20220114938A1 (en) Shift register unit comprising input circuit, first control circuit, blanking control circuit, first output circuit, and second output circuit, driving method, gate driving circuit, and display device
CN111937066B (zh) 移位寄存器及其驱动方法、栅极驱动电路和显示装置
US11244593B2 (en) Shift-register circuit, gate-driving circuit, and array substrate of a display panel
US9905181B2 (en) Array substrate and scan driving circuit thereon
GB2549646A (en) Shift register circuit
US11468820B2 (en) Control circuit configuration for shift register unit, gate driving circuit and display device, and method for driving the shift register unit
US11355068B2 (en) Shift register unit, gate drive circuit and drive method
US10553140B2 (en) Inversion control circuit, method for driving the same, display panel, and display device
US11640795B2 (en) Shift register unit, gate drive circuit and drive method

Legal Events

Date Code Title Description
MM4A Lapse of a eurasian patent due to non-payment of renewal fees within the time limit in the following designated state(s)

Designated state(s): AM AZ BY KZ KG TJ TM