JP6650518B2

JP6650518B2 - 液晶表示装置用ｇｏａ回路

Info

Publication number: JP6650518B2
Application number: JP2018523027A
Authority: JP
Inventors: 鵬杜
Original assignee: Shenzhen China Star Optoelectronics Technology Co Ltd
Current assignee: TCL China Star Optoelectronics Technology Co Ltd
Priority date: 2015-11-16
Filing date: 2015-12-23
Publication date: 2020-02-19
Anticipated expiration: 2035-12-23
Also published as: KR102135942B1; KR20180081589A; US20170229083A1; GB201802737D0; US9786241B2; GB2557764B; EA034645B1; WO2017084146A1; EA201890995A1; CN105304044B; CN105304044A; JP2018536192A; GB2557764A

Description

本発明は液晶表示技術の分野に関し、特に、液晶表示装置に使用されるＧＯＡ（ＧａｔｅＤｒｉｖｅｒＯｎＡｒｒａｙ、アレイ基板行走査駆動）回路に関する。

狭額縁設計がますます流行しているのに伴い、パネル設計の周辺空間が徐々に圧縮されている。従来のＧＯＡ回路設計では、各ステージのＧＯＡ回路の布線空間の高さｈが、対応する画素のサイズと一致していた。現在では、４ｋ又はより高いＰＰＩ（ｐｉｘｅｌｐｅｒｉｎｃｈ）の製品が徐々に普及しているので、画素のサイズはますます小さくなり、これに従ってＧＯＡ回路の布線空間の高さも低くなっている。高さが制限されるため、布線の際に、より広い幅を用いて埋め合わせをするしかなく、これは狭額縁設計にとって非常に不利なことである。
トライゲート（Ｔｒｉ−ｇａｔｅ）アーキテクチャは、製品のコストを低減する通常の方法である。走査線の数を元の３倍に増加させ、データ線の数をもとの１／３に減少させることによって、信号線の数を全体的に大幅に低減させる。通常、ソースＩＣ（ＳｏｕｒｃｅＩＣ）の価格はゲートＩＣ（ＧａｔｅＩＣ）より高いため、コストを節約することができる。ＧＯＡ技術がさらに組み合わせられると、全てのゲートＩＣを省くことができ、パネル全体には少数のソースチップがあればよいので、パネルの製造コストがさらに低減し、市場の競争力が向上する。
しかしながら、トライゲートアーキテクチャが使用された後、ゲート線の数は元の３倍に増加し、各ステージのＧＯＡ回路が占める空間の高さは減少する。既存の回路アーキテクチャによれば、設計中にＧＯＡ領域の幅を犠牲にする必要があり、これは現在流行している狭額縁設計にとって非常に不利なことである。
トライゲートアーキテクチャは、現在の低コストのパネルで一般的に使用されるアーキテクチャである。ＦＨＤ（ＦｕｌｌＨｉｇｈＤｅｆｉｎｉｔｉｏｎ）パネルを例にとると、従来のアーキテクチャのパネルには、共有ゲート線が１０８０本、データ線が５７６０本、信号線が合計６８４０本ある。トライゲートアーキテクチャが使用された後、共有ゲート線が３２４０本、データ線が１９２０本、信号線が合計５１６０本あり、従来のアーキテクチャより少なくなる。トライゲートとＧＯＡを組み合わせるアーキテクチャが使用されると、全てのゲート線を省くことができ、パネルの製造コストを最大限に低減させることができる。
ゲート信号点Ｑ（ｎ）は、ＧＯＡ回路中の非常に重要な電位である。ゲート信号点Ｑ（ｎ）が高電位であるとき、ＧＯＡ回路はオン及び出力の状態にあり、ゲート信号点Ｑ（ｎ）が低電位であるとき、ＧＯＡ回路はオフ状態にあり、このときの出力も対応するゲート信号の低電位である。
図１は、従来技術のＧＯＡ回路１０のアーキテクチャ図を示す。前記ＧＯＡ回路１０は、マルチステージのＧＯＡユニット１５として相互にカスケード接続された複数のＧＯＡユニット１５を含む。第ｎステージのＧＯＡユニット１５は、対応する走査線Ｇ（ｎ）に対して充電する。第ｎステージのＧＯＡユニット１５は、クロック回路１００、プルダウン回路２００、ブートストラップコンデンサ回路３００、プルアップ回路４００及びプルダウン回路５００を含む。基本的なアーキテクチャは、前記クロック回路１００、前記プルダウン回路２００、前記ブートストラップコンデンサ回路３００及び前記プルアップ回路４００からなる基本アーキテクチャである。前記基本アーキテクチャに含まれる４つのＴＦＴ及び１つのコンデンサは、非晶質シリコンの信頼性の問題により、基本的なアーキテクチャに加えて、補助のための前記プルダウン回路５００に使用される必要もある。前記プルダウン回路５００は、主にプルダウンを補助する役割を果たし、ゲート線のオフ中に前記ＧＯＡ回路の出力及びゲート信号点Ｑ（ｎ）の低電位状態を確保し、動作中のＧＯＡ回路の信頼性を向上させる。
現在の設計では、２組の補助プルダウン回路を設計することが多い。それらの役割は、ＧＯＡ回路がオフ状態にあるときにゲート信号点Ｑ（ｎ）をプルダウンして低電位の状態にさせ、パネルの正常動作を保証し、信頼性を向上させることである。通常の状況下では、補助プルダウン回路は、より多くのＴＦＴ部品からなり、それらがより大きな空間を占める。これは、狭額縁設計にとって非常に不利である。２組の補助プルダウン回路については、図２を参照しながら説明する。
図２及び図３を参照する。図２は、従来技術の別のＧＯＡ回路アーキテクチャ図を示す。図３は、図２のＧＯＡ回路の波形図を示す。図１とは異なり、前記プルダウン回路５００は、第１補助プルダウン回路５１０及び第２補助プルダウン回路５２０を含む。前記第１補助プルダウン回路５１０及び前記第２補助プルダウン回路５２０は、それぞれ２つの低周波信号ＬＣ１及びＬＣ２により制御され、異なる期間内に交互に動作し、ゲート線Ｇ（ｎ）がオフするときにＧＯＡ回路の出力端及びゲート信号点Ｑ（ｎ）がいずれも低電位に保持することを確保する。低周波信号ＬＣ１と低周波信号ＬＣ２は互いに逆相信号である。低周波信号ＬＣ１が高電位であるとき、プルダウンを補助する動作は、前記第１補助プルダウン回路５１０により行われる。このとき、低周波信号ＬＣ２は低電位である。数フレーム（Ｆｒａｍｅ）の時間後に、低周波信号ＬＣ１は低電位に切り替えられ、低周波信号ＬＣ２は高電位に切り替えられ、プルダウンを補助する動作は、前記第２補助プルダウン回路５２０により行われる。プルダウン回路５００は、他の形式であってもよい。図３では、低周波信号ＬＣ１及び低周波信号ＬＣ２が６つのステージのＣＫ信号と組み合わせられ、約１００フレーム毎に一回切換えられて、対応するゲート線Ｇ（ｎ）信号を生成する。図２における回路の１つの重要な特徴は、各ステージのＧＯＡ回路が１つのゲート線Ｇ（ｎ）の出力のみに対応することである。パネルにトライゲートアーキテクチャが使用された後、ゲート線の数が元の３倍に増加し、それに対応して、各テージのＧＯＡ回路が占めることができる最大空間の高さは元の１／３に減少するため、設計時に配線領域の幅を増加させることがしばしば必要である。それにより、パネルの周辺（Ｂｏｒｄｅｒ）領域が広くなり、これは現在流行している狭額縁設計にとって非常に不利なことである。
従って、上述した問題を解消するために、液晶表示装置用ＧＯＡ回路を提供する必要がある。

本発明の目的は、液晶表示装置用ＧＯＡ回路を提供することである。

上記目的を実現するために、本発明は液晶表示装置用ＧＯＡ回路を提供する。前記ＧＯＡ回路は、マルチステージのＧＯＡユニットとして相互にカスケード接続された複数のＧＯＡユニットを含み、前記第ｎステージのＧＯＡユニットは、第ｎステージの走査線、第ｎ＋１ステージの走査線及び第ｎ＋２ステージの走査線を含む少なくとも１つのステージの走査線に対応して充電し、前記第ｎステージのＧＯＡユニットは、第１プルダウン保持回路、プルアップ回路、ブートストラップコンデンサ回路、プルダウン回路及びクロック回路を含む。

前記第１プルダウン保持回路は、ゲート信号点に接続される。前記プルアップ回路は、前記ゲート信号点を介して前記第１プルダウン保持回路に接続される。前記ブートストラップコンデンサ回路は、前記ゲート信号点を介して前記プルアップ回路に接続される。前記プルダウン回路は、前記ゲート信号点を介して前記ブートストラップコンデンサ回路に接続される。前記クロック回路は、前記ゲート信号点を介して前記ブートストラップコンデンサ回路に接続され、第１クロック信号を受信する。

前記第１プルダウン保持回路及び前記プルダウン回路は直流低圧電源に共通に接続される。

前記クロック回路は、第１トランジスター、第２トランジスター、第３トランジスター及び第４トランジスターを含む。

前記第１トランジスターは、前記ゲート信号点に接続される第１制御端、前記第１クロック信号に接続される第１入力端、及び第ｎステージの開始信号を出力する第１出力端を含む。前記第２トランジスターは、前記ゲート信号点に接続される第２制御端、前記第１クロック信号に接続される第２入力端、及び前記第ｎステージの走査線に接続される第２出力端を含む。前記第３トランジスターは、前記ゲート信号点に接続される第３制御端、前記第１クロック信号に接続される第３入力端、及び前記第ｎ＋１ステージの走査線に接続される第３出力端を含む。前記第４トランジスターは、前記ゲート信号点に接続される第４制御端、前記第１クロック信号に接続される第４入力端、及び前記第ｎ＋２ステージの走査線に接続される第４出力端を含む。

１つの好ましい実施例において、前記ブートストラップコンデンサ回路は第１コンデンサを含む。前記第１コンデンサの両端は、前記ゲート信号点及び前記第ｎステージの開始信号に接続される。

１つの好ましい実施例において、前記プルアップ回路は第５トランジスターを含む。前記第５トランジスターは、第ｎ−３ステージの開始信号を受信する第５制御端、前記第５制御端に接続される第５入力端、及び前記ゲート信号点に接続される第５出力端を含む。

１つの好ましい実施例において、前記第１プルダウン保持回路は、第６トランジスター、第７トランジスター、第８トランジスター、第９トランジスター、第１０トランジスター、第１１トランジスター及び第１２トランジスターを含む。

前記第６トランジスターは、第ｎ＋３ステージの開始信号を受信する第６制御端、前記直流低圧電源に接続される第６入力端、及び前記ゲート信号点に接続される第６出力端を含む。前記第７トランジスターは、前記ゲート信号点に接続される第７制御端、及び前記直流低圧電源に接続される第７入力端を含む。前記第８トランジスターは、直流高圧電源に接続される第８制御端、前記第８制御端に接続される第８出力端、及び前記第７トランジスターの第７出力端に接続される第８入力端を含む。前記第９トランジスターは、前記ゲート信号点に接続される第９制御端、及び前記直流低圧電源に接続される第９入力端を含む。前記第１０トランジスターは、前記第７出力端に接続される第１０制御端、前記第９トランジスターの第９出力端に接続される第１０入力端、及び前記第８出力端に接続される第１０出力端を含む。前記第１１トランジスターは、前記第１０入力端に接続される第１１制御端、前記直流低圧電源に接続される第１１入力端、及び前記ゲート信号点に接続される第１１出力端を含む。前記第１２トランジスターは、前記第１０入力端に接続される第１２制御端、前記直流低圧電源に接続される第１２入力端、及び前記第ｎステージの開始信号を出力する第１２出力端を含む。

１つの好ましい実施例において、前記プルダウン回路は、第１３トランジスター、第１４トランジスター、第１５トランジスター、第１６トランジスター、第１７トランジスター、第１８トランジスター、第１９トランジスター、第２０トランジスター及び第２１トランジスターを含む。

前記第１３トランジスターは、前記プルダウン保持回路に接続される第１３制御端、前記直流低圧電源に接続される第１３入力端、及び第ｎステージの走査線に接続される第１３出力端を含む。前記第１４トランジスターは、第２クロック信号に接続される第１４制御端、前記直流低圧電源に接続される第１４入力端、及び第ｎステージの走査線に接続される第１４出力端を含む。前記第１５トランジスターは、第４クロック信号に接続される第１５制御端、前記直流低圧電源に接続される第１５入力端、及び第ｎステージの走査線に接続される第１５出力端を含む。前記第１６トランジスターは、前記プルダウン保持回路に接続される第１６制御端、前記直流低圧電源に接続される第１６入力端、及び第ｎ＋１ステージの走査線に接続される第１６出力端を含む。前記第１７トランジスターは、第３クロック信号に接続される第１７制御端、前記直流低圧電源に接続される第１７入力端、及び第ｎ＋１ステージの走査線に接続される第１４出力端を含む。前記第１８トランジスターは、第５クロック信号に接続される第１８制御端、前記直流低圧電源に接続される第１８入力端、及び第ｎ＋１ステージの走査線に接続される第１８出力端を含む。前記第１９トランジスターは、前記プルダウン保持回路に接続される第１９制御端、前記直流低圧電源に接続される第１９入力端、及び第ｎ＋２ステージの走査線に接続される第１９出力端を含む。前記第２０トランジスターは、前記第４クロック信号に接続される第２０制御端、前記直流低圧電源に接続される第２０入力端、及び第ｎ＋２ステージの走査線に接続される第２０出力端を含む。前記第２１トランジスターは、第６クロック信号に接続される第２１制御端、前記直流低圧電源に接続される第２１入力端、及び第ｎ＋２ステージの走査線に接続される第２１出力端を含む。

１つの好ましい実施例において、前記液晶表示装置用ＧＯＡ回路は、第２２トランジスター及び第２３トランジスターを含む第２プルダウン保持回路をさらに含む。

前記第２２トランジスターは、第４クロック信号に接続される第２２制御端、前記直流低圧電源に接続される第２２入力端、及び前記ゲート信号点に接続される第２２出力端を含む。前記第２３トランジスターは、前記第４クロック信号に接続される第２３制御端、前記直流低圧電源に接続される第２３入力端、及び前記第ｎステージの開始信号を出力する第２３出力端を含む。

１つの好ましい実施例において、前記第１クロック信号、前記第２クロック信号及び前記第３クロック信号は、同じ周期を有し且つ１／３周期の時間差で順に開始される。

１つの好ましい実施例において、前記第４クロック信号、前記第５クロック信号及び前記第６クロック信号は、それぞれ前記第１クロック信号、前記第２クロック信号及び前記第３クロック信号に対する逆相信号である。

上記目的を実現するために、本発明は別の液晶表示装置用ＧＯＡ回路を提供する。前記ＧＯＡ回路は、マルチステージのＧＯＡユニットとして相互にカスケード接続された複数のＧＯＡユニットを含み、前記第ｎステージのＧＯＡユニットは、第ｎ＋３ステージの走査線、第ｎ＋４ステージの走査線及び第ｎ＋５ステージの走査線を含む少なくとも１つのステージの走査線に対応して充電し、前記第ｎステージのＧＯＡユニットは、第１プルダウン保持回路、プルアップ回路、ブートストラップコンデンサ回路、プルダウン回路及びクロック回路を含む。

前記第１プルダウン保持回路は、ゲート信号点に接続される。前記プルアップ回路は、前記ゲート信号点を介して前記第１プルダウン保持回路に接続される。前記ブートストラップコンデンサ回路は、前記ゲート信号点を介して前記プルアップ回路に接続される。前記プルダウン回路は、前記ゲート信号点を介して前記ブートストラップコンデンサ回路に接続される。前記クロック回路は、前記ゲート信号点を介して前記ブートストラップコンデンサ回路に接続され、第４クロック信号を受信する。

前記第１トランジスターは、前記ゲート信号点に接続される第１制御端、前記第４クロック信号に接続される第１入力端、及び第ｎ＋３ステージの開始信号を出力する第１出力端を含む。前記第２トランジスターは、前記ゲート信号点に接続される第２制御端、前記第４クロック信号に接続される第２入力端、及び前記第ｎ＋３ステージの走査線に接続される第２出力端を含む。前記第３トランジスターは、前記ゲート信号点に接続される第３制御端、前記第４クロック信号に接続される第３入力端、及び前記第ｎ＋４ステージの走査線に接続される第３出力端を含む。前記第４トランジスターは、前記ゲート信号点に接続される第４制御端、前記第４クロック信号に接続される第４入力端、及び前記第ｎ＋５ステージの走査線に接続される第４出力端を含む。

１つの好ましい実施例において、前記ブートストラップコンデンサ回路は第１コンデンサを含む。前記第１コンデンサの両端は、前記ゲート信号点及び前記第ｎ＋３ステージの開始信号に接続される。

１つの好ましい実施例において、前記プルアップ回路は第５トランジスターを含む。前記第５トランジスターは、第ｎステージの開始信号を受信する第５制御端、前記第５制御端に接続される第５入力端、及び前記ゲート信号点に接続される第５出力端を含む。

前記第６トランジスターは、第ｎ＋６ステージの開始信号を受信する第６制御端、前記直流低圧電源に接続される第６入力端、及び前記ゲート信号点に接続される第６出力端を含む。前記第７トランジスターは、前記ゲート信号点に接続される第７制御端、及び前記直流低圧電源に接続される第７入力端を含む。前記第８トランジスターは、直流高圧電源に接続される第８制御端、前記第８制御端に接続される第８出力端、及び前記第７トランジスターの第７出力端に接続される第８入力端を含む。前記第９トランジスターは、前記ゲート信号点に接続される第９制御端、及び前記直流低圧電源に接続される第９入力端を含む。前記第１０トランジスターは、前記第７出力端に接続される第１０制御端、前記第９トランジスターの第９出力端に接続される第１０入力端、及び前記第８出力端に接続される第１０出力端を含む。前記第１１トランジスターは、前記第１０入力端に接続される第１１制御端、前記直流低圧電源に接続される第１１入力端、及び前記ゲート信号点に接続される第１１出力端を含む。前記第１２トランジスターは、前記第１０入力端に接続される第１２制御端、前記直流低圧電源に接続される第１２入力端、及び前記第ｎ＋３ステージの開始信号を出力する第１２出力端を含む。

前記第１３トランジスターは、前記プルダウン保持回路に接続される第１３制御端、前記直流低圧電源に接続される第１３入力端、及び第ｎ＋３ステージの走査線に接続される第１３出力端を含む。前記第１４トランジスターは、第１クロック信号に接続される第１４制御端、前記直流低圧電源に接続される第１４入力端、及び第ｎ＋３ステージの走査線に接続される第１４出力端を含む。前記第１５トランジスターは、第３クロック信号に接続される第１５制御端、前記直流低圧電源に接続される第１５入力端、及び第ｎ＋３ステージの走査線に接続される第１５出力端を含む。前記第１６トランジスターは、前記プルダウン保持回路に接続される第１６制御端、前記直流低圧電源に接続される第１６入力端、及び第ｎ＋４ステージの走査線に接続される第１６出力端を含む。前記第１７トランジスターは、第２クロック信号に接続される第１７制御端、前記直流低圧電源に接続される第１７入力端、及び第ｎ＋４ステージの走査線に接続される第１４出力端を含む。前記第１８トランジスターは、第４クロック信号に接続される第１８制御端、前記直流低圧電源に接続される第１８入力端、及び第ｎ＋４ステージの走査線に接続される第１８出力端を含む。前記第１９トランジスターは、前記プルダウン保持回路に接続される第１９制御端、前記直流低圧電源に接続される第１９入力端、及び第ｎ＋５ステージの走査線に接続される第１９出力端を含む。前記第２０トランジスターは、前記第３クロック信号に接続される第２０制御端、前記直流低圧電源に接続される第２０入力端、及び第ｎ＋５ステージの走査線に接続される第２０出力端を含む。前記第２１トランジスターは、第５クロック信号に接続される第２１制御端、前記直流低圧電源に接続される第２１入力端、及び第ｎ＋５ステージの走査線に接続される第２１出力端を含む。

前記第２２トランジスターは、第１クロック信号に接続される第２２制御端、前記直流低圧電源に接続される第２２入力端、及び前記ゲート信号点に接続される第２２出力端を含む。前記第２３トランジスターは、前記第１クロック信号に接続される第２３制御端、前記直流低圧電源に接続される第２３入力端、及び前記第ｎ＋３ステージの開始信号を出力する第２３出力端を含む。

本発明は、トライゲートとＧＯＡを組み合わせるアーキテクチャが遭遇する上記問題を考慮して、新たなＧＯＡ回路アーキテクチャ、即ち、１つのステージのＧＯＡ回路が３つのゲート線の出力に対応できるものを提供する。このように、１つのステージのＧＯＡ回路が１つのゲート線のみの出力に対応する既存のアーキテクチャに対して、ＧＯＡ回路のステージの数を既存の１／３に低減することができる。ＧＯＡ回路の数が低減されるため、各ステージの回路は、設計空間の高さが更に大きく、狭額縁設計に非常に有益である。

従来技術のＧＯＡ回路アーキテクチャ図を示す。従来技術の別のＧＯＡ回路アーキテクチャ図を示す。図２のＧＯＡ回路の波形図を示す。本発明の第１の好ましい実施例のＧＯＡ回路のアーキテクチャ図を示す。本発明の第２の好ましい実施例のＧＯＡ回路のアーキテクチャ図を示す。図４及び図５のＧＯＡ回路の波形図を示す。本発明の第３の好ましい実施例のＧＯＡ回路のアーキテクチャ図を示す。本発明の第４の好ましい実施例のＧＯＡ回路のアーキテクチャ図を示す。

下記では、各実施例と図面を用いて、例を挙げる方法で本発明の実施可能な実施例を説明する。本発明に開示されている方向の用語、例えば、「上」、「下」、「前」、「後」、「左」、「右」、「内」、「外」、「側面」等は、添付の図面の様式での方向を参照するためのものである。そのため、本明細書で使用される方向の用語は、本発明を説明、理解させるためのものであり、本発明を制限するものではない。

図４は、本発明の第１の好ましい実施例のＧＯＡ回路３０のアーキテクチャ図を示す。前記ＧＯＡ回路３０は、液晶表示装置に使用される。前記ＧＯＡ回路３０は、マルチステージのＧＯＡユニット３５として相互にカスケード接続された複数のＧＯＡユニット３５を含み、前記第ｎステージのＧＯＡユニット３５は、第ｎステージの走査線Ｇ（ｎ）、第ｎ＋１ステージの走査線Ｇ（ｎ＋１）及び第ｎ＋２ステージの走査線Ｇ（ｎ＋２）を含む少なくとも１つのステージの走査線に対応して充電し、前記第ｎステージのＧＯＡユニット３５は、第１プルダウン保持回路５００、プルアップ回路４００、ブートストラップコンデンサ回路３００、プルダウン回路２００及びクロック回路１００を含む。

前記第１プルダウン保持回路５００は、ゲート信号点Ｑ（ｎ）に接続される。前記プルアップ回路４００は、前記ゲート信号点Ｑ（ｎ）を介して前記第１プルダウン保持回路５００に接続される。前記ブートストラップコンデンサ回路３００は、前記ゲート信号点Ｑ（ｎ）を介して前記プルアップ回路４００に接続される。前記プルダウン回路２００は、前記ゲート信号点Ｑ（ｎ）を介して前記ブートストラップコンデンサ回路３００に接続される。前記クロック回路１００は、前記ゲート信号点Ｑ（ｎ）を介して前記ブートストラップコンデンサ回路３００に接続され、第１クロック信号ＣＫ１を受信する。

前記第１プルダウン保持回路５００及び前記プルダウン回路２００は直流低圧電源に共通に接続される。

前記クロック回路１００は、第１トランジスターＴ１１、第２トランジスターＴ２１、第３トランジスターＴ２２及び第４トランジスターＴ２３を含む。

前記第１トランジスターＴ１１は、前記ゲート信号点Ｑ（ｎ）に接続される第１制御端、前記第１クロック信号ＣＫ１に接続される第１入力端、及び第ｎステージの開始信号ＳＴ（ｎ）を出力する第１出力端を含む。前記第２トランジスターＴ２１は、前記ゲート信号点Ｑ（ｎ）に接続される第２制御端、前記第１クロック信号ＣＫ１に接続される第２入力端、及び前記第ｎステージの走査線Ｇ（ｎ）に接続される第２出力端を含む。前記第３トランジスターＴ２２は、前記ゲート信号点Ｑ（ｎ）に接続される第３制御端、前記第１クロック信号ＣＫ１に接続される第３入力端、及び前記第ｎ＋１ステージの走査線Ｇ（ｎ＋１）に接続される第３出力端を含む。前記第４トランジスターＴ２３は、前記ゲート信号点Ｑ（ｎ）に接続される第４制御端、前記第１クロック信号ＣＫ１に接続される第４入力端、及び前記第ｎ＋２ステージの走査線Ｇ（ｎ＋２）に接続される第４出力端を含む。

前記ブートストラップコンデンサ回路３００は、第１コンデンサＣ_{ｂｏｏｓｔ}を含む。前記第１コンデンサＣ_{ｂｏｏｓｔ}の両端は、前記ゲート信号点Ｑ（ｎ）及び前記第ｎステージの開始信号ＳＴ（ｎ）に接続される。

前記プルアップ回路４００は第５トランジスターＴ５を含む。前記第５トランジスターＴ５は、第ｎ−３ステージの開始信号ＳＴ（ｎ−３）を受信する第５制御端、前記第５制御端に接続される第５入力端、及び前記ゲート信号点Ｑ（ｎ）に接続される第５出力端を含む。

前記第１プルダウン保持回路５００は、第６トランジスターＴ６、第７トランジスターＴ７、第８トランジスターＴ８、第９トランジスターＴ９、第１０トランジスターＴ１０、第１１トランジスターＴ４４及び第１３トランジスターＴ４５を含む。

前記第６トランジスターＴ６は、第ｎ＋３ステージの開始信号ＳＴ（ｎ＋３）を受信する第６制御端、前記直流低圧電源Ｖｓｓに接続される第６入力端、及び前記ゲート信号点Ｑ（ｎ）に接続される第６出力端を含む。前記第７トランジスターＴ７は、前記ゲート信号点Ｑ（ｎ）に接続される第７制御端、及び前記直流低圧電源Ｖｓｓに接続される第７入力端を含む。前記第８トランジスターＴ８は、直流高圧電源ＶＤＤに接続される第８制御端、前記第８制御端に接続される第８出力端、及び前記第７トランジスターＴ７の第７出力端に接続される第８入力端を含む。前記第９トランジスターＴ９は、前記ゲート信号点Ｑ（ｎ）に接続される第９制御端、及び前記直流低圧電源Ｖｓｓに接続される第９入力端を含む。前記第１０トランジスターＴ１０は、前記第７出力端に接続される第１０制御端、前記第９トランジスターＴ９の第９出力端に接続される第１０入力端、及び前記第８出力端に接続される第１０出力端を含む。前記第１１トランジスターＴ４４は、前記第１０入力端に接続される第１１制御端、前記直流低圧電源Ｖｓｓに接続される第１１入力端、及び前記ゲート信号点Ｑ（ｎ）に接続される第１１出力端を含む。前記第１３トランジスターＴ４５は、前記第１０入力端に接続される第１２制御端、前記直流低圧電源Ｖｓｓに接続される第１２入力端、及び前記第ｎステージの開始信号ＳＴ（ｎ）を出力する第１２出力端を含む。

前記プルダウン回路２００は、第１３トランジスターＴ４１、第１４トランジスターＴ３１１、第１５トランジスターＴ３１２、第１６トランジスターＴ４２、第１７トランジスターＴ３２１、第１８トランジスターＴ３２２、第１９トランジスターＴ４３、第２０トランジスターＴ３３１及び第２１トランジスターＴ３３２を含む。

前記第１３トランジスターＴ４１は、前記第１プルダウン保持回路に接続される第１３制御端、前記直流低圧電源Ｖｓｓに接続される第１３入力端、及び第ｎステージの走査線Ｇ（ｎ）に接続される第１３出力端を含む。前記第１４トランジスターＴ３１１は、第２クロック信号ＣＫ２に接続される第１４制御端、前記直流低圧電源Ｖｓｓに接続される第１４入力端、及び第ｎステージの走査線Ｇ（ｎ）に接続される第１４出力端を含む。前記第１５トランジスターＴ３１２は、第４クロック信号ＣＫ４に接続される第１５制御端、前記直流低圧電源Ｖｓｓに接続される第１５入力端、及び第ｎステージの走査線Ｇ（ｎ）に接続される第１５出力端を含む。前記第１６トランジスターＴ４２は、前記第１プルダウン保持回路に接続される第１６制御端、前記直流低圧電源Ｖｓｓに接続される第１６入力端、及び第ｎ＋１ステージの走査線Ｇ（ｎ＋１）に接続される第１６出力端を含む。前記第１７トランジスターＴ３２１は、第３クロック信号ＣＫ３に接続される第１７制御端、前記直流低圧電源Ｖｓｓに接続される第１７入力端、及び第ｎ＋１ステージの走査線Ｇ（ｎ＋１）に接続される第１４出力端を含む。前記第１８トランジスターＴ３２２は、第５クロック信号ＣＫ５に接続される第１８制御端、前記直流低圧電源Ｖｓｓに接続される第１８入力端、及び第ｎ＋１ステージの走査線Ｇ（ｎ＋１）に接続される第１８出力端を含む。前記第１９トランジスターＴ４３は、前記第１プルダウン保持回路５００に接続される第１９制御端、前記直流低圧電源Ｖｓｓに接続される第１９入力端、及び第ｎ＋２ステージの走査線Ｇ（ｎ＋２）に接続される第１９出力端を含む。前記第２０トランジスターＴ３３１は、前記第４クロック信号ＣＫ４に接続される第２０制御端、前記直流低圧電源Ｖｓｓに接続される第２０入力端、及び第ｎ＋２ステージの走査線Ｇ（ｎ＋２）に接続される第２０出力端を含む。前記第２１トランジスターＴ３３２は、第６クロック信号ＣＫ６に接続される第２１制御端、前記直流低圧電源Ｖｓｓに接続される第２１入力端、及び第ｎ＋２ステージの走査線Ｇ（ｎ＋２）に接続される第２１出力端を含む。

前記第１トランジスターＴ１１、前記第２トランジスターＴ２１、前記第３トランジスターＴ２２及び前記第４トランジスターＴ２３の入力端はいずれも第１クロック信号ＣＫ１に接続され、制御端（即ち、ゲート）のすべてはゲート信号点Ｑ（ｎ）に接続される。前記第１トランジスターＴ１１の作用は、次のステージのＧＯＡ回路に対して第ｎステージの開始信号ＳＴ（ｎ）（ＳｔａｒｔＰｕｌｓｅ）を出力することである。前記第２トランジスターＴ２１、前記第３トランジスターＴ２２及び前記第４トランジスターＴ２３は、本ステージの３つのゲート線Ｇ（ｎ）、Ｇ（ｎ＋１）及びＧ（ｎ＋２）の出力にそれぞれ対応する。前記第ｎステージの走査線Ｇ（ｎ）について述べると、前記第１４トランジスターＴ３１１と前記第１５トランジスターＴ３１２の制御端（即ち、ゲート）は、それぞれ前記第２クロック信号ＣＫ２と前記第４クロック信号ＣＫ４により制御され、それらは、異なる期間内に前記第ｎステージの走査線Ｇ（ｎ）の信号をプルダウンする役割を担う。前記第１クロック信号ＣＫ１に接続された後、前記第２トランジスターＴ２１、前記第３トランジスターＴ２２及び前記第４トランジスターＴ２３の出力は同じであり、３つのゲート線Ｇ（ｎ）、Ｇ（ｎ＋１）及びＧ（ｎ＋２）のゲートパルス（ＧａｔｅＰｕｌｓｅ）信号は互いに重なる部分がないため、適切な期間内に前記第２トランジスターＴ２１、前記第３トランジスターＴ２２及び前記第４トランジスターＴ２３により出力された信号をプルダウンする必要がある。前記第ｎステージの走査線Ｇ（ｎ）のプルダウンは既に説明した。前記第ｎ＋１ステージの走査線Ｇ（ｎ＋１）のプルダウンは、前記第１７トランジスターＴ３２１及び前記第１８トランジスターＴ３２２により完了され、それらはそれぞれ前記第３クロック信号ＣＫ３及び前記第５クロック信号ＣＫ５により制御される。前記第ｎ＋２ステージの走査線Ｇ（ｎ＋２）のプルダウンは、前記第２０トランジスターＴ３３１及び前記第２１トランジスターＴ３３２により完了され、それらはそれぞれ前記第４クロック信号ＣＫ４及び前記第６クロック信号ＣＫ６により制御される。それらは、前記第２トランジスターＴ２１、前記第３トランジスターＴ２２及び前記第４トランジスターＴ２３と協働して、前記ステージのＧＯＡ回路３５に対応する３つのゲート線が正確な波形を出力できることを保証する。前記第１３トランジスターＴ４１、前記第１６トランジスターＴ４２及び前記第１９トランジスターＴ４３も、３つのゲート線をプルダウンするために使用され、前記ステージのＧＯＡ回路が作動していないとき、即ち、前記ステージの回路の前記ゲート信号点Ｑ（ｎ）が低電位であるとき、前記第ｎステージの走査線Ｇ（ｎ）、前記第ｎ＋１ステージの走査線Ｇ（ｎ＋１）及び前記第ｎ＋２ステージの走査線Ｇ（ｎ＋２）の信号をプルダウンして、それらの出力が低電位であることを保証する役割を果たす。前記ステージのＧＯＡ回路が出力を行うとき、即ち、ゲート信号点Ｑ（ｎ）が高電位であるとき、前記第１３トランジスターＴ４１、前記第１６トランジスターＴ４２及び前記第１９トランジスターＴ４３の制御端（即ゲート）は低電位であり、オフ状態であり、前記第ｎステージの走査線Ｇ（ｎ）、前記第ｎ＋１ステージの走査線Ｇ（ｎ＋１）及び前記第ｎ＋２ステージの走査線Ｇ（ｎ＋２）の信号出力に影響を及ぼさない。前記第１１トランジスターＴ４４及び前記第１３トランジスターＴ４１も、信号をプルダウンするために使用され、前記ステージのＧＯＡ回路３５が出力を行っていないとき、開始信号ＳＴと前記ゲート信号点Ｑ（ｎ）を低電位に維持することを保証する役割を果たす。

この好ましい実施例のＧＯＡ回路３５によれば、各ステージのＧＯＡ回路３５は３つのゲート線の信号を出力できるため、ＧＯＡ回路配線全体の高さが増加するので、その幅を狭くすることができ、狭額縁の設計に非常に有利である。また、この好ましい実施例のＧＯＡ回路３５の各ステージは、合計２１個のトランジスターを有する。それに対応して、図２の従来技術のＧＯＡ回路２５が使用される場合、３つのゲート線にとっては、３ステージのＧＯＡ回路２５、合計５１個のＴＦＴが必要とされる。そのため、この好ましい実施例のＧＯＡ回路３５にとって必要とされる空間も、従来技術のＧＯＡ回路２５と比較して大幅に圧縮される。

図５は、本発明の第２の好ましい実施例のＧＯＡ回路４０のアーキテクチャ図を示す。この好ましい実施例と第１の好ましい実施例との相違点は、接続される信号が異なることである。これは、次のように説明される。
前記開始信号ＳＴは、それぞれ３ステージ増加し、即ち、ｎ−３がｎに変更され、ｎがｎ＋３に変更され、ｎ＋３がｎ＋６に変更される。

前記第１トランジスターＴ１１、前記第２トランジスターＴ２１、前記第３トランジスターＴ２２及び前記第４トランジスターＴ２３の入力端は、第４クロック信号ＣＫ４に接続されるように変更される。前記第２トランジスターＴ２１、前記第３トランジスターＴ２２及び前記第４トランジスターＴ２３の出力端は、第ｎ＋３ステージの走査線Ｇ（ｎ＋３）、第ｎ＋４ステージの走査線Ｇ（ｎ＋４）及び第ｎ＋５ステージの走査線Ｇ（ｎ＋５）にそれぞれ接続されるように変更される。

前記第１４トランジスターＴ３１１の制御端は、第１クロック信号ＣＫ１に接続されるように変更され、前記第１５トランジスターＴ３１２の制御端は、第３クロック信号ＣＫ３に接続されるように変更される。前記第１４トランジスターＴ３１１及び前記第１５トランジスターＴ３１２の出力端は、前記第ｎ＋３ステージの走査線Ｇ（ｎ＋３）に接続されるように変更される。

前記第１７トランジスターＴ３２１の制御端は、第２クロック信号ＣＫ２に接続されるように変更され、前記第１８トランジスターＴ３２２の制御端は、第４クロック信号ＣＫ４に接続されるように変更される。前記第１７トランジスターＴ３２１及び前記第１８トランジスターＴ３２２の出力端は、前記第ｎ＋４ステージの走査線Ｇ（ｎ＋４）に接続されるように変更される。

前記第２０トランジスターＴ３３１の制御端は、第３クロック信号ＣＫ３に接続されるように変更され、前記第２１トランジスターＴ３３２の制御端は、第５クロック信号ＣＫ５に接続されるように変更される。前記第２０トランジスターＴ３３１及び前記第２１トランジスターＴ３３２の出力端は、前記第ｎ＋５ステージの走査線Ｇ（ｎ＋５）に接続されるように変更される。

奇数ステージの走査線を駆動するための第１の好ましい実施例とは異なり、第２の好ましい実施例は、偶数ステージの走査線を駆動するためのものである。

図６は、図４及び図５のＧＯＡ回路の波形図を示す。図に示されるように、前記第１クロック信号ＣＫ１、前記第２クロック信号ＣＫ２及び前記第３クロック信号ＣＫ３は、同じ周期を有し且つ１／３周期の時間差で順に開始され、前記第４クロック信号ＣＫ４、前記第５クロック信号ＣＫ５及び前記第６クロック信号ＣＫ６は、それぞれ前記第１クロック信号ＣＫ１、前記第２クロック信号ＣＫ２及び前記第３クロック信号ＣＫ３に対する逆相信号であるので、順に開始された走査線信号（第ｎステージ〜第ｎ＋５ステージの）を得ることができる。

図７は、本発明の第３の好ましい実施例のＧＯＡ回路５０のアーキテクチャ図を示す。この好ましい実施例は、第２２トランジスターＴ９１及び第２３トランジスターＴ９２を含む第２プルダウン保持回路が追加されることで、第１の好ましい実施例と異なる。

前記第２２トランジスターＴ９１は、第４クロック信号ＣＫ４に接続される第２２制御端、前記直流低圧電源Ｖｓｓに接続される第２２入力端、及び前記ゲート信号点Ｑ（ｎ）に接続される第２２出力端を含む。前記第２３トランジスターＴ９２は、前記第４クロック信号ＣＫ４に接続される第２３制御端、前記直流低圧電源Ｖｓｓに接続される第２３入力端、及び前記第ｎステージの開始信号ＳＴ（ｎ）を出力する第２３出力端を含む。

この好ましい実施例のＧＯＡ回路５５は、各ステージに両組のプルダウン保持回路（５００，６００）が使用される。これら両組のプルダウン保持回路（５００，６００）は、異なる期間にプルダウンを行う。それにより、プルダウン保持回路（５００，６００）のトランジスターがストレス（Ｓｔｒｅｓｓ）を長時間受け、電気特性のドリフトが発生してＧＯＡ回路５５が故障することを防止することができ、パネルの信頼性が向上する。

本ステージのＧＯＡ回路５５が出力を行うとき、即ち、ゲート信号点Ｑ（ｎ）が高電位であるとき、両組のプルダウン保持回路（５００，６００）はいずれも動作せず、対応する３つのゲート線が正確な波形を出力することを保証する。本ステージのＧＯＡ回路５５が出力を行っていなく、ゲート信号点Ｑ（ｎ）が低電位であるとき、両組のプルダウン保持回路（５００，６００）は交互に動作してプルダウンを行う。前記第１クロック信号ＣＫ１が高電位であるとき、前記第４クロック信号ＣＫ４は低電位である。前記第１クロック信号ＣＫ１は、前記第２トランジスターＴ２１、前記第３トランジスターＴ２２及び前記第４トランジスターＴ２３を介して、前記第ｎステージの走査線Ｇ（ｎ）、前記第ｎ＋１ステージの走査線Ｇ（ｎ＋１）及び前記第ｎ＋２ステージの走査線Ｇ（ｎ＋２）にそれぞれ接続される。ＧＯＡ回路の信頼性を向上させるために、前記第ｎステージの走査線Ｇ（ｎ）、前記第ｎ＋１ステージの走査線Ｇ（ｎ＋１）及び前記第ｎ＋２ステージの走査線Ｇ（ｎ＋２）をプルダウンする必要があると同時に、ゲート信号点Ｑ（ｎ）及び開始信号ＳＴをプルダウンする必要もある。このときの動作モードは、第１の好ましい実施例におけるＧＯＡ回路の動作モードと同じである。前記第１クロック信号ＣＫ１が低電位であるとき、前記第４クロック信号ＣＫ４は高電位であり、前記第２２トランジスターＴ９１及び前記第２３トランジスターＴ９２のオンを制御して、ゲート信号点Ｑ（ｎ）及び開始信号ＳＴをプルダウンする。このとき、前記第１クロック信号ＣＫ１は低電位であるので、前記第２トランジスターＴ２１、前記第３トランジスターＴ２２及び前記第４トランジスターＴ２３に漏電が発生しても、対応する前記第ｎステージの走査線Ｇ（ｎ）、前記第ｎ＋１ステージの走査線Ｇ（ｎ＋１）及び前記第ｎ＋２ステージの走査線Ｇ（ｎ＋２）は、前記第１クロック信号ＣＫ１の電位と同じ低電位を有し、前記第ｎステージの走査線Ｇ（ｎ）、前記第ｎ＋１ステージの走査線Ｇ（ｎ＋１）及び前記第ｎ＋２ステージの走査線Ｇ（ｎ＋２）の３つのゲート線の出力に影響を与えないため、それらをプルダウンする必要がない。

図８は、本発明の第４の好ましい実施例のＧＯＡ回路６０のアーキテクチャ図を示す。この好ましい実施例と第３の好ましい実施例との相違点は、接続される信号が異なることである。これは、次のように説明される。
前記開始信号ＳＴは、それぞれ３ステージ増加し、即ち、ｎ−３がｎに変更され、ｎがｎ＋３に変更され、ｎ＋３がｎ＋６に変更される。

前記第２２トランジスターＴ９１及び前記第２３トランジスターＴ９２の制御端は、第１クロック信号ＣＫ１に接続されるように変更される。

奇数ステージの走査線を駆動するための第３の好ましい実施例とは異なり、第４の好ましい実施例は、偶数ステージの走査線を駆動するためのものである。

上述したように、好ましい実施例を挙げて本発明を説明したが、前記好ましい実施例は本発明を制限するものではなく、当業者にとって、本発明の主旨と範囲を逸脱しない前提で、様々な変更と修正を行うことができ、そのため、本発明の保護範囲は特許請求の範囲に記載されている技術特徴を基準にするべきである。

Claims

液晶表示装置用ＧＯＡ回路であって、前記ＧＯＡ回路は、マルチステージのＧＯＡユニットとして相互にカスケード接続された複数のＧＯＡユニットを含み、第ｎステージのＧＯＡユニットは、第ｎステージの走査線、第ｎ＋１ステージの走査線及び第ｎ＋２ステージの走査線を含む少なくとも１つのステージの走査線に対応して充電し、前記第ｎステージのＧＯＡユニットは、
ゲート信号点に接続される第１プルダウン保持回路と、
前記ゲート信号点を介して前記第１プルダウン保持回路に接続されるプルアップ回路と、
前記ゲート信号点を介して前記プルアップ回路に接続されるブートストラップコンデンサ回路と、
前記ゲート信号点を介して前記ブートストラップコンデンサ回路に接続されるプルダウン回路と、
前記ゲート信号点を介して前記ブートストラップコンデンサ回路に接続され、第１クロック信号を受信するクロック回路と、を含み、
前記第１プルダウン保持回路及び前記プルダウン回路は直流低圧電源に共通に接続され、
前記クロック回路は、
前記ゲート信号点に接続される第１制御端、前記第１クロック信号に接続される第１入力端、及び第ｎステージの開始信号を出力する第１出力端を含む第１トランジスターと、
前記ゲート信号点に接続される第２制御端、前記第１クロック信号に接続される第２入力端、及び前記第ｎステージの走査線に接続される第２出力端を含む第２トランジスターと、
前記ゲート信号点に接続される第３制御端、前記第１クロック信号に接続される第３入力端、及び前記第ｎ＋１ステージの走査線に接続される第３出力端を含む第３トランジスターと、
前記ゲート信号点に接続される第４制御端、前記第１クロック信号に接続される第４入力端、及び前記第ｎ＋２ステージの走査線に接続される第４出力端を含む第４トランジスターと、を含み、
前記プルダウン回路は、
前記第１プルダウン保持回路に接続される第１３制御端、前記直流低圧電源に接続される第１３入力端、及び第ｎステージの走査線に接続される第１３出力端を含む第１３トランジスターと、
第２クロック信号に接続される第１４制御端、前記直流低圧電源に接続される第１４入力端、及び第ｎステージの走査線に接続される第１４出力端を含む第１４トランジスターと、
第４クロック信号に接続される第１５制御端、前記直流低圧電源に接続される第１５入力端、及び第ｎステージの走査線に接続される第１５出力端を含む第１５トランジスターと、
前記第１プルダウン保持回路に接続される第１６制御端、前記直流低圧電源に接続される第１６入力端、及び第ｎ＋１ステージの走査線に接続される第１６出力端を含む第１６トランジスターと、
第３クロック信号に接続される第１７制御端、前記直流低圧電源に接続される第１７入力端、及び第ｎ＋１ステージの走査線に接続される第１４出力端を含む第１７トランジスターと、
第５クロック信号に接続される第１８制御端、前記直流低圧電源に接続される第１８入力端、及び第ｎ＋１ステージの走査線に接続される第１８出力端を含む第１８トランジスターと、
前記第１プルダウン保持回路に接続される第１９制御端、前記直流低圧電源に接続される第１９入力端、及び第ｎ＋２ステージの走査線に接続される第１９出力端を含む第１９トランジスターと、
前記第４クロック信号に接続される第２０制御端、前記直流低圧電源に接続される第２０入力端、及び第ｎ＋２ステージの走査線に接続される第２０出力端を含む第２０トランジスターと、
第６クロック信号に接続される第２１制御端、前記直流低圧電源に接続される第２１入力端、及び第ｎ＋２ステージの走査線に接続される第２１出力端を含む第２１トランジスターと、を含み、
前記第１クロック信号、前記第２クロック信号及び前記第３クロック信号は、同じ周期を有し且つ１／３周期の時間差で順に開始され、前記第４クロック信号、前記第５クロック信号及び前記第６クロック信号は、それぞれ前記第１クロック信号、前記第２クロック信号及び前記第３クロック信号に対する逆相信号である、ことを特徴とする液晶表示装置用ＧＯＡ回路。
前記ブートストラップコンデンサ回路は、第１コンデンサを含み、
前記第１コンデンサの両端は、前記ゲート信号点及び前記第ｎステージの開始信号に接続される、ことを特徴とする請求項１に記載の液晶表示装置用ＧＯＡ回路。
前記プルアップ回路は、第５トランジスターを含み、
前記第５トランジスターは、第ｎ−３ステージの開始信号を受信する第５制御端、前記第５制御端に接続される第５入力端、及び前記ゲート信号点に接続される第５出力端を含む、ことを特徴とする請求項１または２に記載の液晶表示装置用ＧＯＡ回路。
前記第１プルダウン保持回路は、
第ｎ＋３ステージの開始信号を受信する第６制御端、前記直流低圧電源に接続される第６入力端、及び前記ゲート信号点に接続される第６出力端を含む第６トランジスターと、
前記ゲート信号点に接続される第７制御端、及び前記直流低圧電源に接続される第７入力端を含む第７トランジスターと、
直流高圧電源に接続される第８制御端、前記第８制御端に接続される第８出力端、及び前記第７トランジスターの第７出力端に接続される第８入力端を含む第８トランジスターと、
前記ゲート信号点に接続される第９制御端、及び前記直流低圧電源に接続される第９入力端を含む第９トランジスターと、
前記第７出力端に接続される第１０制御端、前記第９トランジスターの第９出力端に接続される第１０入力端、及び前記第８出力端に接続される第１０出力端を含む第１０トランジスターと、
前記第１０入力端に接続される第１１制御端、前記直流低圧電源に接続される第１１入力端、及び前記ゲート信号点に接続される第１１出力端を含む第１１トランジスターと、
前記第１０入力端に接続される第１２制御端、前記直流低圧電源に接続される第１２入力端、及び前記第ｎステージの開始信号を出力する第１２出力端を含む第１２トランジスターと、を含む、ことを特徴とする請求項１乃至３のいずれか一項に記載の液晶表示装置用ＧＯＡ回路。
第２プルダウン保持回路をさらに含み、前記第２プルダウン保持回路は、
第４クロック信号に接続される第２２制御端、前記直流低圧電源に接続される第２２入力端、及び前記ゲート信号点に接続される第２２出力端を含む第２２トランジスターと、
前記第４クロック信号に接続される第２３制御端、前記直流低圧電源に接続される第２３入力端、及び前記第ｎステージの開始信号を出力する第２３出力端を含む第２３トランジスターと、を含む、ことを特徴とする請求項１乃至４のいずれか一項に記載の液晶表示装置用ＧＯＡ回路。
液晶表示装置用ＧＯＡ回路であって、前記ＧＯＡ回路は、マルチステージのＧＯＡユニットとして相互にカスケード接続された複数のＧＯＡユニットを含み、第ｎステージのＧＯＡユニットは、第ｎ＋３ステージの走査線、第ｎ＋４ステージの走査線及び第ｎ＋５ステージの走査線を含む少なくとも１つのステージの走査線に対応して充電し、前記第ｎステージのＧＯＡユニットは、
ゲート信号点に接続される第１プルダウン保持回路と、
前記ゲート信号点を介して前記第１プルダウン保持回路に接続されるプルアップ回路と、
前記ゲート信号点を介して前記プルアップ回路に接続されるブートストラップコンデンサ回路と、
前記ゲート信号点を介して前記ブートストラップコンデンサ回路に接続されるプルダウン回路と、
前記ゲート信号点を介して前記ブートストラップコンデンサ回路に接続され、第４クロック信号を受信するクロック回路と、を含み、
ここで、
前記第１プルダウン保持回路及び前記プルダウン回路は直流低圧電源に共通に接続され、
前記クロック回路は、
前記ゲート信号点に接続される第１制御端、前記第４クロック信号に接続される第１入力端、及び第ｎ＋３ステージの開始信号を出力する第１出力端を含む第１トランジスターと、
前記ゲート信号点に接続される第２制御端、前記第４クロック信号に接続される第２入力端、及び前記第ｎ＋４ステージの走査線に接続される第２出力端を含む第２トランジスターと、
前記ゲート信号点に接続される第３制御端、前記第４クロック信号に接続される第３入力端、及び前記第ｎ＋５ステージの走査線に接続される第３出力端を含む第３トランジスターと、
前記ゲート信号点に接続される第４制御端、前記第４クロック信号に接続される第４入力端、及び前記第ｎ＋５ステージの走査線に接続される第４出力端を含む第４トランジスターと、を含み、
前記プルダウン回路は、
前記第１プルダウン保持回路に接続される第１３制御端、前記直流低圧電源に接続される第１３入力端、及び第ｎ＋３ステージの走査線に接続される第１３出力端を含む第１３トランジスターと、
第１クロック信号に接続される第１４制御端、前記直流低圧電源に接続される第１４入力端、及び第ｎ＋３ステージの走査線に接続される第１４出力端を含む第１４トランジスターと、
第３クロック信号に接続される第１５制御端、前記直流低圧電源に接続される第１５入力端、及び第ｎ＋３ステージの走査線に接続される第１５出力端を含む第１５トランジスターと、
前記第１プルダウン保持回路に接続される第１６制御端、前記直流低圧電源に接続される第１６入力端、及び第ｎ＋４ステージの走査線に接続される第１６出力端を含む第１６トランジスターと、
第２クロック信号に接続される第１７制御端、前記直流低圧電源に接続される第１７入力端、及び第ｎ＋４ステージの走査線に接続される第１４出力端を含む第１７トランジスターと、
第４クロック信号に接続される第１８制御端、前記直流低圧電源に接続される第１８入力端、及び第ｎ＋４ステージの走査線に接続される第１８出力端を含む第１８トランジスターと、
前記第１プルダウン保持回路に接続される第１９制御端、前記直流低圧電源に接続される第１９入力端、及び第ｎ＋５ステージの走査線に接続される第１９出力端を含む第１９トランジスターと、
前記第３クロック信号に接続される第２０制御端、前記直流低圧電源に接続される第２０入力端、及び第ｎ＋５ステージの走査線に接続される第２０出力端を含む第２０トランジスターと、
第５クロック信号に接続される第２１制御端、前記直流低圧電源に接続される第２１入力端、及び第ｎ＋５ステージの走査線に接続される第２１出力端を含む第２１トランジスターと、を含み、
前記第１クロック信号、前記第２クロック信号及び前記第３クロック信号は、同じ周期を有し且つ１／３周期の時間差で順に開始され、
前記第４クロック信号、前記第５クロック信号及び第６クロック信号は、それぞれ前記第１クロック信号、前記第２クロック信号及び前記第３クロック信号に対する逆相信号である、
ことを特徴とする液晶表示装置用ＧＯＡ回路。
前記ブートストラップコンデンサ回路は、第１コンデンサを含み、
前記第１コンデンサの両端は、前記ゲート信号点及び前記第ｎ＋３ステージの開始信号に接続される、ことを特徴とする請求項６に記載の液晶表示装置用ＧＯＡ回路。
前記プルアップ回路は、第５トランジスターを含み、
前記第５トランジスターは、第ｎステージの開始信号を受信する第５制御端、前記第５制御端に接続される第５入力端、及び前記ゲート信号点に接続される第５出力端を含む、ことを特徴とする請求項６または７に記載の液晶表示装置用ＧＯＡ回路。
前記第１プルダウン保持回路は、
第ｎ＋６ステージの開始信号を受信する第６制御端、前記直流低圧電源に接続される第６入力端、及び前記ゲート信号点に接続される第６出力端を含む第６トランジスターと、
前記ゲート信号点に接続される第７制御端、及び前記直流低圧電源に接続される第７入力端を含む第７トランジスターと、
直流高圧電源に接続される第８制御端、前記第８制御端に接続される第８出力端、及び前記第７トランジスターの第７出力端に接続される第８入力端を含む第８トランジスターと、
前記ゲート信号点に接続される第９制御端、及び前記直流低圧電源に接続される第９入力端を含む第９トランジスターと、
前記第７出力端に接続される第１０制御端、前記第９トランジスターの第９出力端に接続される第１０入力端、及び前記第８出力端に接続される第１０出力端を含む第１０トランジスターと、
前記第１０入力端に接続される第１１制御端、前記直流低圧電源に接続される第１１入力端、及び前記ゲート信号点に接続される第１１出力端を含む第１１トランジスターと、
前記第１０入力端に接続される第１２制御端、前記直流低圧電源に接続される第１２入力端、及び前記第ｎ＋３ステージの開始信号を出力する第１２出力端を含む第１２トランジスターと、を含む、ことを特徴とする請求項６乃至８のいずれか一項に記載の液晶表示装置用ＧＯＡ回路。
第２プルダウン保持回路をさらに含み、前記第２プルダウン保持回路は、
第１クロック信号に接続される第２２制御端、前記直流低圧電源に接続される第２２入力端、及び前記ゲート信号点に接続される第２２出力端を含む第２２トランジスターと、
前記第１クロック信号に接続される第２３制御端、前記直流低圧電源に接続される第２３入力端、及び前記第ｎ＋３ステージの開始信号を出力する第２３出力端を含む第２３トランジスターと、を含む、ことを特徴とする請求項６乃至９のいずれか一項に記載の液晶表示装置用ＧＯＡ回路。