CN109817177A - 栅极驱动电路及阵列基板 - Google Patents

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Abstract

本揭示提供栅极驱动电路及阵列基板。所述栅极驱动电路，包括复数个移位寄存器。每一个所述移位寄存器包括一上拉控制单元及一上拉单元。所述上拉控制单元包括一第一晶体管及一第二晶体管。所述第一晶体管的一漏极与所述第二晶体管的一漏极电连接到所述上拉单元。所述第一晶体管的一栅极电连接至一第一信号源。所述第二晶体管的一栅极电连接至一第二信号源。其中，所述第二信号源的一时钟信号比所述第一信号源的一时钟信号延迟。

Description

栅极驱动电路及阵列基板
【技术领域】
本揭示涉及显示技术领域，特别涉及一种栅极驱动电路及阵列基板。
【背景技术】
GOA(Gate Driver on Array)的基本概念是将TFT LCD的栅极驱动电路集成在玻璃基板上，形成对液晶面板的扫描驱动。GOA相比传统的利用COF的驱动技术不但可以大幅度节约制造成本，而且省去了gate侧COF的bonding制程，对产能提升也是极为有利的。因此，GOA是未来液晶面板发展的重点技术。
事实上，随着尺寸、分辨率、刷新频率的不断提高，液晶面板对像素充电的要求也越来越高。为此，GOA电路提出一种时钟信号占空比为40/60的时序以减少栅极输出讯号下降至低电位的时间从而改善栅极输出讯号的波形。在上述占空比的情况下，自举电容的电位波形在第一充电阶段将会出现一定程度的畸变。在TFT器件漏电流较大的情况下则会导致其电位缓慢下降。自举电容第一充电阶段电位的下降将会导致第二充电阶段电位的下降进而影响栅极输出讯号的开启波形造成像素充电异常等情况的发生。
故，有需要提供一种栅极驱动电路及阵列基板，以解决现有技术存在的问题。
【发明内容】
为解决上述技术问题，本揭示的一目的在于提供栅极驱动电路及阵列基板，能解决栅极输出讯号波形异常造成像素充电异常等情况。
为达成上述目的，本揭示提供一种栅极驱动电路包括复数个移位寄存器，其中，每一个所述移位寄存器包括:一上拉控制单元、一上拉单元、一信号下传单元、一下拉单元、及一下拉维持单元。所述上拉单元电连接至一第一栅极讯号输出端口。所述上拉控制单元包括一第一晶体管及一第二晶体管。所述第一晶体管的一漏极与所述第二晶体管的一漏极电连接到所述上拉单元。所述第一晶体管的一栅极电连接至一第一信号源。所述第二晶体管的一栅极电连接至一第二信号源。其中，所述第二信号源的一时钟信号比所述第一信号源的一时钟信号延迟。
于本揭示其中的一实施例中所述的栅极驱动电路，其中所述上拉控制单元电连接至所述上拉单元、所述信号下传单元、所述下拉单元、及所述下拉维持单元。所述下拉单元电连接至所述栅极讯号输出端口。
于本揭示其中的一实施例中所述的栅极驱动电路更包括一自举电容，电连接于所述上拉控制单元、所述上拉单元、所述信号下传单元及所述下拉维持单元。
于本揭示其中的一实施例中所述的栅极驱动电路，其中所述第一晶体管的一源极电连接至一第二栅极讯号输出端口。所述第二晶体管的一源极电连接至一第三栅极讯号输出端口。
于本揭示其中的一实施例中所述的栅极驱动电路，其中所述下拉维持单元包括一第三晶体管、一第四晶体管、一第五晶体管、一第六晶体管、一第七晶体管及一第八晶体管，其中，所述第三晶体管的一源极与所述第四晶体管的一源极及一栅极电连接至一高准位电压源，所述第三晶体管的一栅极电连接至所述第四晶体管的一漏极及所述第六晶体管的一源极，所述第三晶体管的一漏极电连接至所述第七晶体管的一栅极、所述第八晶体管的一栅极及所述第五晶体管的一源极，所述第七晶体管的一源极电连接至所述第一晶体管的所述漏极，所述第八晶体管的一源极电连接至所述栅极讯号输出端口，所述第五晶体管的一栅极及所述第六晶体管的一栅极电连接至所述第一晶体管的所述漏极，所述第五晶体管的一漏极、所述第六晶体管的一漏极、所述第七晶体管的一漏极及所述第八晶体管的一漏极均电连接至一低准位电压源。
于本揭示其中的一实施例中所述的栅极驱动电路，其中所述上拉单元包括一第九晶体管，所述第九晶体管的一栅极电连接至所述第一晶体管的所述漏极，所述第九晶体管的一源极电连接至一第一时钟信号源，所述第九晶体管的一漏极电连接至所述栅极讯号输出端口。
于本揭示其中的一实施例中所述的栅极驱动电路，其中所述信号下传单元包括一第十晶体管，所述第十晶体管的一源极电连接至所述第一时钟信号源，所述第十晶体管的一栅极电连接至所述第一晶体管的所述漏极，所述第十晶体管的一漏极电连接至一时钟讯号输出端口。
于本揭示其中的一实施例中所述的栅极驱动电路，其中所述下拉单元包括一第十一晶体管及一第十二晶体管，所述第十一晶体管的一源极电连接至所述栅极讯号输出端口，所述第十二晶体管的一源极电连接至所述第一晶体管的所述漏极，所述第十一晶体管的一栅极及所述第十二晶体管的一栅极电连接至一第四栅极讯号输出端口，所述第十一晶体管的一漏极及所述第十二晶体管的一漏极电连接至一低准位电压源。
本揭示还提供一种阵列基板包括：一基板、一画素阵列、一栅极驱动电路、及一时钟信号产生器。所述画素阵列、所述栅极驱动电路、及所述时钟信号产生器设置于所述基板上。所述时钟信号产生器用以提供时钟信号给所述栅极驱动电路。所述栅极驱动电路用以驱动所述画素阵列。其中，所述栅极驱动电路包括：复数个移位寄存器。每一个所述移位寄存器包括：一上拉控制单元、一上拉单元、一信号下传单元、一下拉单元、及一下拉维持单元。所述上拉单元电连接至一第一栅极讯号输出端口。所述上拉控制单元包括一第一晶体管及一第二晶体管。所述第一晶体管的一漏极与所述第二晶体管的一漏极电连接到所述上拉单元。所述第一晶体管的一栅极电连接至一第一信号源。所述第二晶体管的一栅极电连接至一第二信号源。其中，所述第二信号源的一时钟信号比所述第一信号源的一时钟信号延迟。
于本揭示其中的一实施例中所述的阵列基板，其中所述上拉控制单元电连接至所述上拉单元、所述信号下传单元、所述下拉单元、及所述下拉维持单元。所述下拉单元电连接至所述栅极讯号输出端口。
由于本揭示的实施例的栅极驱动电路及阵列基板，所述第二信号源的一时钟信号比所述第一信号源的一时钟信号延迟。因此，所述第一晶体管关闭后，所述第二晶体管仍处于开启状态，所述第一晶体管的所述漏极或所述第二晶体管的所述漏极的电位仍处于可控状态，解决电位波形出现畸变使得像素充电异常等情况。
为让本揭示的上述内容能更明显易懂，下文特举优选实施例，并配合所附图式，作详细说明如下：
【附图说明】
图1显示根据本揭示的一实施例的移位寄存器的结构方块示意图；
图2显示根据本揭示的一实施例的栅极驱动电路的结构方块示意图；
图3显示根据本揭示的一实施例的移位寄存器的结构电路示意图；
图4显示根据本揭示的一实施例的阵列基板的结构方块示意图；以及
图5显示根据本揭示的一实施例的移位寄存器的电路波形示意图。
【具体实施方式】
为了让本揭示的上述及其他目的、特征、优点能更明显易懂，下文将特举本揭示优选实施例，并配合所附图式，作详细说明如下。再者，本揭示所提到的方向用语，例如上、下、顶、底、前、后、左、右、内、外、侧层、周围、中央、水平、横向、垂直、纵向、轴向、径向、最上层或最下层等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本揭示，而非用以限制本揭示。
在图中，结构相似的单元是以相同标号表示。
参照图1、图2及图5，本揭示提供一种栅极驱动电路100包括复数个移位寄存器10，其中，每一个所述移位寄存10器包括:一上拉控制单元1、一上拉单元2、一信号下传单元3、一下拉单元4、及一下拉维持单元5。所述上拉单元2电连接至一第一栅极讯号输出端口G(N)。所述上拉控制单元1包括一第一晶体管T1及一第二晶体管T2。所述第一晶体管T1的一漏极与所述第二晶体管T2的一漏极电连接到所述上拉单元2。所述第一晶体管的一栅极电连接至一第一信号源ST(N-3)。所述第二晶体管T2的一栅极电连接至一第二信号源ST’(N-3)。其中，所述第二信号源ST’(N-3)的一时钟信号CK2’比所述第一信号源ST(N-3)的一时钟信号CK2延迟。
具体的，时钟信号CK2’可以采用时钟信号CK2加上延迟电路进行适当程度的延迟。本揭示不限于此。
具体的，本申请的各个揭示均以4时钟级传移位寄存器为例，但是本申请不限制级传的阶数，本领域的一般技艺人员可依本申请的教示，在不违反本申请的发明精神下，将4时钟级传移位寄存器修改成6时钟级传移位寄存器或8时钟级传移位寄存器等。
于本揭示其中的一实施例中所述的栅极驱动电路100，其中所述上拉控制单元1电连接至所述上拉单元2、所述信号下传单元2、所述下拉单元4、及所述下拉维持单元5。所述下拉单元4电连接至所述栅极讯号输出端口G(N)。
于本揭示其中的一实施例中所述的栅极驱动电路100更包括一自举电容6，电连接于所述上拉控制单元1、所述上拉单元2、所述信号下传单元3及所述下拉维持单元5。
于本揭示其中的一实施例中所述的栅极驱动电路，其中所述第一晶体管T1的一源极电连接至一第二栅极讯号输出端口G(N-3)。所述第二晶体管T2的一源极电连接至一第三栅极讯号输出端口G’(N-3)。
参照图1及3,于本揭示其中的一实施例中所述的栅极驱动电路100，其中所述下拉维持单元5包括一第三晶体管T3、一第四晶体管T4、一第五晶体管T5、一第六晶体管T6、一第七晶体管T7及一第八晶体管T8，其中，所述第三晶体管T3的一源极与所述第四晶体管的一源极及一栅极电连接至一高准位电压源LC，所述第三晶体管T3的一栅极电连接至所述第四晶体管T4的一漏极及所述第六晶体管T6的一源极，所述第三晶体管T3的一漏极电连接至所述第七晶体管T7的一栅极、所述第八晶体管T8的一栅极及所述第五晶体管T5的一源极，所述第七晶体管T7的一源极电连接至所述第一晶体管T1的所述漏极，所述第八晶体管T8的一源极电连接至所述栅极讯号输出端口G(N)，所述第五晶体管T5的一栅极及所述第六晶体管T6的一栅极电连接至所述第一晶体管T1的所述漏极，所述第五晶体管T5的一漏极、所述第六晶体管T6的一漏极、所述第七晶体管T7的一漏极及所述第八晶体管T8的一漏极均电连接至一低准位电压源VSS。
参照图1及3,于本揭示其中的一实施例中所述的栅极驱动电路100，其中所述上拉单元2包括一第九晶体管T9，所述第九晶体管T9的一栅极电连接至所述第一晶体管T1的所述漏极，所述第九晶体管T9的一源极电连接至一第一时钟信号源CK1，所述第九晶体管T9的一漏极电连接至所述栅极讯号输出端口G(N)。
参照图1及3,于本揭示其中的一实施例中所述的栅极驱动电路100，其中所述信号下传单元3包括一第十晶体管T10，所述第十晶体管T10的一源极电连接至所述第一时钟信号源CK1，所述第十晶体管T10的一栅极电连接至所述第一晶体管T1的所述漏极，所述第十晶体管T10的一漏极电连接至一时钟讯号输出端口ST(N)。
参照图1及3,于本揭示其中的一实施例中所述的栅极驱动电路100，其中所述下拉单元4包括一第十一晶体管T11及一第十二晶体管T12，所述第十一晶体管T11的一源极电连接至所述栅极讯号输出端口G(N)，所述第十二晶体管T12的一源极电连接至所述第一晶体管T1的所述漏极，所述第十一晶体管T11的一栅极及所述第十二晶体管T12的一栅极电连接至一第四栅极讯号输出端口G(N+2)，所述第十一晶体管T11的一漏极及所述第十二晶体管T12的一漏极电连接至一低准位电压源VSS。
由于本揭示的实施例的栅极驱动电路，所述第二信号源的一时钟信号比所述第一信号源的一时钟信号延迟。因此，所述第一晶体管关闭后，所述第二晶体管仍处于开启状态，所述第一晶体管的所述漏极或所述第二晶体管的所述漏极的电位仍处于可控状态，解决电位波形出现畸变使得像素充电异常等情况。
具体的，参照图3及5，为了减少第一栅极讯号输出端口G(N)的讯号在下拉时下降至低电位的时间，可以调整时钟信号的占空比。但是，例如下拉单元4的所述第四栅极讯号输出端口G(N+2)对应的时钟信号为CK3,若上拉控制单元1仅有所述第一晶体管T1时，在所述第一晶体管T1的所述第一信号源ST(N-3)的所述时钟信号CK2下降时，所述第一晶体管T1关闭，但是下拉单元4的时钟信号CK3尚未上升，因此，所述第一晶体管T1的所述漏极电位Q(N)处于未受控状态，易受晶体管的漏电流影响而导致电位缓慢下降，影响第一栅极讯号输出端口G(N)的讯号波形。
于本揭示其中的一实施例中，所述第二信号源ST’(N-3)的所述时钟信号CK2’比所述第一信号源ST(N-3)的所述时钟信号CK2延迟,因此，在所述第一晶体管T1关闭的时候，所述第二晶体管T2仍处于开启状态，因此，所述第一晶体管T1的所述漏极电位Q(N)，与所述第二晶体管T2的所述漏极电位相同，亦处于受控状态，第一栅极讯号输出端口G(N)的讯号波形便不致受影响。
参照图1到4，本揭示还提供一种阵列基板1000包括：一基板400、一画素阵列300、一栅极驱动电路100、及一时钟信号产生器200。所述画素阵列300、所述栅极驱动电路100、及所述时钟信号产生器200设置于所述基板400上。所述时钟信号产生器200用以提供时钟信号给所述栅极驱动电路100。所述栅极驱动电路100用以驱动所述画素阵列300。其中，所述栅极驱动电路100包括：复数个移位寄存器10。每一个所述移位寄存器10包括：一上拉控制单元1、一上拉单元2、一信号下传单元3、一下拉单元4、及一下拉维持单元5。所述上拉单元2电连接至一第一栅极讯号输出端口G(N)。所述上拉控制单元1包括一第一晶体管T1及一第二晶体管T2。所述第一晶体管T1的一漏极与所述第二晶体管T2的一漏极电连接到所述上拉单元2。所述第一晶体管T1的一栅极电连接至一第一信号源ST(N-3)。所述第二晶体管T2的一栅极电连接至一第二信号源ST’(N-3)。其中，所述第二信号源ST’(N-3)的一时钟信号CK2’比所述第一信号源ST(N-3)的一时钟信号CK2延迟。
具体的，时钟信号CK2’可以采用时钟信号CK2加上延迟电路进行适当程度的延迟。本揭示不限于此。
参照图1到4，于本揭示其中的一实施例中所述的阵列基板1000，其中所述上拉控制单元1电连接至所述上拉单元2、所述信号下传单元3、所述下拉单元4、及所述下拉维持单元5。所述下拉单元4电连接至所述栅极讯号输出端口G(N)。
由于本揭示的实施例的阵列基板，所述第二信号源的一时钟信号比所述第一信号源的一时钟信号延迟。因此，所述第一晶体管关闭后，所述第二晶体管仍处于开启状态，所述第一晶体管的所述漏极或所述第二晶体管的所述漏极的电位仍处于可控状态，解决电位波形出现畸变使得像素充电异常等情况。
具体的，参照图3及5，为了减少第一栅极讯号输出端口G(N)的讯号在下拉时下降至低电位的时间，可以调整时钟信号的占空比。但是，例如下拉单元4的所述第四栅极讯号输出端口G(N+2)对应的时钟信号为CK3,若上拉控制单元1仅有所述第一晶体管T1时，在所述第一晶体管T1的所述第一信号源ST(N-3)的所述时钟信号CK2下降时，所述第一晶体管T1关闭，但是下拉单元4的时钟信号CK3尚未上升，因此，所述第一晶体管T1的所述漏极电位Q(N)处于未受控状态，易受晶体管的漏电流影响而导致电位缓慢下降，影响第一栅极讯号输出端口G(N)的讯号波形。
于本揭示其中的一实施例中，所述第二信号源ST’(N-3)的所述时钟信号CK2’比所述第一信号源ST(N-3)的所述时钟信号CK2延迟,因此，在所述第一晶体管T1关闭的时候，所述第二晶体管T2仍处于开启状态，因此，所述第一晶体管T1的所述漏极电位Q(N)与所述第二晶体管T2的所述漏极电位相同，亦处于受控状态，第一栅极讯号输出端口G(N)的讯号波形便不致受影响。
尽管已经相对于一个或多个实现方式示出并描述了本揭示，但是本领域技术人员基于对本说明书和附图的阅读和理解将会想到等价变型和修改。本揭示包括所有这样的修改和变型，并且仅由所附权利要求的范围限制。特别地关于由上述组件执行的各种功能，用于描述这样的组件的术语旨在对应于执行所述组件的指定功能(例如其在功能上是等价的)的任意组件(除非另外指示)，即使在结构上与执行本文所示的本说明书的示范性实现方式中的功能的公开结构不等同。此外，尽管本说明书的特定特征已经相对于若干实现方式中的仅一个被公开，但是这种特征可以与如可以对给定或特定应用而言是期望和有利的其他实现方式的一个或多个其他特征组合。而且，就术语“包括”、“具有”、“含有”或其变形被用在具体实施方式或权利要求中而言，这样的术语旨在以与术语“包含”相似的方式包括。
以上仅是本揭示的优选实施方式，应当指出，对于本领域普通技术人员，在不脱离本揭示原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本揭示的保护范围。

Claims (10)

1.一种栅极驱动电路，其特征在于，包括：复数个移位寄存器，其中，每一个所述移位寄存器包括:一上拉控制单元、一上拉单元、一信号下传单元、一下拉单元、及一下拉维持单元，其中所述上拉单元电连接至一第一栅极讯号输出端口，所述上拉控制单元包括一第一晶体管及一第二晶体管，所述第一晶体管的一漏极与所述第二晶体管的一漏极电连接到所述上拉单元，所述第一晶体管的一栅极电连接至一第一信号源，所述第二晶体管的一栅极电连接至一第二信号源，其中，所述第二信号源的一时钟信号比所述第一信号源的一时钟信号延迟。
2.如权利要求1所述的栅极驱动电路，其特征在于，所述上拉控制单元电连接至所述上拉单元、所述信号下传单元、所述下拉单元、及所述下拉维持单元，所述下拉单元电连接至所述栅极讯号输出端口。
3.如权利要求2所述的栅极驱动电路，其特征在于，更包括一自举电容，电连接于所述上拉控制单元、所述上拉单元、所述信号下传单元及所述下拉维持单元。
4.如权利要求3所述的栅极驱动电路，其特征在于，所述第一晶体管的一源极电连接至一第二栅极讯号输出端口，所述第二晶体管的一源极电连接至一第三栅极讯号输出端口。
5.如权利要求3所述的栅极驱动电路，其特征在于，所述下拉维持单元包括一第三晶体管、一第四晶体管、一第五晶体管、一第六晶体管、一第七晶体管及一第八晶体管，其中，所述第三晶体管的一源极与所述第四晶体管的一源极及一栅极电连接至一高准位电压源，所述第三晶体管的一栅极电连接至所述第四晶体管的一漏极及所述第六晶体管的一源极，所述第三晶体管的一漏极电连接至所述第七晶体管的一栅极、所述第八晶体管的一栅极及所述第五晶体管的一源极，所述第七晶体管的一源极电连接至所述第一晶体管的所述漏极，所述第八晶体管的一源极电连接至所述栅极讯号输出端口，所述第五晶体管的一栅极及所述第六晶体管的一栅极电连接至所述第一晶体管的所述漏极，所述第五晶体管的一漏极、所述第六晶体管的一漏极、所述第七晶体管的一漏极及所述第八晶体管的一漏极均电连接至一低准位电压源。
6.如权利要求3所述的栅极驱动电路，其特征在于，所述上拉单元包括一第九晶体管，所述第九晶体管的一栅极电连接至所述第一晶体管的所述漏极，所述第九晶体管的一源极电连接至一第一时钟信号源，所述第九晶体管的一漏极电连接至所述栅极讯号输出端口。
7.如权利要求6所述的栅极驱动电路，其特征在于，所述信号下传单元包括一第十晶体管，所述第十晶体管的一源极电连接至所述第一时钟信号源，所述第十晶体管的一栅极电连接至所述第一晶体管的所述漏极，所述第十晶体管的一漏极电连接至一时钟讯号输出端口。
8.如权利要求3所述的栅极驱动电路，其特征在于，所述下拉单元包括一第十一晶体管及一第十二晶体管，所述第十一晶体管的一源极电连接至所述栅极讯号输出端口，所述第十二晶体管的一源极电连接至所述第一晶体管的所述漏极，所述第十一晶体管的一栅极及所述第十二晶体管的一栅极电连接至一第四栅极讯号输出端口，所述第十一晶体管的一漏极及所述第十二晶体管的一漏极电连接至一低准位电压源。
9.一种阵列基板，其特征在于，包括：一基板、一画素阵列、一栅极驱动电路、及一时钟信号产生器，其中，所述画素阵列、所述栅极驱动电路、及所述时钟信号产生器设置于所述基板上，所述时钟信号产生器用以提供时钟信号给所述栅极驱动电路，所述栅极驱动电路用以驱动所述画素阵列，其中，所述栅极驱动电路包括：复数个移位寄存器，其中，每一个所述移位寄存器包括：一上拉控制单元、一上拉单元、一信号下传单元、一下拉单元、及一下拉维持单元，其中所述上拉单元电连接至一第一栅极讯号输出端口，所述上拉控制单元包括一第一晶体管及一第二晶体管，所述第一晶体管的一漏极与所述第二晶体管的一漏极电连接到所述上拉单元，所述第一晶体管的一栅极电连接至一第一信号源，所述第二晶体管的一栅极电连接至一第二信号源，其中，所述第二信号源的一时钟信号比所述第一信号源的一时钟信号延迟。
10.如权利要求9所述的阵列基板，其特征在于，所述上拉控制单元电连接至所述上拉单元、所述信号下传单元、所述下拉单元、及所述下拉维持单元，所述下拉单元电连接至所述栅极讯号输出端口。
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