CN109360533A - 液晶面板及其栅极驱动电路 - Google Patents

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CN109360533A CN201811430501.8A CN201811430501A CN109360533A CN 109360533 A CN109360533 A CN 109360533A CN 201811430501 A CN201811430501 A CN 201811430501A CN 109360533 A CN109360533 A CN 109360533A
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Abstract

本申请提出了一液晶面板及其栅极驱动电路。所述液晶面板包括：基板、画素阵列、栅极驱动电路、及时钟信号产生器。所述栅极驱动电路包括：复数个移位寄存器。每一个所述移位寄存器包括：一正反档模块、一低电位线及一同步模块。所述正反档模块具有一上至下讯号输入端口与一下至上讯号输入端口。所述正反档模块依所述上至下讯号输入端口及所述下至上讯号输入端口的讯号来控制所述复数个移位寄存器的扫描顺序。所述同步模块用以导通所述低电位线与所述上至下讯号输入端口及所述下至上讯号输入端口之中电位较低者。

Description

液晶面板及其栅极驱动电路
【技术领域】
本申请涉及驱动电路领域，特别涉及一种液晶面板的栅极驱动电路。
【背景技术】
目前，液晶显示装置作为电子设备的显示部件已经广泛的应用于各种电子产品中，而阵列基板行扫描驱动(Gate Driver On Array,GOA)电路是液晶显示装置中的一个重要组成部分。GOA是利用现有液晶显示器的薄膜晶体管制程将栅极行扫描驱动信号电路制作在阵列基板上，实现对画素阵列栅极逐行扫描的驱动方式。图1、2为一种现有的阵列基板行扫描驱动电路，图3为图2电路的时序示意图。
在现有的GOA电路中，可以分为N沟道金属氧化物半导体(N-MOS)电路、P沟道金属氧化物半导体(P-MOS)电路以及互补型金属氧化半导体(CMOS)电路。由于NMOS电路相比于CMOS电路由于省去P掺杂这一工序及光罩，对于提高良率以及降低成本都大有裨益。
与CMOS GOA驱动电路相比，NMOS或PMOS的单型GOA驱动电路稳定性容易受到显示区域的干扰，尤其在重载画面(Pixel点反转等画面)，容易导致GOA驱动电路失效，尤其是中大尺寸横屏。
专利编号CN105261343B公开了一种GOA驱动电路，设置有多级GOA驱动模块，每级GOA驱动模块包括：第一驱动单元，用于在行扫描期间输出行扫描信号；第二驱动单元，其输出端与所述第一驱动单元的输出端耦接，用于在行扫描期间维持输出端的输出信号，以及在触控扫描期间输出与触控扫描信号对应的扫描信号；唤醒驱动单元，用于在黑屏唤醒时使各级驱动模块同时输出有效的行信号。该GOA驱动电路能够有效地消除电路中存在的不稳定因素，降低电路功能失效的风险。但并无法解决单型GOA稳定性容易受到显示区域的干扰，尤其在重载画面(Pixel点反转等画面)，容易导致GOA失效的问题。
因此，目前亟需一种显示面板以解决上述问题。
【发明内容】
本申请提供一种液晶面板及其栅极驱动电路，以解决现有单型GOA电路稳定性不佳的技术问题。
为解决上述问题，本申请提供的技术方案如下：
本申请的一实施例提供一种液晶面板的栅极驱动电路，包括：复数个移位寄存器。每一个所述移位寄存器包括：一正反档模块、一低电位线及一同步模块。所述正反档模块具有一上至下讯号输入端口与一下至上讯号输入端口。所述正反档模块依所述上至下讯号输入端口及所述下至上讯号输入端口的讯号来控制所述复数个移位寄存器的扫描顺序。所述同步模块用以导通所述低电位线与所述上至下讯号输入端口及所述下至上讯号输入端口之中电位较低者。
本申请的一实施例的液晶面板的栅极驱动电路，其中每一个所述移位寄存器还包括：一栅极讯号端口、一上拉模块、一上拉开关、一下拉模块、及一下拉开关。其中，所述上拉模块,用以接收上一级的所述移位寄存器的一栅极讯号并产生一上拉讯号。所述上拉开关,连接至所述上拉模块及所述栅极讯号端口用以接收所述上拉讯号及一时钟信号,并用以依所述上拉讯号将所述时钟信号送至所述栅极讯号端口。所述下拉模块,用以接收下一级的所述移位寄存器的一栅极讯号并产生一下拉讯号。所述下拉开关,连接至所述下拉模块、所述栅极讯号端口及所述低电位线用以接收所述下拉讯号,并用以依所述下拉讯号将所述栅极讯号端口与所述低电位线导通。所述正反档模块连接至所述上拉模块与所述下拉模块并用以依所述上至下讯号输入端口及所述下至上讯号输入端口的讯号来控制所述上拉模块与所述下拉模块。
本申请的一实施例的液晶面板的栅极驱动电路，其中所述同步模块具有一第一薄膜晶体管及一第二薄膜晶体管,其中所述第一薄膜晶体管的一栅极连接至所述上至下讯号输入端口，一源极连接至所述低电位线，一漏极连接至所述下至上讯号输入端口，所述第二薄膜晶体管的一栅极连接至所述下至上讯号输入端口，一源极连接至所述上至下讯号输入端口，一漏极连接至所述低电位线。
本申请的一实施例的液晶面板的栅极驱动电路，更包括一全关模块连接至所述栅极讯号端口及所述低电位线。
本申请的一实施例的液晶面板的栅极驱动电路，更包括一全开模块连接至所述栅极讯号端口、所述下拉开关及所述低电位线。
本申请的一实施例的液晶面板的栅极驱动电路是一种阵列基板行扫描驱动(GateDriver On Array,GOA)电路。
本申请的一实施例的液晶面板的栅极驱动电路，其中，所述第一薄膜晶体管及所述第二薄膜晶体管均为N沟道金属氧化物半导体。
本发明还提出了一种液晶面板包括：一基板、一画素阵列、一栅极驱动电路、及一时钟信号产生器，其中，所述画素阵列、所述栅极驱动电路、及所述时钟信号产生器均设置于所述基板上，所述栅极驱动电路用以驱动所述画素阵列，所述时钟信号产生器用以提供一时钟信号给所述栅极驱动电路，所述栅极驱动电路包括：复数个移位寄存器。其中每一个所述移位寄存器包括：一正反档模块、一低电位线及一同步模块。其中，所述正反档模块具有一上至下讯号输入端口与一下至上讯号输入端口,所述正反档模块依所述上至下讯号输入端口及所述下至上讯号输入端口的讯号来控制所述复数个移位寄存器的扫描顺序。所述同步模块用以导通所述低电位线与所述上至下讯号输入端口及所述下至上讯号输入端口之中电位较低者。
本申请的一实施例的液晶面板，其中每一个所述移位寄存器还包括：一栅极讯号端口、一上拉模块、一上拉开关、一下拉模块、及一下拉开关。其中，所述上拉模块,用以接收上一级的所述移位寄存器的一栅极讯号并产生一上拉讯号。所述上拉开关,连接至所述上拉模块、所述栅极讯号端口及所述时钟信号产生器用以接收所述上拉讯号及所述时钟信号,并用以依所述上拉讯号将所述时钟信号送至所述栅极讯号端口。所述下拉模块,用以接收下一级的所述移位寄存器的一栅极讯号并产生一下拉讯号。所述下拉开关,连接至所述下拉模块、所述栅极讯号端口及所述低电位线用以接收所述下拉讯号,并用以依所述下拉讯号将所述栅极讯号端口与所述低电位线导通。所述正反档模块连接至所述上拉模块与所述下拉模块并用以依所述上至下讯号输入端口及所述下至上讯号输入端口的讯号来控制所述上拉模块与所述下拉模块。
本申请的一实施例的液晶面板，其中所述同步模块具有一第一薄膜晶体管及一第二薄膜晶体管,其中所述第一薄膜晶体管的一栅极连接至所述上至下讯号输入端口，一源极连接至所述低电位线，一漏极连接至所述下至上讯号输入端口，所述第二薄膜晶体管的一栅极连接至所述下至上讯号输入端口，一源极连接至所述上至下讯号输入端口，一漏极连接至所述低电位线。
本申请的一实施例的液晶面板，更包括一全关模块连接至所述栅极讯号端口及所述低电位线。
本申请的一实施例的液晶面板，更包括一全开模块连接至所述栅极讯号端口、所述下拉开关及所述低电位线。
本申请的一实施例的液晶面板，其中，所述液晶面板的栅极驱动电路是一种阵列基板行扫描驱动(Gate Driver On Array,GOA)电路。
本申请的一实施例的液晶面板，其中，所述液晶面板的所述栅极驱动电路的所述第一薄膜晶体管及所述第二薄膜晶体管均为N沟道金属氧化物半导体。
有益效果：本申请设计一种单型GOA驱动电路，实现画素阵列薄膜晶体管的栅极逐行打开功能。本申请通过同步模块，提高重载画面下单型GOA驱动电路功能的稳定性。本申请通过实现下至上讯号输入端口与低电位线扰动同步或上至下讯号输入端口与低电位线扰动同步的目的，避免栅极驱动电路稳定性受到显示区域的干扰，降低栅极驱动电路重载失效的风险。
【附图说明】
为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术的一种栅极行扫描驱动电路的电路图；
图2为现有技术的一种4时钟信号的栅极行扫描驱动电路的电路图；
图3为图2电路的时序示意图；
图4为本申请栅极驱动电路的结构方块图；
图5为本申请栅极驱动电路的一种移位寄存器的实施例的电路图；及
图6为本申请液晶面板的一种实施例的示意图。
【具体实施方式】
以下各实施例的说明是参考附加的图式，用以例示本发明可用以实施的特定实施例。本发明所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。
请参阅图4，图4为本申请栅极驱动电路的结构方块图。
在本申请的一种实施例中，提供一种液晶面板的栅极驱动电路100，包括：复数个移位寄存器10、11、…1n。以移位寄存器11为例，每一个所述移位寄存器包括：一正反档模块1、一低电位线VGL及一同步模块2。所述正反档模块1具有一上至下讯号输入端口U2D与一下至上讯号输入端口D2U。所述正反档模块1依所述上至下讯号输入端口U2D及所述下至上讯号输入端口D2U的讯号来控制所述复数个移位寄存器10、11、…1n的扫描顺序。所述同步模块2用以导通所述低电位线VGL与所述上至下讯号输入端口U2D及所述下至上讯号输入端口D2U之中电位较低者。
本申请的一种实施例的液晶面板的栅极驱动电路，以移位寄存器11为例，其中每一个所述移位寄存器还包括：一栅极讯号端口G1、一上拉模块3、一上拉开关SU、一下拉模块4、及一下拉开关SD。其中，所述上拉模块3,用以接收上一级的所述移位寄存器10的一栅极讯号G0S并产生一上拉讯号。所述上拉开关SU,连接至所述上拉模块3及所述栅极讯号端口G1用以接收所述上拉讯号及一时钟信号CK1,并用以依所述上拉讯号将所述时钟信号CK1送至所述栅极讯号端口G1。所述下拉模块4,用以接收下一级的所述移位寄存器12的一栅极讯号G2S并产生一下拉讯号。所述下拉开关SD,连接至所述下拉模块4、所述栅极讯号端口G1及所述低电位线VGL用以接收所述下拉讯号,并用以依所述下拉讯号将所述栅极讯号端口G1与所述低电位线VGL导通。所述正反档模块1连接至所述上拉模块3与所述下拉模块4,并用以依所述上至下讯号输入端口U2D及所述下至上讯号输入端口D2U的讯号来控制所述上拉模块3与所述下拉模块4。
图4、图5所绘示的栅极驱动电路的基本组件仅为本发明的实施例，本发明不限于此。所述移位寄存器的电路还可以使用隔行扫描驱动方式(Interlace)或双边数组基板行驱动电路(Bilateral array substrate line driving circuit)等其他方式。图5所绘示的4时钟脉冲栅极驱动电路也可以适应性调整电路架构为6时钟脉冲驱动电路或8时钟脉冲驱动电路，本发明不限于此。
请参阅图5，图5为本申请栅极驱动电路的一种移位寄存器的实施例的电路图。本申请的一种实施例的液晶面板的栅极驱动电路，以移位寄存器11为例，其中所述同步模块2具有一第一薄膜晶体管NT3-1及一第二薄膜晶体管NT4-1,其中所述第一薄膜晶体管NT3-1的栅极连接至所述上至下讯号输入端口U2D，源极连接至所述低电位线VGL，漏极连接至所述下至上讯号输入端口D2U。所述第二薄膜晶体管NT4-1的栅极连接至所述下至上讯号输入端口D2U，源极连接至所述上至下讯号输入端口U2D，漏极连接至所述低电位线VGL。
本申请的一种实施例的液晶面板的栅极驱动电路的移位寄存器，以移位寄存器11为例，更包括一全关模块AGF连接至所述栅极讯号端口G1及所述低电位线VGL。
本申请的一种实施例的液晶面板的栅极驱动电路的移位寄存器，以移位寄存器11为例，更包括一全开模块AGO连接至所述栅极讯号端口G1、所述下拉开关SD(NT10)及所述低电位线VGL。
本申请的一种实施例的液晶面板的栅极驱动电路是一种阵列基板行扫描驱动(Gate Driver On Array,GOA)电路。
本申请的一种实施例的液晶面板的栅极驱动电路，其中，所述第一薄膜晶体管及所述第二薄膜晶体管均为N沟道金属氧化物半导体。
根据本申请的另一个方面，还提供了一种液晶面板。
请参阅图6及图4。图6为本申请液晶面板的一种实施例的示意图。本申请的一种液晶面板200的实施例包括：一基板210、一画素阵列220、一栅极驱动电路100、及一时钟信号产生器230，其中，所述画素阵列220、所述栅极驱动电路100、及所述时钟信号产生器230均设置于所述基板100上。所述栅极驱动电路100用以驱动所述画素阵列220。所述时钟信号产生器230用以提供时钟信号给所述栅极驱动电路100。所述栅极驱动电路100包括：复数个移位寄存器10、11、…1n。以移位寄存器11为例，其中每一个所述移位寄存器包括：一正反档模块1、一低电位线VGL及一同步模块2。其中，所述正反档模块1具有一上至下讯号输入端口U2D与一下至上讯号输入端口D2U,所述正反档模块1依所述上至下讯号输入端口U2D及所述下至上讯号输入端口D2U的讯号来控制所述复数个移位寄存器10、11、…1n的扫描顺序。所述同步模块2用以导通所述低电位线VGL与所述上至下讯号输入端口U2D及所述下至上讯号输入端口D2U之中电位较低者。
请参阅图5,所述上拉开关SU包括一薄膜晶体管NT9，所述下拉开关SD包括薄膜晶体管NT5、NT10。薄膜晶体管NT5用以关闭所述薄膜晶体管NT9。薄膜晶体管NT10用以将所述栅极讯号端口G1的电压准位拉至与低电位线VGL的电压准位相同。
所述正反档模块1的一实施例包括三个薄膜晶体管NT3、NT4、及NT8，其中，薄膜晶体管NT3的栅极连接上至下讯号输入端口U2D，源极连接至时钟信号CK3，薄膜晶体管NT4的栅极连接下至上讯号输入端口D2U，源极连接至时钟信号CK0。薄膜晶体管NT3、NT4的漏极均连接至薄膜晶体管NT8的栅极。薄膜晶体管NT8的源极连接至高电位线VGH，漏极连接至下拉开关SD的薄膜晶体管NT5、NT10以控制薄膜晶体管NT5及NT10。
上拉模块3包括一薄膜晶体管NT1，下拉模块4包括薄膜晶体管NT2及NT6。
全关模块AGF包括薄膜晶体管NT14，薄膜晶体管NT14的源极连接至所述栅极讯号端口G1，薄膜晶体管NT14的漏极连接至所述低电位线VGL。
全开模块AGO包括薄膜晶体管NT11及薄膜晶体管NT12，薄膜晶体管NT11的漏极连接至所述栅极讯号端口G1，薄膜晶体管NT12的源极连接至所述下拉开关SD，薄膜晶体管NT12的漏极连接至所述低电位线VGL。
在正档扫描模式时，上至下讯号输入端口U2D的电位为高(High)，下至上讯号输入端口D2U的电位为低(Low)，因此，同步模块2中的第一薄膜晶体管NT3-1为开启的状态，下至上讯号输入端口D2U与低电位线VGL透过第一薄膜晶体管NT3-1导通，实现下至上讯号输入端口D2U与低电位线VGL扰动同步。降低阵列基板行扫描驱动(GOA)电路重载失效的风险。
在反档扫描模式时，上至下讯号输入端口U2D的电位为低(Low)，下至上讯号输入端口D2U的电位为高(High)，因此，同步模块2中的第二薄膜晶体管NT4-1为开启的状态，上至下讯号输入端口U2D与低电位线VGL透过第二薄膜晶体管NT4-1导通，实现上至下讯号输入端口U2D与低电位线VGL扰动同步。降低阵列基板行扫描驱动(GOA)电路重载失效的风险。
在重载画面下，显示区的画素阵列通过薄膜晶体管NT10与低电位线VGL相连，低电位线VGL受显示区讯号的耦和(Couple)的影响最大。低电位线VGL相对于下至上讯号输入端口D2U，有更大的波动，所以虽然低电位线VGL与下至上讯号输入端口D2U电压理论上相同，但是实际上存在低电位线VGL受显示区讯号的耦和影响使得低电位线VGL瞬间电压高于下至上讯号输入端口D2U，那么对于下拉模块4中的薄膜晶体管NT2，其栅极与下一级移位寄存器的栅极讯号端口G2相连，而下一级移位寄存器在这一级的移位寄存器开启时，应该保持关闭，因此，其栅极讯号端口G2是通过其薄膜晶体管NT10与低电位线VGL相连。当低电位线VGL瞬间电压有扰动时，本级的薄膜晶体管NT2便有被瞬间打开的风险。若薄膜晶体管NT2打开，则Q点电位有被释放的风险，而不能保持其高(high)电位。本级移位寄存器开启时，Q点应保持其高(high)电位而使上拉开关SU的薄膜晶体管NT9开启，从而实现正常的级传功能。若Q点电位被释放，则会导致薄膜晶体管NT9关闭，引起GOA功能失效。
有益效果：本申请设计的一种单型GOA驱动电路，实现画素阵列薄膜晶体管的栅极逐行打开功能。本申请通过同步模块，提高重载画面下单型GOA驱动电路功能的稳定性。本申请通过实现下至上讯号输入端口与低电位线扰动同步或上至下讯号输入端口与低电位线扰动同步的目的，避免栅极驱动电路稳定性容易受到显示区域的干扰，降低栅极驱动电路重载失效的风险。
综上所述，虽然本申请已以优选实施例揭露如上，但上述优选实施例并非用以限制本申请，本领域的普通技术人员，在不脱离本申请的精神和范围内，均可作各种更动与润饰，因此本申请的保护范围以权利要求界定的范围为准。

Claims (10)

1.一种液晶面板的栅极驱动电路，包括：
复数个移位寄存器，其中每一个所述移位寄存器包括：
一正反档模块、一低电位线及一同步模块，其中，
所述正反档模块具有一上至下讯号输入端口与一下至上讯号输入端口,所述正反档模块依所述上至下讯号输入端口及所述下至上讯号输入端口的讯号来控制所述复数个移位寄存器的扫描顺序；其特征在于：
所述同步模块用以导通所述低电位线与所述上至下讯号输入端口及所述下至上讯号输入端口之中电位较低者。
2.根据权利要求1所述的栅极驱动电路，其特征在于：每一个所述移位寄存器还包括：一栅极讯号端口、一上拉模块、一上拉开关、一下拉模块、及一下拉开关，其中，
所述上拉模块,用以接收上一级的所述移位寄存器的一栅极讯号并产生一上拉讯号；
所述上拉开关,连接至所述上拉模块及所述栅极讯号端口用以接收所述上拉讯号及一时钟信号,并用以依所述上拉讯号将所述时钟信号送至所述栅极讯号端口；
所述下拉模块,用以接收下一级的所述移位寄存器的一栅极讯号并产生一下拉讯号；
所述下拉开关,连接至所述下拉模块、所述栅极讯号端口及所述低电位线用以接收所述下拉讯号,并用以依所述下拉讯号将所述栅极讯号端口与所述低电位线导通；
所述正反档模块连接至所述上拉模块与所述下拉模块并用以依所述上至下讯号输入端口及所述下至上讯号输入端口的讯号来控制所述上拉模块与所述下拉模块。
3.根据权利要求1所述的栅极驱动电路，其特征在于：所述同步模块具有一第一薄膜晶体管及一第二薄膜晶体管,其中所述第一薄膜晶体管的一栅极连接至所述上至下讯号输入端口，一源极连接至所述低电位线，一漏极连接至所述下至上讯号输入端口，所述第二薄膜晶体管的一栅极连接至所述下至上讯号输入端口，一源极连接至所述上至下讯号输入端口，一漏极连接至所述低电位线。
4.根据权利要求3所述的栅极驱动电路，其特征在于：更包括一全关模块连接至所述栅极讯号端口及所述低电位线。
5.根据权利要求3所述的栅极驱动电路，其特征在于：更包括一全开模块连接至所述栅极讯号端口、所述下拉开关及所述低电位线。
6.一种液晶面板包括：一基板、一画素阵列、一栅极驱动电路、及一时钟信号产生器，其中，所述画素阵列、所述栅极驱动电路、及所述时钟信号产生器均设置于所述基板上，所述栅极驱动电路用以驱动所述画素阵列，所述时钟信号产生器用以提供一时钟信号给所述栅极驱动电路，所述栅极驱动电路包括：
复数个移位寄存器，其中每一个所述移位寄存器包括：一正反档模块、一低电位线及一同步模块，其中，
所述正反档模块具有一上至下讯号输入端口与一下至上讯号输入端口,所述正反档模块依所述上至下讯号输入端口及所述下至上讯号输入端口的讯号来控制所述复数个移位寄存器的扫描顺序；其特征在于：
所述同步模块用以导通所述低电位线与所述上至下讯号输入端口及所述下至上讯号输入端口之中电位较低者。
7.根据权利要求6所述的液晶面板，其特征在于：每一个所述移位寄存器还包括：一栅极讯号端口、一上拉模块、一上拉开关、一下拉模块、及一下拉开关，其中，
所述上拉模块,用以接收上一级的所述移位寄存器的一栅极讯号并产生一上拉讯号；
所述上拉开关,连接至所述上拉模块、所述栅极讯号端口及所述时钟信号产生器用以接收所述上拉讯号及所述时钟信号,并用以依所述上拉讯号将所述时钟信号送至所述栅极讯号端口；
所述下拉模块,用以接收下一级的所述移位寄存器的一栅极讯号并产生一下拉讯号；
所述下拉开关,连接至所述下拉模块、所述栅极讯号端口及所述低电位线用以接收所述下拉讯号,并用以依所述下拉讯号将所述栅极讯号端口与所述低电位线导通；
所述正反档模块连接至所述上拉模块与所述下拉模块并用以依所述上至下讯号输入端口及所述下至上讯号输入端口的讯号来控制所述上拉模块与所述下拉模块。
8.根据权利要求6所述的液晶面板，其特征在于：所述同步模块具有一第一薄膜晶体管及一第二薄膜晶体管,其中所述第一薄膜晶体管的一栅极连接至所述上至下讯号输入端口，一源极连接至所述低电位线，一漏极连接至所述下至上讯号输入端口，所述第二薄膜晶体管的一栅极连接至所述下至上讯号输入端口，一源极连接至所述上至下讯号输入端口，一漏极连接至所述低电位线。
9.根据权利要求8所述的液晶面板，其特征在于：更包括一全关模块连接至所述栅极讯号端口及所述低电位线。
10.根据权利要求8所述的液晶面板，其特征在于：更包括一全开模块连接至所述栅极讯号端口、所述下拉开关及所述低电位线。
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