CN203217931U - 一种移位寄存器、栅极驱动电路以及显示装置 - Google Patents
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Abstract
本实用新型公开了一种移位寄存器、栅极驱动电路以及显示装置，所述移位寄存器包括上拉模块和输出模块；其中，所述上拉模块，包括校正信号输入端和控制信号输入端，用于在所述控制信号和/或校正信号为高电平时，导通所述输出模块；所述输出模块，用于在导通时将本级第一时钟信号作为栅极驱动信号输出。本实用新型在移位寄存器的上拉模块不能正常接收输入信号时，能够基于所述校正信号导通移位寄存器的输出模块，保证移位寄存器能够正常工作，解决了现有栅极驱动电路中某一行移位寄存器故障时导致该移位寄存器以下的所有移位寄存器都无法正常工作的问题，提高了移位寄存器的可修复性、以及栅极驱动电路的安全性和可靠性。
Description
技术领域
本实用新型涉及栅极驱动技术，尤其涉及一种移位寄存器、栅极驱动电路以及显示装置。
背景技术
液晶显示器是目前常用的显示装置，其中薄膜场效应晶体管液晶显示器(TFT-LCD，Thin Film Transistor Liquid Crystal Display)是目前液晶显示器中的主流产品。随着TFT-LCD产品的竞争日益激烈，各厂家纷纷通过采用新技术来降低产品的成本，提高产品的市场竞争力。其中，阵列基板行驱动技术(GOA，Gate on Array)是指将TFT-LCD的栅极驱动器(Gate Driver)集成在阵列基板上，形成对面板的扫描驱动。相比传统覆晶薄膜(COF，Chip On Flex/Film)和直接绑定在玻璃上(COG，Chip On Glass)的工艺，其不仅可以节省成本，而且面板可以做到两边对称美观设计，省去了栅集成电路(Gate IC)的绑定(Bonding)区域以及扇出(Fan-out)布线空间，实现了窄边框的设计；同时由于可以省去Gate方向Bonding的工艺，对产能和良品率提升也比较有利。
但由于GOA的固有特性，栅极驱动电路中的各级移位寄存器是逐行或隔行驱动的，也就是说第n-1(n为大于1的整数)行移位寄存器或第n-2行移位寄存器输出的栅极驱动信号驱动第n行移位寄存器，第n行移位寄存器输出栅极驱动信号驱动第n+1行的移位寄存器或第n+2行的移位寄存器，逐行向下。这样，在某一行的移位寄存器出现故障，不能正常输出栅极驱动信号时，将会导致该移位寄存器以下的所有移位寄存器均无法正常工作，也就无法正常输出栅极驱动信号，而且由于GOA电路比较复杂，特别是在小尺寸窄边框产品中，GOA的可修复性很差，往往只能以不合格处理。
实用新型内容
有鉴于此，本实用新型的主要目的在于提供一种移位寄存器、栅极驱动电路以及显示装置，以解决现有栅极驱动电路中某一行移位寄存器故障时导致该移位寄存器以下的所有移位寄存器都无法正常工作的问题。
为达到上述目的，本实用新型的技术方案是这样实现的：
一种移位寄存器，所述移位寄存器包括上拉模块和输出模块，所述上拉模块，包括校正信号输入端和控制信号输入端，用于在所述控制信号和/或校正信号为高电平时，导通所述输出模块；
所述输出模块，用于在导通时将本级第一时钟信号作为栅极驱动信号输出。
所述上拉模块包括开关器件一、开关器件七和开关器件二；其中，
开关器件一的栅极和源极连接，并以开关器件一的栅极和源极的连接点作为控制信号输入端，开关器件一的漏极连接输出模块的一端，用于控制所述输出模块导通；
开关器件七的栅极接收第三时钟信号，源极接收第二控制信号，漏极连接上拉模块的控制端，所述第三时钟信号和所述第二控制信号作为上拉模块的校正信号；
开关器件二的栅极作为复位信号输入端，源极连接上拉模块的控制端，漏极连接低电平端。
所述上拉模块还包括：升压器件；其中
开关器件一的漏极连接升压器件的一端，开关器件一与升压器件连接的连接点为上拉模块的控制端，用于控制所述输出模块导通；
升压器件的另一端连接所述输出模块的信号输出端。
所述输出模块包括：开关器件三、开关器件四；其中，
开关器件三的栅极连接所述上拉模块的控制端，源极作为本级第一时钟信号的输入端；
开关器件四的栅极连接所述上拉模块的复位信号输入端，漏极连接低电平端；
所述开关器件三的漏极与所述开关器件四的源极的连接点作为信号输出端。
所述移位寄存器还包括下拉模块，用于对所述上拉模块和/或输出模块输入低电平信号。
所述下拉模块包括：
开关器件五、开关器件六、开关器件八、开关器件九，以及开关器件十和/或开关器件十一；其中，
开关器件九的栅极作为第二时钟信号输入端，源极与栅极连接，漏极与开关器件五的栅极连接；开关器件五的源极连接开关器件六的源极；开关器件六的漏极连接低电平端；开关器件八的漏极连接低电平端；开关器件十的漏极连接低电平端；开关器件十一的源极连接信号输出端，漏极连接低电平端。
一种栅极驱动电路，包括上述的移位寄存器，
所述的移位寄存器相互级联；
除第一级移位寄存器和第二级移位寄存器外，每级移位寄存器包括上拉模块；其中，
本级的上一级移位寄存器的输出信号和第一时钟信号为上拉模块的校正信号，以本级的上上级移位寄存器的输出信号为上拉模块的控制信号，在所述控制信号和/或校正信号为高电平时，导通输出模块；
输出模块，用于在导通时将本级第一时钟信号作为栅极驱动信号输出；
第一级移位寄存器包括：上拉模块，用以在帧起始信号高电平时，导通所述输出模块；
输出模块，用于在导通时将本级第一时钟信号输出；
第二级移位寄存器包括：上拉模块，用于第一级移位寄存器输出信号为高电平时，导通所述输出模块；
输出模块，用于在导通时将本级第一时钟信号输出；
第一级移位寄存器输出信号作为第二级移位寄存器上拉模块的控制信号。
还包括：第一后置冗余移位寄存器，第二后置冗余移位寄存器；其中，
第一后置冗余移位寄存器包括：上拉模块，用以在本级的上一级的输出信号为高电平时，导通自身的输出模块；该输出模块用于在导通时将本级第一时钟信号输出；
第二后置冗余移位寄存器包括：上拉模块，用于第二后置冗余移位寄存器输出信号为高电平时，导通自身的输出模块；该输出模块用于在导通时将本级第一时钟信号输出；
第一后置冗余移位寄存器输出信号作为第二后置冗余移位寄存器上拉模块的控制信号。
除第一级移位寄存器和最后一级移位寄存器外，其余每级移位寄存器的信号输出端均与其相邻的上一级移位寄存器的复位信号输入端连接；
第一级移位寄存器的信号输出端与第二级移位寄存器的信号输入端连接，最后一级移位寄存器的信号输出端和与其相邻的上一级移位寄存器的复位信号输入端以及自身的复位信号输入端连接；
第一级移位寄存器的信号输入端输入帧起始信号。
第奇数级移位寄存器的第一时钟信号输入端输入第一时钟信号，第二时钟信号输入端输入第二时钟信号；
第偶数级移位寄存器的第一时钟信号输入端输入第二时钟信号，第二时钟信号输入端输入第一时钟信号；
每级移位寄存器的低电压信号输入端输入低电平信号；
每级移位寄存器的高电压信号输入端输入高电平信号。
一种显示装置，所述显示装置包括上述的栅极驱动电路。
所述的栅极驱动电路包括用于驱动奇数行的像素的第一栅极驱动电路，以及用于驱动偶数行的像素的第二栅极驱动电路。
本实用新型提供的移位寄存器、栅极驱动电路以及显示装置，使得移位寄存器的上拉模块能够以上一级移位寄存器的输出信号和第一时钟信号为校正信号，并在校正信号为高电平时导通移位寄存器的输出模块，使得该输出模块在导通时将本级第一时钟信号作为栅极驱动信号输出。这样，在移位寄存器的上拉模块不能正常接收输入(INPUT)信号时，能够基于所述校正信号导通移位寄存器的输出模块，保证移位寄存器能够正常工作，解决了现有栅极驱动电路中某一行移位寄存器故障时导致该移位寄存器以下的所有移位寄存器都无法正常工作的问题，提高了移位寄存器的可修复性、以及栅极驱动电路的安全性和可靠性。
附图说明
图1为本实用新型实施例中液晶显示器栅极驱动电路的组成结构示意图；
图2为图1所示栅极驱动电路输入输出信号的时序图；
图3为本实用新型实施例栅极驱动电路中每级移位寄存器的组成结构示意图；
图4为本实用新型实施例中移位寄存器的具体电路结构示意图；
附图标记说明：
M1：TFT开关器件一；M2：TFT开关器件二；M3：TFT开关器件三；M4：TFT开关器件四；M5：TFT开关器件五；M6：TFT开关器件六；M7：TFT开关器件七；M8：TFT开关器件八；M9：TFT开关器件九；M10：TFT开关器件十；M11：TFT开关器件十一；C1：升压器件；31：上拉模块；32：下拉模块；33：输出模块。
具体实施方式
本实用新型中的显示装置可以为液晶显示器等，下面以液晶显示器为例进行描述。
液晶显示器的阵列基板上可以包含m(m为不小于1的整数)条数据驱动线和n(n为不小于1的整数)条栅极驱动线，在数据驱动线和栅极驱动线交错的区域上设置有像素，也就是说，液晶显示器的阵列基板上设置有n行m列像素，液晶显示器的栅极驱动电路通过栅极数据线逐行向像素输出栅极驱动信号，从而逐行驱动像素打开，使得各行像素能够接收数据驱动电路通过数据驱动线输出的数据信号，进而基于数据信号进行图像显示。
液晶显示器的栅极驱动电路包括多级移位寄存器，每级移位寄存器通过一条栅极驱动线驱动一行像素，在移位寄存器输出高电平信号时，通过相应的栅极驱动线驱动相应行上的像素打开，使得该行像素能够接收数据信号；在移位寄存器输出低电平信号时，相应行上的像素关闭，停止接收数据信号。如此，在一帧画面里，栅极驱动电路中的多级移位寄存器，依次输出高电平信号，逐行驱动像素。
本实用新型中的栅极驱动电路可以从第一级GOA(即在第一级GOA之前没有设置冗余GOA)电路开始由各移位寄存器依次输出高电平信号，从第一行像素开始逐行驱动像素。
如图1所示，本实用新型实施例中的栅极驱动电路可以为双边栅极驱动电路，即该栅极驱动电路可以采用两列设置，一个用于驱动奇数行的像素的第一栅极驱动电路，一个用于驱动偶数行的像素的第二栅极驱动电路。具体地，该栅极驱动电路可以包括800级移位寄存器(GOA_1～GOA_800)，分别用于驱动800行像素，此外，还包括八级冗余(Dummy)移位寄存器(GOA_LU1、GOA_LU2、GOA_LD1、GOA_LD2；GOA_RU1、GOA_RU2、GOA_RD1、GOA_RD2)，所述800级移位寄存器采用两列的方式排布，位于左边的一列包含用于驱动奇数行像素的移位寄存器(GOA_1、GOA_3、......、GOA_797、GOA_799)、以及Dummy移位寄存器(GOA_LU1、GOA_LU2、GOA_LD1、GOA_LD2)，位于右边的一列包含用于驱动偶数行像素的移位寄存器(GOA_2、GOA_4、......、GOA_798、GOA_800)、以及Dummy移位寄存器(GOA_RU1、GOA_RU2、GOA_RD1、GOA_RD2)；其中，各Dummy移位寄存器对液晶显示器的正常显示没有影响。
其中，位于同一列的各移位寄存器相互级联，每级移位寄存器具有校正信号输入端、INPUT信号端、复位(RESET)信号输入端、第一时钟(CLK)信号输入端、第二时钟(CLKB)信号输入端、输出(OUTPUT)信号端和低电平(VSS)端。对于第n级移位寄存器(GOA_n)来说，其INPUT端连接第n-2级移位寄存器(GOA_n-2)的信号输出端，从INPUT端输入的INPUT信号为GOA_n-2的输出信号OUTPUT_n-2，RESET输入端连接第n+2级移位寄存器(GOA_n+2)的信号输出端，从RESET输入端输入的RESET信号为GOA_n+2的输出信号OUTPUT_n+2，校正信号输入端连接第n-1级移位寄存器(GOA_n-1)的信号输出端和GOA_n-1的第一时钟信号输入端，从校正信号输入端输入的校正信号为GOA_n-1的输出信号OUTPUT_n-2和GOA_n-1的第一时钟信号CLK_n-1，低电平端(VSS)接收低电平信号(VSS)，第一时钟信号输入端(CLK)接收第n行第一时钟信号(CLK_n)，第二时钟信号输入端接收第n行第二时钟信号(CLKB_n)。对于第一级移位寄存器，其INPUT输入端可以接收输入启动信号(STV)。
再有，当第一级移位寄存器为冗余移位寄存器时，其输出信号不作为栅极信号，只作为下一级移位寄存器的控制信号；当第一级移位寄存器作为正常的移位寄存器时，其输出信号可以作为栅极信号输出。
实际应用中，各移位寄存器输入输出信号的时序如图2所示，其中，第一时钟信号CLK与第二时钟信号CLKB的相位相反，周期相同；具体的，对于图1所示的栅极驱动线路，针对左边一列移位寄存器输入的启动信号为STVL，第一时钟信号为CLKL，第二时钟信号为CLKBL；针对右边一列移位寄存器输入的启动信号为STVR，第一时钟信号为CLKR，第二时钟信号为CLKBR。其中，STVL与STVR之间相位相同且相差半个周期，CLKL与CLKR之间相位相同且相差半个周期，CLKBL与CLKBR之间相位相同且相差半个周期。
在GOA_n-2的输出信号OUTPUT_n-2为高电平和/或GOA_n-1的CLK_n-1和OUTPUT_n-1为高电平时，GOA_n输出本级的栅极驱动信号OUPUT_n。
具体的，如图3所示，每级移位寄存器包含上拉(PU，Pull Up)模块31、下拉(PD，Pull Down)模块32和输出模块33。
其中，上拉模块31以GOA_n-2的输出信号OUTPUT_n-2为控制信号输入端输入控制信号(INPUT)，以GOA_n-1的输出信号OUTPUT_n-1和CLK_n-1为校正信号。在INPUT和/或校正信号为高电平时，上拉模块31可以导通输出模块33；输出模块33在导通时将第一时钟信号(CLK_n)作为栅极驱动信号(OUTPUT_n)输出。下拉模块32可以在CLKB_n为高电平时导通，并在导通时拉低输出模块33，使得输出模块33停止输出OUTPUT_n。
此外，上拉模块31还可以在RESET为高电平时拉低输出模块33的电压，使得输出模块33停止输出OUTPUT_n。输出模块33还可以在RESET为高电平时拉低自身电压，停止输出OUTPUT_n。
每级移位寄存器的具体电路结构如图4所示，其中，上拉模块31可以包括开关器件一M1、开关器件二M2、开关器件七M7和升压器件C1，下拉模块32可以包括开关器件九M9、开关器件五M5、开关器件八M8、开关器件六M6、开关器件十M10、和开关器件十一M11，输出模块33可以包括开关器件三M3、开关器件M4和信号输出端。
具体的，上拉模块31中M1的栅极和源极连接，并以栅极和源极实现连接的连接点作为INPUT端，M1的漏极连接升压器件C1的一端，M1与C1的连接点为PU点，C1的另一端连接输出模块33的信号输出端。所述PU点作为上拉模块31控制输出模块33的控制端，在INPUT为高电平时，M1导通，拉高PU点的电压，C1进一步拉高PU点电压；M2的栅极作为RESET输入端，源极连接PU点，漏极连接VSS端，在RESET为高电平时，M2导通，拉低PU点电压；M7栅极接收第三时钟信号，源极接收第二控制信号，漏极连接上拉模块的控制端；
可以理解的，M7栅极接收第三时钟信号以及源极接收第二控制信号可以分别为单独设置的信号线，只需保证输出模块正常工作即可。M7栅极接收的第三时钟信号以及源极接收第二控制信号尽量同步为高电平，保证信号的传输，因此。M7栅极接收第二控制信号以及源极接收第三时钟信号。此外，第三时钟信号可以比本级的第一时钟信号相差半个周期或一个周期，可以更具实际需要设定。
优选的，第三时钟信号为接收的上一级移位寄存器的第一时钟信号，源极接收第二控制信号为上一级移位寄存器的输出信号；即M7的栅极连接GOA_n-1的CLK_n-1输入端，源极连接GOA_n-1的输出信号(OUTPUT_n-1)端，漏极连接PU点，在CLK_n-1为高电平时，M7导通，拉高PU点电压。
输出模块33中M3的栅极连接PU点，源极作为CLK_n输入端，漏极连接信号输出端，在PU点为高电平时，M3导通，将CLK_n输出到信号输出端，所述信号输出端的一端连接M3的漏极、M4的源极、以及所述上拉模块的升压器件C1，另一端用于将CLK_n作为栅极驱动信号输出；M4的栅极连接RESET输入端，源极连接信号输出端，漏极连接VSS端。在RESET为高电平时，M4导通，拉低信号输出端，使得信号输出端停止输出。
下拉模块32中，M9的栅极作为CLKB_n输入端，源极与栅极连接，漏极与M5的栅极连接，M9漏极与M5栅极的连接点为PD_CN点，用于控制PD点的电压，M5的漏极连接M9的栅极，源极连接M6的源极，M5源极与M6源极的连接点为PD点，M6的栅极连接PU点，漏极连接VSS端，M8的栅极连接PU点，漏极连接VSS端，源极连接PD_CN点，M10的栅极连接PD点，源极连接PU点，漏极连接VSS端，M11的栅极连接PD点，源极连接信号输出端，漏极连接VSS端。其中，在CLKB_1为高电平时，M9导通，M5截止，为PD_CN充电，拉高PD_CN点电压，M5导通，为PD点充电，拉高PD点电压，PD点电压升高。在PD点为高电平时，M10导通，拉低PU点电压，使得上拉模块31控制M3断开，进而停止将CLK_n输出到信号输出端，信号输出端停止输出，并抑制PU点的噪声；PD点为高电平时，M11也导通，进一步拉低信号输出端的电压，使得信号输出端停止输出，并抑制信号输出端的噪声；PU点为高电平时，M8和M6导通，M8导通时为PD_CN点放电，抑制PD_CN点噪声；M6在导通时为PD放电，用于抑制PD点噪声。其中，PD点为低电平时，对PU点和OUTPUT_n进行放电，保证移位寄存器在非工作时间不会产生噪声。
上述移位寄存器正向扫描时的工作过程如下：GOA_n-2正常输出高电平的输出信号OUTPUT_n-2时，M1导通，PU点电压被拉高，C1进一步将PU点拉高，由PU点的高电压为M3的栅极进行充电，半个周期后，GOA_n-1正常输出高电平的输出信号OUTPUT_n-1，CLK_n-1由低电平变为高电平，M7导通，进一步拉高PU点电压，由PU点的高电压为M3的栅极进行充电，M3导通，之后，CLK_n由低电平转换为高电平，CLK_n通过M3的源极、漏极输入到信号输出端，为信号输出端进行充电，此时，信号输出端输出高电平的OUTPUT_n，GOA_n正常输出栅极驱动信号；
如果不能正常接收高电平的输出信号OUTPUT_n-2(如M1损坏等)，则M1不能正常工作，半个周期之后，GOA_n-1正常输出高电平的输出信号OUTPUT_n-1，CLK_n-1由低电平变为高电平，M7导通，拉高PU点电压，C1进一步将PU点拉高，PU点的高电压为M3的栅极进行充电，M3导通，半个周期之后，CLK_n由低电平转换为高电平，CLK_n通过M3的源极、漏极输入到信号输出端，为信号输出端进行充电，此时，信号输出端输出高电平的OUTPUT_n，GOA_n正常输出栅极驱动信号；
一个周期后，GOA_n+2在GOA_n的OUTPUT_n的控制下，输出高电平的OUTPUT_n+2，此时，GOA_2的RESET为高电平，M2和M4导通，M2为PU点放电，M4为信号输出端放电，将输出信号OUTPUT_n迅速拉低，使得当前GOA_n的信号输出端停止输出栅极驱动信号；此时，CLKB由低电平变为高电平，M9导通，PD_CN点充电，M5导通，为PD点充电，M10和M11进而导通，分别拉低PU点和信号输出端，将输出信号OUTPUT_n迅速拉低，使得当前GOA_n的信号输出端停止输出栅极驱动信号。
上述M1～M11可以为金属-氧化物-半导体场效应晶体(Metal-Oxide-Semiconductor，MOS)管。本实用新型实施例的开关器件可以根据其栅极信号将源极(或漏极)接收的信号传输给漏极(或源极)”，由于本实用新型实施例的开关器件的源漏极在制作工艺上相同，因此源漏极可以在名称上互换。上述C1可以为电容器件。实际应用中，下拉模块32中的各个器件均为可选器件。上拉模块31中的C1也为可选器件。
需要说明的是，上述的移位寄存器也可以应用在单边的栅极驱动电路中，即可以应用在只有一列移位寄存器的栅极驱动电路中。此时，所述栅极驱动电路采用隔行驱动的方式，即第n-2行移位寄存器驱动第n行移位寄存器，第n行移位寄存器驱动第n+2行移位寄存器，依此类推；所述栅极驱动电路中各移位寄存器以上一行移位寄存器的输出信号和第一时钟信号为校正信号，即第n行移位寄存器以第n-1行移位寄存器的输出信号和第一时钟信号为校正信号，第n+1行移位寄存器以第n行移位寄存器的输出信号和第一时钟信号为校正信号，依此类推。
利用上述栅极驱动电路实现栅极驱动时，在上一级移位寄存器的输出信号和第一时钟信号为高电平和/或上上级移位寄存器的输出信号为高电平时，可以将本级第一时钟信号作为栅极驱动信号输出。比如：在上一级移位寄存器的输出信号和第一时钟信号为高电平和/或上上级移位寄存器的输出信号为高电平时，上拉模块导通输出模块；输出模块在导通时将第一时钟信号作为栅极驱动信号输出。
具体地，在上上级移位寄存器的输出信号为高电平时，上拉模块中的开关器件一导通，为上拉模块控制端充电，拉高上拉模块控制端的电压；和/或，在上一级移位寄存器的输出信号和第一时钟信号为高电平时，上拉模块中的开关器件七导通，为上拉模块控制端充电，拉高上拉模块控制端的电压；
上拉模块中的升压器件进一步拉高上拉模块控制端的电压；
上拉模块控制端变为高电平，导通所述输出模块中的开关器件三；
输出模块中的开关器件三导通，本级第一时钟信号经过开关器件三的源极、漏极到达信号输出端，信号输出端将所述本级第一时钟信号作为栅极驱动信号输出。
另外，在下下级移位寄存器的输出信号为高电平时，可以停止输出栅极驱动信号。
综上所述可见，本实用新型在移位寄存器的上拉模块不能正常接收输入信号(上上级移位寄存器的输出信号)时，能够基于所述校正信号导通移位寄存器的输出模块，保证移位寄存器能够正常工作，解决了现有栅极驱动电路中某一行移位寄存器故障时导致该移位寄存器以下的所有移位寄存器都无法正常工作的问题，提高了移位寄存器的可修复性、以及栅极驱动电路的安全性和可靠性。
以上所述，仅为本实用新型的较佳实施例而已，并非用于限定本实用新型的保护范围。
Claims (12)
1.一种移位寄存器，所述移位寄存器包括上拉模块和输出模块，其特征在于，
所述上拉模块，包括校正信号输入端和控制信号输入端，用于在所述控制信号和/或校正信号为高电平时，导通所述输出模块；
所述输出模块，用于在导通时将本级第一时钟信号作为栅极驱动信号输出。
2.根据权利要求1所述的移位寄存器，其特征在于，所述上拉模块包括开关器件一、开关器件七和开关器件二；其中，
开关器件一的栅极和源极连接，并以开关器件一的栅极和源极的连接点作为控制信号输入端，开关器件一的漏极连接输出模块的一端，用于控制所述输出模块导通；
开关器件七的栅极接收第三时钟信号，源极接收第二控制信号，漏极连接上拉模块的控制端，所述第三时钟信号和所述第二控制信号作为上拉模块的校正信号；
开关器件二的栅极作为复位信号输入端，源极连接上拉模块的控制端，漏极连接低电平端。
3.根据权利要求2所述的移位寄存器，其特征在于，所述上拉模块还包括：升压器件；其中
开关器件一的漏极连接升压器件的一端，开关器件一与升压器件连接的连接点为上拉模块的控制端，用于控制所述输出模块导通；
升压器件的另一端连接所述输出模块的信号输出端。
4.根据权利要求3所述的移位寄存器，其特征在于，所述输出模块包括：开关器件三、开关器件四；其中，
开关器件三的栅极连接所述上拉模块的控制端，源极作为本级第一时钟信号的输入端；
开关器件四的栅极连接所述上拉模块的复位信号输入端，漏极连接低电平端；
所述开关器件三的漏极与所述开关器件四的源极的连接点作为信号输出端。
5.根据权利要求1至4任一项所述的移位寄存器，其特征在于，所述移位寄存器还包括下拉模块，用于对所述上拉模块和/或输出模块输入低电平信号。
6.根据权利要求5所述的移位寄存器，其特征在于，所述下拉模块包括：
开关器件五、开关器件六、开关器件八、开关器件九，以及开关器件十和/或开关器件十一；其中，
开关器件九的栅极作为第二时钟信号输入端，源极与栅极连接，漏极与开关器件五的栅极连接；开关器件五的源极连接开关器件六的源极；开关器件六的漏极连接低电平端；开关器件八的漏极连接低电平端；开关器件十的漏极连接低电平端；开关器件十一的源极连接信号输出端，漏极连接低电平端。
7.一种栅极驱动电路，包括多级如权利要求1至6任一项所述的移位寄存器，其特征在于，
所述的移位寄存器相互级联；
除第一级移位寄存器和第二级移位寄存器外，每级移位寄存器包括上拉模块；其中，
本级的上一级移位寄存器的输出信号和第一时钟信号为上拉模块的校正信号，以本级的上上级移位寄存器的输出信号为上拉模块的控制信号，在所述控制信号和/或校正信号为高电平时，导通输出模块；
输出模块，用于在导通时将本级第一时钟信号作为栅极驱动信号输出；
第一级移位寄存器包括：上拉模块，用以在帧起始信号高电平时，导通所述输出模块；
输出模块，用于在导通时将本级第一时钟信号输出；
第二级移位寄存器包括：上拉模块，用于第一级移位寄存器输出信号为高电平时，导通所述输出模块；
输出模块，用于在导通时将本级第一时钟信号输出；
第一级移位寄存器输出信号作为第二级移位寄存器上拉模块的控制信号。
8.根据权利要求7所述的栅极驱动电路，其特征在于，还包括：第一后置冗余移位寄存器，第二后置冗余移位寄存器；其中，
第一后置冗余移位寄存器包括：上拉模块，用以在本级的上一级的输出信号为高电平时，导通自身的输出模块；该输出模块用于在导通时将本级第一时钟信号输出；
第二后置冗余移位寄存器包括：上拉模块，用于第二后置冗余移位寄存器输出信号为高电平时，导通自身的输出模块；该输出模块用于在导通时将本级第一时钟信号输出；
第一后置冗余移位寄存器输出信号作为第二后置冗余移位寄存器上拉模块的控制信号。
9.根据权利要求7所述的栅极驱动电路，其特征在于，
除第一级移位寄存器和最后一级移位寄存器外，其余每级移位寄存器的信号输出端均与其相邻的上一级移位寄存器的复位信号输入端连接；
第一级移位寄存器的信号输出端与第二级移位寄存器的信号输入端连接，最后一级移位寄存器的信号输出端和与其相邻的上一级移位寄存器的复位信号输入端以及自身的复位信号输入端连接；
第一级移位寄存器的信号输入端输入帧起始信号。
10.根据权利要求7至9任一项所述的栅极驱动电路，其特征在于，
第奇数级移位寄存器的第一时钟信号输入端输入第一时钟信号，第二时钟信号输入端输入第二时钟信号；
第偶数级移位寄存器的第一时钟信号输入端输入第二时钟信号，第二时钟信号输入端输入第一时钟信号；
每级移位寄存器的低电压信号输入端输入低电平信号；
每级移位寄存器的高电压信号输入端输入高电平信号。
11.一种显示装置，其特征在于，所述显示装置包括如权利要求7至10任一项所述的栅极驱动电路。
12.根据权利要求11所述的显示装置，其特征在于，所述的栅极驱动电路包括用于驱动奇数行的像素的第一栅极驱动电路，以及用于驱动偶数行的像素的第二栅极驱动电路。
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