CN107980160A - Goa电路、阵列基板及显示装置 - Google Patents

Goa电路、阵列基板及显示装置 Download PDF

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Abstract

一种GOA电路(10)、阵列基板(100)及显示装置(1000)，GOA电路(10)用于为像素矩阵(20)提供扫描脉冲信号。GOA电路(10)包括级联的多个GOA单元(12)。GOA单元(12)包括第一使能输入端(ENA)、第二使能输入端(ENB)、第一输出端(OUTA)、第二输出端(OUTB)和第一节点(PU)。第N‑2级的GOA单元(12)的第一输出端(OUTA)与第N级的GOA单元(12)的第一使能输入端(ENA)连接，第N‑2级的GOA单元(12)的第二输出端(OUTB)与第N‑1级的GOA单元(12)的第二使能输入端(ENB)连接；其中，N为大于2的自然数。第二输出端(OUTB)用于输出扫描脉冲信号给像素矩阵(20)。GOA单元(12)还包括上拉维持单元(121)。上拉维持单元(121)连接第二使能输入端(ENB)和第一节点(PU)。上拉维持单元(121)用于对第一节点(PU)充电使得第一节点(PU)的电压维持在第一设定电压(VGH)。

Description

GOA电路、阵列基板及显示装置
技术领域
本发明涉及显示技术领域，特别涉及一种GOA电路、阵列基板及显示装置。
背景技术
近年来，GOA(Gate driver on array，阵列基板栅极驱动)电路广泛应用于LCD和AMOLED等电子显示器中。它是显示面板的关键部分，用于向像素矩阵提供扫描脉冲信号。GOA电路通常被设计成级联形式。传统的级联形式对于晶体管漏电、连线短路或者开路等由于工艺过程中的随机性造成的单级电路故障很敏感。在具有这种级联形式的GOA电路中，如果有一级输出错误，则该错误会沿着GOA链路一直传播下去，导致剩下的所有级电路都输出失败。
发明内容
本发明旨在至少解决现有技术中存在的技术问题之一。为此，本发明需要提供一种GOA电路、阵列基板及显示装置。
本发明实施方式的GOA电路，用于为像素矩阵提供扫描脉冲信号，所述GOA电路包括级联的多个GOA单元，所述GOA单元包括第一使能输入端、第二使能输入端、第一输出端、第二输出端和第一节点；
第N-2级的所述GOA单元的所述第一输出端与第N级的所述GOA单元的所述第一使能输入端连接，第N-2级的所述GOA单元的所述第二输出端与第N-1级的所述GOA单元的所述第二使能输入端连接；其中，N为大于2的自然数；所述第二输出端用于输出扫描脉冲信号给所述像素矩阵；
所述GOA单元还包括上拉维持单元，所述上拉维持单元连接所述第二使能输入端和所述第一节点，所述上拉维持单元用于对所述第一节点充电使得所述第一节点的电压维持在第一设定电压。
上述GOA电路中，第N-2级的GOA单元和第N-1级的GOA单元都会对第N级的第一节点进行充电，当相邻的两级的GOA单元中有一级输出故障，第N级的第一节点仍然能够得到充电，从而使得GOA电路恢复正常工作，提高了电路的可靠性。
在某些实施方式中，所述像素矩阵包括多行像素，每级的所述GOA单元的所述第二输出端用于输出扫描脉冲信号给所述像素矩阵的对应的一行像素，所述一行像素连接下级的所述GOA单元的第二使能输入端。
在某些实施方式中，相邻的两级的所述GOA单元位于所述像素矩阵的两侧。
在某些实施方式中，所述上拉维持单元包括第四晶体管；所述第四晶体管的栅极和源极连接所述第二使能输入端，所述第四晶体管的漏极连接所述第一节点。
在某些实施方式中，所述GOA单元包括下拉单元、上拉控制单元、自举电容、上拉单元、第二节点和第三节点、第一时钟信号端、第二时钟信号端、复位端、低电平端；
所述下拉单元连接所述第一节点、所述复位端和所述低电平端，所述下拉单元用于对所述第一节点进行放电使得所述第一节点的电压钳制在小于所述第一设定电压的第二设定电压；所述上拉控制单元连接所述第一使能输入端和所述第一节点，所述上拉控制单元用于对所述第一节点充电使得所述第一节点的电压上升至所述第一设定电压；所述自举电容的一端连接所述第一节点，所述自举电容的另一端连接所述第一输出端；所述上拉单元连接所述第一时钟信号端、所述第二时钟信号端、所述第一节点、所述低电平端、所述第一输出端和所述第二输出端，所述上拉单元用于对所述第二节点和所述第三节点放电以关闭所述下拉单元。
在某些实施方式中，所述下拉单元包括第二晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十四晶体管；所述第二晶体管的栅极连接所述复位端，所述第二晶体管的源极连接所述第一节点，所述第二晶体管的漏极连接所述低电平端；所述第十晶体管的栅极连接所述第三节点，所述第十晶体管的源极连接所述第一节点，所述第十晶体管的漏极连接所述低电平端；所述第十一晶体管的栅极连接所述第三节点，所述第十一晶体管的源极连接所述第二输出端，所述第十一晶体管的漏极连接所述低电平端；所述第十二晶体管的栅极连接所述复位端，所述第十二晶体管的源极连接所述第二输出端，所述第十二晶体管的漏极连接所述低电平端；所述第十四晶体管的栅极连接所述第三节点，所述第十四晶体管的源极连接所述第一输出端，所述第十四晶体管的漏极连接所述低电平端。
在某些实施方式中，所述上拉控制单元包括第一晶体管；所述第一晶体管的栅极和源极连接所述第一使能输入端，所述第一晶体管的漏极连接所述第一节点。
在某些实施方式中，所述上拉单元包括第三晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十三晶体管；所述第三晶体管的栅极连接所述第一节点，所述第三晶体管的源极连接所述第二时钟信号端，所述第三晶体管的漏极连接所述第一输出端；所述第五晶体管的栅极连接所述第二节点，所述第五晶体管的源极连接所述第二时钟信号端，所述第五晶体管的漏极连接所述第三节点；所述第六晶体管的栅极连接所述第一节点，所述第六晶体管的源极连接所述第三节点，所述第六晶体管的漏极连接所述低电平端；所述第七晶体管的栅极连接所述第一时钟信号端，所述第七晶体管的源极连接所述第三节点，所述第七晶体管的漏极连接所述低电平端；所述第八晶体管的栅极连接所述第一时钟信号端，所述第八晶体管的源极连接所述第二节点，所述第八晶体管的漏极连接所述低电平端；所述第九晶体管的栅极和源极连接所述第二时钟信号端，所述第九晶体管的漏极连接所述第二节点；所述第十三晶体管的栅极连接所述第一节点，所述第十三晶体管的源极连接所述第二时钟信号端，所述第十三晶体管的漏极连接所述第二输出端。
在某些实施方式中，第一级的所述GOA单元的第一使能输入端用于接收第一启动信号，第二级的所述GOA单元的第一使能输入端用于接收第二启动信号，所述第一启动信号用于启动第一级的所述GOA单元，所述第二启动信号用于启动第二级的所述GOA单元。
在某些实施方式中，所述第一时钟信号端与所述第二时钟信号端的相位差为半个周期。
在某些实施方式中，第N-2级的所述GOA单元的所述第一时钟信号端和第N级的所述GOA单元的所述第二时钟信号端用于接收第一时钟信号，第N-2级的所述GOA单元的所述第二时钟信号端和第N级的所述GOA单元的所述第一时钟信号端用于接收第三时钟信号，第N-1级的所述GOA单元的所述第一时钟信号端和第N+1级的所述GOA单元的所述第二时钟信号端用于接收第二时钟信号，第N-1级的所述GOA单元的所述第二时钟信号端和第N+1级的所述GOA单元的所述第一时钟信号端用于接收第四时钟信号。
在某些实施方式中，所述第一时钟信号、所述第二时钟信号、所述第三时钟信号、所述第四时钟信号的占空比均小于或等于25％。
本发明实施方式的一种阵列基板，包括像素矩阵和上述任一实施方式的所述GOA电路。
上述阵列基板中，第N级的GOA单元和第N+1级的GOA单元都会对第N级+2级的第一节点进行充电，当相邻的两级的GOA单元中有一级输出故障，第N+2级的第一节点仍然能够得到充电，从而使得GOA电路恢复正常工作，提高了电路的可靠性。
本发明实施方式的一种显示装置，包括上述阵列基板。
上述显示装置中，第N-2级的GOA单元和第N-1级的GOA单元都会对第N级的第一节点进行充电，当相邻的两级的GOA单元中有一级输出故障，第N级的第一节点仍然能够得到充电，从而使得GOA电路恢复正常工作，提高了电路的可靠性。
本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明的上述和/或附加的方面和优点可以从结合下面附图对实施方式的描述中将变得明显和容易理解，其中：
图1是本发明实施方式的阵列基板的结构示意图。
图2是本发明实施方式的GOA单元的功能模块示意图。
图3是本发明实施方式的GOA单元的电路原理图。
图4是本发明实施方式的显示装置的功能模块示意图。
图5是本发明实施方式的GOA电路的级联原理图。
图6是本发明实施方式的GOA电路的时序图。
图7是本发明实施方式的GOA单元第一阶段的工作波形图。
图8是本发明实施方式的GOA单元第一阶段的工作原理图。
图9是本发明实施方式的GOA单元第二阶段的工作波形图。
图10是本发明实施方式的GOA单元第二阶段的工作原理图。
图11是本发明实施方式的GOA单元第三阶段的工作波形图。
图12是本发明实施方式的GOA单元第三阶段的工作原理图。
图13是本发明实施方式的GOA单元第四阶段的工作波形图。
图14是本发明实施方式的GOA单元第四阶段的工作原理图。
图15是本发明实施方式的GOA单元第五阶段的工作波形图。
图16是本发明实施方式的GOA单元第五阶段的工作原理图。
图17是本发明实施方式的GOA单元第六阶段的工作波形图。
图18是本发明实施方式的GOA单元第六阶段的工作原理图。
图19是本发明实施方式的GOA单元第七阶段的工作波形图。
图20是本发明实施方式的GOA单元第七阶段的工作原理图。
图21是本发明实施方式的GOA单元第八阶段的工作波形图。
图22是本发明实施方式的GOA单元第八阶段的工作原理图。
图23是传统的GOA单元的原理图。
图24是传统的GOA单元的和本发明实施方式的GOA电路在单级输出故障时的工作波形比较图。
图25是本发明实施方式的GOA电路在相邻的两级GOA单元出现短路时的电路示意图。
图26是本发明实施方式的GOA电路在相邻的两级GOA单元出现短路时的工作波形图。
主要元件及符号说明：
GOA电路10、GOA单元12、上拉维持单元121、下拉单元122、上拉控制单元123、上拉单元124、自举电容C、第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14、第一使能输入端ENA、第二使能输入端ENB、第一时钟信号端CLK、第二时钟信号端CLKB、第一输出端OUTA、第二输出端OUTB、复位端CLKRST、第一时钟信号CK1、第二时钟信号CK2、第三时钟信号CK3、第四时钟信号CK4、第一启动信号STV1、第二启动信号STV2、低电平端VGL、第一节点PU、第二节点PD1、第三节点PD；
像素矩阵20；
阵列基板100；
显示装置1000。
具体实施方式
下面详细描述本发明的实施方式，实施方式的示例在附图中示出，其中，相同或类似的标号自始至终表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施方式是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。
在本发明的实施方式的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明的实施方式和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的实施方式的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本发明的实施方式的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明的实施方式的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“连接”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接连接，也可以通过中间媒介间接连接，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明的实施方式中的具体含义。
在本发明的实施方式中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
下文的公开提供了许多不同的实施方式或例子用来实现本发明的实施方式的不同结构。为了简化本发明的实施方式的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明的实施方式可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明的实施方式提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
本发明所有实施方式中采用的晶体管均可以为场效应管，更具体地可以为薄膜晶体管(Thin-film transistor，TFT)。由于这里采用的场效应管的源极、漏极是对称的，通常可以互换使用。为了便于区分场效应管除栅极之外的两极，可以按照附图中的形态规定场效应管的上侧端为源极、中间端为栅极、下侧端为漏极。
请参阅图1及图3，本发明实施方式的GOA电路10用于为像素矩阵20提供扫描脉冲信号。GOA电路10包括级联的多个GOA单元12。GOA单元12包括第一使能输入端ENA、第二使能输入端ENB、第一输出端OUTA、第二输出端OUTB和第一节点PU。第N-2级的GOA单元12的第一输出端OUTA与第N级的GOA单元12的第一使能输入端ENA连接，第N-2级的GOA单元12的第二输出端OUTB与第N-1级的GOA单元12的第二使能输入端ENB连接；其中，N为大于2的自然数。第二输出端OUTB用于输出扫描脉冲信号给像素矩阵20。GOA单元12还包括上拉维持单元121。上拉维持单元121连接第二使能输入端ENB和第一节点PU。上拉维持单元121用于对第一节点PU充电使得第一节点PU的电压维持在第一设定电压VGH。
上述GOA电路10中，第N-2级的GOA单元12和第N-1级的GOA单元12都会对第N级的第一节点PU进行充电，当相邻的两级的GOA单元12中有一级输出故障，第N级的第一节点PU仍然能够得到充电，从而使得GOA电路10恢复正常工作，提高了电路的可靠性。
当第一节点PU正常得到充电时，在GOA单元12的自举输出过程中，第一节点PU的电压将进一步上升达到(2VGH-VGL)，从而使得第二输出端OUTB输出第一设定电压VGH，进而能正常地为像素矩阵20提供扫描脉冲信号。其中，VGL为第二设定电压。第一设定电压VGH可为高电平电压，第二设定电压VGL可为低电平电压。
本发明实施方式的阵列基板100包括像素矩阵20和GOA电路10。
请参阅图4，本发明实施方式的阵列基板100可以用于本发明实施方式的显示装置1000。
在一些示例中，显示装置可以为LCD(Liquid Crystal Display，液晶显示器)或AMOLED(Active-matrix organic light emitting diode，有源矩阵有机发光二极体)等电子显示器。
在某些实施方式中，像素矩阵20包括多行像素(图未标)，每级的GOA单元12的第二输出端OUTB用于输出扫描脉冲信号给像素矩阵20的对应的一行像素(图未标)，一行像素(图未标)连接下级的GOA单元12的第二使能输入端ENB。
在某些实施方式中，相邻的两级的GOA单元12位于像素矩阵20的两侧。
如此，大大减小了相邻两级的GOA单元12同时输出故障的概率。
在某些实施方式中，上拉维持单元121包括第四晶体管M4；第四晶体管M4的栅极和源极连接第二使能输入端ENB，第四晶体管M4的漏极连接第一节点PU。
如此，即使第一节点PU在预充电后被放电，在之后的保持阶段里第四晶体管M4仍然会帮助将第一节点PU的电压重新拉起至第一设定电压VGH。
在某些实施方式中，GOA单元12包括下拉单元122、上拉控制单元123、自举电容C、上拉单元124、第二节点PD1和第三节点PD、第一时钟信号端CLK、第二时钟信号端CLKB、复位端CLKRST、低电平端VGL。下拉单元122连接第一节点PU、复位端CLKRST和低电平端VGL。下拉单元122用于对第一节点PU进行放电使得第一节点PU的电压钳制在小于第一设定电压VGH的第二设定电压VGL。上拉控制单元123连接第一使能输入端ENA和第一节点PU。上拉控制单元123用于对第一节点PU充电使得第一节点PU的电压上升至第一设定电压VGH。自举电容C的一端连接第一节点PU。自举电容C的另一端连接第一输出端OUTA。上拉单元124连接第一时钟信号端CLK、第二时钟信号端CLKB、第一节点PU、低电平端VGL、第一输出端OUTA和第二输出端OUTB。上拉单元124用于对第二节点PD1和第三节点PD放电以关闭下拉单元122。
可以理解，自举电容C用于使得第一节点PU的电压得到二次提升。
在某些实施方式中，下拉单元122包括第二晶体管M2、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十四晶体管M14。第二晶体管M2的栅极连接复位端CLKRST。第二晶体管M2的源极连接第一节点PU。第二晶体管M2的漏极连接低电平端VGL。第十晶体管M10的栅极连接第三节点PD。第十晶体管M10的源极连接第一节点PU。第十晶体管M10的漏极连接低电平端VGL。第十一晶体管M11的栅极连接第三节点PD。第十一晶体管M11的源极连接第二输出端OUTB。第十一晶体管M11的漏极连接低电平端VGL。第十二晶体管M12的栅极连接复位端CLKRST。第十二晶体管M12的源极连接第二输出端OUTB。第十二晶体管M12的漏极连接低电平端VGL。第十四晶体管M14的栅极连接第三节点PD。第十四晶体管M14的源极连接第一输出端OUTA。第十四晶体管M14的漏极连接低电平端VGL。
可以理解，下拉单元122可以对第一节点PU和第二输出端OUTB节点上的残余电荷进行放电，将这两个节点的钳制在第二设定电压VGL上。
在某些实施方式中，上拉控制单元123包括第一晶体管M1。第一晶体管M1的栅极和源极连接第一使能输入端ENA。第一晶体管M1的漏极连接第一节点PU。
在某些实施方式中，上拉单元124包括第三晶体管M3、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十三晶体管M13。第三晶体管M3的栅极连接第一节点PU。第三晶体管M3的源极连接第二时钟信号端CLKB。第三晶体管M3的漏极连接第一输出端OUTA。第五晶体管M5的栅极连接第二节点PD1。第五晶体管M5的源极连接第二时钟信号端CLKB。第五晶体管M5的漏极连接第三节点PD。第六晶体管M6的栅极连接第一节点PU。第六晶体管M6的源极连接第三节点PD。第六晶体管M6的漏极连接低电平端VGL。第七晶体管M7的栅极连接第一时钟信号端CLK。第七晶体管M7的源极连接第三节点PD。第七晶体管M7的漏极连接低电平端VGL。第八晶体管M8的栅极连接第一时钟信号端CLK。第八晶体管M8的源极连接第二节点PD1。第八晶体管M8的漏极连接低电平端VGL。第九晶体管M9的栅极和源极连接第二时钟信号端CLKB。第九晶体管M9的漏极连接第二节点PD1。第十三晶体管M13的栅极连接第一节点PU。第十三晶体管M13的源极连接第二时钟信号端CLKB。第十三晶体管M13的漏极连接第二输出端OUTB。
请参阅图5，在某些实施方式中，第一级的GOA单元12的第一使能输入端ENA用于接收第一启动信号STV1。第二级的GOA单元12的第一使能输入端ENA用于接收第二启动信号STV2。第一启动信号STV1用于启动第一级的GOA单元12。第二启动信号STV2用于启动第二级的GOA单元12。
在某些实施方式中，第一时钟信号端CLK与第二时钟信号端CLKB的相位差为半个周期。
在某些实施方式中，第N-2级的GOA单元12的第一时钟信号端CLK和第N级的GOA单元12的第二时钟信号端CLKB用于接收第一时钟信号CK1，第N-2级的GOA单元12的第二时钟信号端CLKB和第N级的GOA单元12的第一时钟信号端CLK用于接收第三时钟信号CK3，第N-1级的GOA单元12的第一时钟信号端CLK和第N+1级的GOA单元12的第二时钟信号端CLKB用于接收第二时钟信号CK2，第N-1级的GOA单元12的第二时钟信号端CLKB和第N+1级的GOA单元12的第一时钟信号端CLK用于接收第四时钟信号CK4。
在一个例子中，第N-2级GOA单元12的复位端CLKRST用于接收第四时钟信号CK4，第N-1级GOA单元12的复位端CLKRST用于接收第一时钟信号CK1，第N级GOA单元12的复位端CLKRST用于接收第二时钟信号CK2，第N+1级GOA单元12的复位端CLKRST用于接收第三时钟信号CK3。
在某些实施方式中，第一时钟信号CK1、第二时钟信号CK2、第三时钟信号CK3、第四时钟信号CK4的占空比均小于或等于25％。
具体地，以图6为例，第一时钟信号CK1、第二时钟信号CK2、第三时钟信号CK3、第四时钟信号CK4的占空比可以均为25％。第一时钟信号CK1、第二时钟信号CK2、第三时钟信号CK3、第四时钟信号CK4循环依次输出高电平信号。在某些实施方式中，第四时钟信号CK4用于触发第一级的GOA单元12的复位端CLKRST，因而第四时钟信号CK4可以最先输出高电平信号，以完成第一级GOA单元12的复位或初始化工作。第一启动信号STV1和第二启动信号STV2在第四时钟信号CK4后依次输出高电平信号，以启动第一级的GOA单元12和第二级的GOA单元。如此，可以得到如图6所示的第一级、第二级、第三级的GOA单元12的第二输出端OUTB预期的输出电压。
下面分阶段来说明本发明实施方式的GOA电路10的工作原理。
第一阶段：初始阶段
请参阅图7及8，所有的上拉晶体管都处于关断状态，复位端CLKRST、第二节点PD1和第三节点PD处于高电位。可以理解，上拉晶体管包括第一晶体管M1、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十三晶体管M13。
第二晶体管M2、第十晶体管M10、第十一晶体管M11。第十二晶体管M12、第十四晶体管M14打开，对第一节点PU和第二输出端OUTB节点上的残余电荷进行放电，将第一节点PU和第二输出端OUTB节点钳制在第二设定电压VGL上。
第二阶段：预充电阶段
请参阅图9及10，来自第N-2级的第一使能输入端ENA的信号上升，第一晶体管M1将第一节点PU预充电到第一设定电压VGH。第一时钟信号端CLK和第一节点PU的电压同时上升。第六晶体管M6、第七晶体管M7和第八晶体管M8导通，对第二节点PD1和第三节点PD放电。第三节点PD的电压下降，关断第十晶体管M10、第十一晶体管M11、第十四晶体管M14。复位端CLKRST的信号下降，关断第二晶体管M2和第十二晶体管M12。
第三阶段：保持阶段
请参阅图11及12，来自第N-2级的第一使能输入端ENA的信号下降，关断第一晶体管M1。来自第N-1级的第二使能输入端ENB的信号上升，打开第四晶体管M4。第四晶体管M4继续对第一节点PU充电，并将第一节点PU的电压保持在第一设定电压VGH。第一时钟信号端CLK的信号下降，关断第七晶体管M7和第八晶体管M8。
如此，即使第一节点PU在预充电阶段后被放电，在保持阶段里第四晶体管M4仍然会帮助将第一节点PU的电压重新拉起，可以有效降低由漏电流引起的风险。
第四阶段：自举输出阶段
请参阅图13及14，第二时钟信号端CLKB的脉冲到来，通过已经打开的第三晶体管M3、第十三晶体管M13对第一输出端OUTA节点、第二输出端OUTB节点充电。第一输出端OUTA节点的电压上升，通过自举电容C引起第三晶体管M3的栅电压继续上升。这使得第三晶体管M3能够流过更多的电流，引起第一输出端OUTA节点的电压进一步上升。这个过程一直进行到第一输出端OUTA节点的电压到达第一设定电压VGH为止。此时第一节点PU的电压将达到(2VGH-VGL)，保证第三晶体管M3的栅电压大于阈值电压。
由于第一节点PU的电压的迅速上升，第十三晶体管M13的沟道电阻迅速下降，通过第二输出端OUTB节点对本行像素输出扫描脉冲信号。
第五晶体管M5和第九晶体管M9会在此过程中对第三节点PD充电试图引起其电压上升。但是由于第九晶体管M9的延时，第五晶体管M5会滞后打开。而第一节点PU已进入第一设定电压VGH区域，故第六晶体管M6会先于第五晶体管M5打开。第三节点PD的电压会被更宽、更强的第六晶体管M6保持在第二设定电压VGL。因此第十晶体管M10、第十一晶体管M11和第十四晶体管M14保持关断，不会影响上述自举输出过程。
第五阶段：重置阶段
请参阅图15及16，复位端CLKRST脉冲打开第二晶体管M2和第十二晶体管M12。这两个晶体管会有效地对第一节点PU和第二输出端OUTB节点放电，使它们的电压降到第二设定电压VGL。
由于自举电容C两端的压差不能发生阶跃，第一节点PU的电压的下降会带动第一输出端OUTA节点电压同时下降。当第一节点PU的电压从(2VGH-VGL)下降到VGL时，第一输出端OUTA节点的电压有下降到低于第二设定电压VGL的倾向。但第一输出端OUTA节点的电压一旦低于(VGL-Vth)，将会打开第十四晶体管M14对第一输出端OUTA节点充电。故第一输出端OUTA节点的电压会下降至VGL和(VGL-Vth)之间，其中，Vth为阈值电压。
第六阶段：后续第一时钟信号端CLK的脉冲阶段
请参阅图17及18，第七晶体管M7、第八晶体管M8打开，第二节点PD1和第三节点PD被放电到第二设定电压VGL。第十晶体管M10、第十一晶体管M11和第十四晶体管M14随之被关断。
可以理解，第五阶段结束后，第六阶段、第七阶段、第八阶段会连续、交替进行，循环往复，即第五阶段、第六阶段、第七阶段、第八阶段、第六阶段、第七阶段、第八阶段、第六阶段、第七阶段、第八阶段、第六阶段、第七阶段、第八阶段……。因此除了第五阶段结束以后的第一个第六阶段，其余第六阶段都是在第八阶段结束后进行的。而在第七阶段里，第十晶体管M10、第十一晶体管M11和第十四晶体管M14会被打开，在第八阶段里，上述三个晶体管会维持打开。因此当第八阶段结束，第六阶段开始时，上述三个晶体管处于打开状态。
第七阶段：后续第二时钟信号端CLKB的脉冲阶段
请参阅图19及20，第五晶体管M5和第九晶体管M9将第二节点PD1和第三节点PD充电到第一设定电压VGH。第三节点PD打开第十晶体管M10、第十一晶体管M11和第十四晶体管M14。第一节点PU、第一输出端OUTA节点和第二输出端OUTB节点分别被第十晶体管M10、第十四晶体管M14和第十一晶体管M11钳制在第二设定电压VGL。
第八阶段：后续复位端CLKRST的脉冲阶段
请参阅图21及22，第二晶体管M2和第十二晶体管M12被打开。第三节点PD维持之前的第一设定电压VGH，第十晶体管M10、第十四晶体管M14和第十一晶体管M11继续打开。第一节点PU、第一输出端OUTA节点和第二输出端OUTB节点被钳制在第二设定电压VGL。
如此，电路在第六阶段、第七阶段、第八阶段，这三个阶段循环往复，第一节点PU、OUTA节点和OUTB节点的电压被钳制在第二设定电压VGL。
直到下一帧扫描信号到来，电路回到第一阶段。
可以理解，如图6所示的GOA电路10的时序图遵循本发明实施方式的GOA单元12的单级的工作原理。
请参阅图23及图24，当传统的GOA电路中GOA电路的某些GOA单元发生故障不能正常输出扫描脉冲时，故障会沿着GOA单元一直传递下去，导致剩下的所有GOA单元都输出失败。而在本发明实施方式的GOA电路10中，只要相邻两级的GOA单元12不同时故障，GOA电路10仍然能在后续的级电路中恢复工作，而且可以很容易地定位输出故障的级数，便于进行故障分析。
本发明实施方式的GOA电路10相较于传统的GOA电路，只需要增加一个晶体管(即第四晶体管M4)和很少的连线改动，因而可以保持较小的电路面积。
请参阅图25及图26，例如，当第四级的GOA单元12和第五级的GOA单元12之间发生短路，或者说第五级的GOA单元12的第一使能输入端ENA与第二使能输入端ENB发生短路连接时，会导致第四级的GOA单元12和第五级的GOA单元12输出的脉冲的高度都下降，但是后续的级电路的输出的波形可以得到恢复。
在本说明书的描述中，参考术语“一个实施方式”、“一些实施方式”、“示意性实施方式”、“示例”、“具体示例”或“一些示例”等的描述意指结合所述实施方式或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施方式或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
流程图中或在此以其他方式描述的任何过程或方法描述可以被理解为，表示包括一个或更多个用于实现特定逻辑功能或过程的步骤的可执行指令的代码的模块、片段或部分，并且本发明的优选实施方式的范围包括另外的实现，其中可以不按所示出或讨论的顺序，包括根据所涉及的功能按基本同时的方式或按相反的顺序，来执行功能，这应被本发明的实施例所属技术领域的技术人员所理解。
在流程图中表示或在此以其他方式描述的逻辑和/或步骤，例如，可以被认为是用于实现逻辑功能的可执行指令的定序列表，可以具体实现在任何计算机可读介质中，以供指令执行系统、装置或设备(如基于计算机的系统、包括处理模块的系统或其他可以从指令执行系统、装置或设备取指令并执行指令的系统)使用，或结合这些指令执行系统、装置或设备而使用。就本说明书而言，"计算机可读介质"可以是任何可以包含、存储、通信、传播或传输程序以供指令执行系统、装置或设备或结合这些指令执行系统、装置或设备而使用的装置。计算机可读介质的更具体的示例(非穷尽性列表)包括以下：具有一个或多个布线的电连接部(IPM过流保护电路)，便携式计算机盘盒(磁装置)，随机存取存储器(RAM)，只读存储器(ROM)，可擦除可编辑只读存储器(EPROM或闪速存储器)，光纤装置，以及便携式光盘只读存储器(CDROM)。另外，计算机可读介质甚至可以是可在其上打印所述程序的纸或其他合适的介质，因为可以例如通过对纸或其他介质进行光学扫描，接着进行编辑、解译或必要时以其他合适方式进行处理来以电子方式获得所述程序，然后将其存储在计算机存储器中。
应当理解，本发明的实施方式的各部分可以用硬件、软件、固件或它们的组合来实现。在上述实施方式中，多个步骤或方法可以用存储在存储器中且由合适的指令执行系统执行的软件或固件来实现。例如，如果用硬件来实现，和在另一实施方式中一样，可用本领域公知的下列技术中的任一项或他们的组合来实现：具有用于对数据信号实现逻辑功能的逻辑门电路的离散逻辑电路，具有合适的组合逻辑门电路的专用集成电路，可编程门阵列(PGA)，现场可编程门阵列(FPGA)等。
本技术领域的普通技术人员可以理解实现上述实施例方法携带的全部或部分步骤是可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，该程序在执行时，包括方法实施例的步骤之一或其组合。
此外，在本发明的各个实施例中的各功能单元可以集成在一个处理模块中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。所述集成的模块如果以软件功能模块的形式实现并作为独立的产品销售或使用时，也可以存储在一个计算机可读取存储介质中。
上述提到的存储介质可以是只读存储器，磁盘或光盘等。
尽管上面已经示出和描述了本发明的实施方式，可以理解的是，上述实施方式是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施实施进行变化、修改、替换和变型。

Claims (14)

1.一种GOA电路，用于为像素矩阵提供扫描脉冲信号，其特征在于，所述GOA电路包括级联的多个GOA单元，所述GOA单元包括第一使能输入端、第二使能输入端、第一输出端、第二输出端和第一节点；
第N-2级的所述GOA单元的所述第一输出端与第N级的所述GOA单元的所述第一使能输入端连接，第N-2级的所述GOA单元的所述第二输出端与第N-1级的所述GOA单元的所述第二使能输入端连接；其中，N为大于2的自然数；所述第二输出端用于输出扫描脉冲信号给所述像素矩阵；
所述GOA单元还包括上拉维持单元，所述上拉维持单元连接所述第二使能输入端和所述第一节点，所述上拉维持单元用于对所述第一节点充电使得所述第一节点的电压维持在第一设定电压。
2.如权利要求1所述的GOA电路，其特征在于，所述像素矩阵包括多行像素，每级的所述GOA单元的所述第二输出端用于输出扫描脉冲信号给所述像素矩阵的对应的一行像素，所述一行像素连接下级的所述GOA单元的第二使能输入端。
3.如权利要求1所述的GOA电路，其特征在于，相邻的两级的所述GOA单元位于所述像素矩阵的两侧。
4.如权利要求1所述的GOA电路，其特征在于，所述上拉维持单元包括第四晶体管；所述第四晶体管的栅极和源极连接所述第二使能输入端，所述第四晶体管的漏极连接所述第一节点。
5.如权利要求1所述的GOA电路，其特征在于，所述GOA单元包括下拉单元、上拉控制单元、自举电容、上拉单元、第二节点和第三节点、第一时钟信号端、第二时钟信号端、复位端、低电平端；
所述下拉单元连接所述第一节点、所述复位端和所述低电平端，所述下拉单元用于对所述第一节点进行放电使得所述第一节点的电压钳制在小于所述第一设定电压的第二设定电压；所述上拉控制单元连接所述第一使能输入端和所述第一节点，所述上拉控制单元用于对所述第一节点充电使得所述第一节点的电压上升至所述第一设定电压；所述自举电容的一端连接所述第一节点，所述自举电容的另一端连接所述第一输出端；所述上拉单元连接所述第一时钟信号端、所述第二时钟信号端、所述第一节点、所述低电平端、所述第一输出端和所述第二输出端，所述上拉单元用于对所述第二节点和所述第三节点放电以关闭所述下拉单元。
6.如权利要求5所述的GOA电路，其特征在于，所述下拉单元包括第二晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十四晶体管；所述第二晶体管的栅极连接所述复位端，所述第二晶体管的源极连接所述第一节点，所述第二晶体管的漏极连接所述低电平端；所述第十晶体管的栅极连接所述第三节点，所述第十晶体管的源极连接所述第一节点，所述第十晶体管的漏极连接所述低电平端；所述第十一晶体管的栅极连接所述第三节点，所述第十一晶体管的源极连接所述第二输出端，所述第十一晶体管的漏极连接所述低电平端；所述第十二晶体管的栅极连接所述复位端，所述第十二晶体管的源极连接所述第二输出端，所述第十二晶体管的漏极连接所述低电平端；所述第十四晶体管的栅极连接所述第三节点，所述第十四晶体管的源极连接所述第一输出端，所述第十四晶体管的漏极连接所述低电平端。
7.如权利要求5所述的GOA电路，其特征在于，所述上拉控制单元包括第一晶体管；所述第一晶体管的栅极和源极连接所述第一使能输入端，所述第一晶体管的漏极连接所述第一节点。
8.如权利要求5所述的GOA电路，其特征在于，所述上拉单元包括第三晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十三晶体管；所述第三晶体管的栅极连接所述第一节点，所述第三晶体管的源极连接所述第二时钟信号端，所述第三晶体管的漏极连接所述第一输出端；所述第五晶体管的栅极连接所述第二节点，所述第五晶体管的源极连接所述第二时钟信号端，所述第五晶体管的漏极连接所述第三节点；所述第六晶体管的栅极连接所述第一节点，所述第六晶体管的源极连接所述第三节点，所述第六晶体管的漏极连接所述低电平端；所述第七晶体管的栅极连接所述第一时钟信号端，所述第七晶体管的源极连接所述第三节点，所述第七晶体管的漏极连接所述低电平端；所述第八晶体管的栅极连接所述第一时钟信号端，所述第八晶体管的源极连接所述第二节点，所述第八晶体管的漏极连接所述低电平端；所述第九晶体管的栅极和源极连接所述第二时钟信号端，所述第九晶体管的漏极连接所述第二节点；所述第十三晶体管的栅极连接所述第一节点，所述第十三晶体管的源极连接所述第二时钟信号端，所述第十三晶体管的漏极连接所述第二输出端。
9.如权利要求1所述的GOA电路，其特征在于，第一级的所述GOA单元的第一使能输入端用于接收第一启动信号，第二级的所述GOA单元的第一使能输入端用于接收第二启动信号，所述第一启动信号用于启动第一级的所述GOA单元，所述第二启动信号用于启动第二级的所述GOA单元。
10.如权利要求5所述的GOA电路，其特征在于，所述第一时钟信号端与所述第二时钟信号端的相位差为半个周期。
11.如权利要求5所述的GOA电路，其特征在于，第N-2级的所述GOA单元的所述第一时钟信号端和第N级的所述GOA单元的所述第二时钟信号端用于接收第一时钟信号，第N-2级的所述GOA单元的所述第二时钟信号端和第N级的所述GOA单元的所述第一时钟信号端用于接收第三时钟信号，第N-1级的所述GOA单元的所述第一时钟信号端和第N+1级的所述GOA单元的所述第二时钟信号端用于接收第二时钟信号，第N-1级的所述GOA单元的所述第二时钟信号端和第N+1级的所述GOA单元的所述第一时钟信号端用于接收第四时钟信号。
12.如权利要求11所述的GOA电路，其特征在于，所述第一时钟信号、所述第二时钟信号、所述第三时钟信号、所述第四时钟信号的占空比均小于或等于25％。
13.一种阵列基板，其特征在于，包括：
像素矩阵；和
如权利要求1-12任意一项所述的GOA电路。
14.一种显示装置，其特征在于，包括如权利要求13所述的阵列基板。
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