KR101556777B1 - 표시장치 - Google Patents

표시장치 Download PDF

Info

Publication number
KR101556777B1
KR101556777B1 KR1020080070730A KR20080070730A KR101556777B1 KR 101556777 B1 KR101556777 B1 KR 101556777B1 KR 1020080070730 A KR1020080070730 A KR 1020080070730A KR 20080070730 A KR20080070730 A KR 20080070730A KR 101556777 B1 KR101556777 B1 KR 101556777B1
Authority
KR
South Korea
Prior art keywords
clock
gate
transistor
data
signal
Prior art date
Application number
KR1020080070730A
Other languages
English (en)
Other versions
KR20100009906A (ko
Inventor
권지현
권호균
기동현
이원희
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020080070730A priority Critical patent/KR101556777B1/ko
Priority to US12/351,095 priority patent/US9368084B2/en
Publication of KR20100009906A publication Critical patent/KR20100009906A/ko
Application granted granted Critical
Publication of KR101556777B1 publication Critical patent/KR101556777B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/18—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages
    • G11C19/182—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes
    • G11C19/184—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes with field-effect transistors, e.g. MOS-FET
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/04—Maintaining the quality of display appearance
    • G09G2320/043—Preventing or counteracting the effects of ageing

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Nonlinear Science (AREA)
  • Optics & Photonics (AREA)
  • Mathematical Physics (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Shift Register Type Memory (AREA)

Abstract

표시장치에서, 게이트 드라이버는 적어도 하나의 클럭을 입력받아서 클럭의 하이 구간에 대응하여 하이 상태로 발생되는 게이트 신호를 표시패널에 구비된 게이트 라인들로 순차적으로 제공한다. 게이트 드라이버는 아몰퍼스 실리콘 타입으로 이루어진 다수의 트랜지스터로 이루어지므로, 표시패널에 박막 공정을 통해 내장된다. 여기서, 클럭은 2.0㎲ 이하의 딜레인 시간을 갖는다. 이처럼, 클럭의 딜레이 시간이 2.0㎲ 이하로 감소되면, 고온 에이징 공정에서 게이트 드라이버가 오동작을 일으키지 않는 문턱 전압의 마진이 상승하고, 그 결과 고온 에이징 공정에 의한 게이트 드라이버의 오동작을 방지할 수 있다.

Description

표시장치{DISPLAY DEVICE}
본 발명은 표시장치에 관한 것으로, 고온 에이징에 의한 게이트 드라이버의 오동작을 방지할 수 있는 표시장치에 관한 것이다.
일반적으로, 액정표시장치는 하부기판, 하부기판과 대향하여 구비되는 상부기판 및 하부기판과 상부기판과의 사이에 형성된 액정층으로 이루어져 영상을 표시하는 액정표시패널을 구비한다.
액정표시패널에는 다수의 게이트 라인, 다수의 데이터 라인, 다수의 게이트 라인과 다수의 데이터 라인에 연결된 다수의 화소가 구비된다. 액정표시패널에는 다수의 게이트 라인에 게이트 신호를 순차적으로 출력하기 위한 게이트 드라이버가 박막 공정을 통해 직접적으로 형성된다.
일반적으로, 게이트 드라이버는 다수의 스테이지가 종속적으로 연결되어 이루어진 하나의 쉬프트 레지스터로 이루어진다. 즉, 각 스테이지는 대응하는 게이트 라인에 게이트 신호를 출력하기 위해 다수의 트랜지스터로 이루어진다. 여기서, 트랜지스터들은 아몰퍼스 실리콘 타입으로 이루어진다.
게이트 드라이버가 액정표시패널에 내장된 이후에 고온 에이징 공정이 수행 되면, 온도의 영향으로 게이트 드라이버에 구비된 트랜지스터의 문턱전압이 상승하고, 그 결과 게이트 드라이버가 오동작을 일으킨다.
따라서, 본 발명의 목적은 고온 에이징에 의한 게이트 드라이버의 오동작을 방지하기 위한 표시장치를 제공하는 것이다.
본 발명에 따른 표시장치는 표시패널, 데이터 드라이버 및 게이트 드라이버를 포함한다. 상기 표시패널은 순차적으로 게이트 신호를 입력받는 게이트 라인들, 데이터 신호를 입력받는 데이터 라인들 및 상기 게이트 신호에 응답하여 상기 데이터 신호에 대응하는 영상을 표시하는 다수의 화소를 포함한다. 상기 데이터 드라이버는 상기 데이터 라인들로 상기 데이터 신호로 제공하고, 상기 게이트 드라이버는 적어도 하나의 클럭을 입력받아서 상기 클럭의 하이 구간에 대응하여 하이 상태로 발생되는 상기 게이트 신호를 상기 게이트 라인들로 순차적으로 제공한다. 여기서, 상기 게이트 드라이버는 상기 표시패널에 내장되고, 상기 클럭은 2.0㎲ 이하의 딜레인 시간을 갖는다.
이와 같은 표시장치에 따르면, 게이트 드라이버는 아몰퍼스 실리콘 타입으로 이루어진 다수의 트랜지스터로 이루어져 표시패널 상에 박막 공정을 통해서 형성되고, 2.0㎲ 이하의 딜레이 시간을 갖는 클럭을 입력받아서 게이트 신호를 순차적으 로 출력한다.
따라서, 고온 에이징 공정에서 게이트 드라이버가 오동작을 일으키지 않는 상기 트랜지스터들의 문턱 전압 마진이 상승하고, 그 결과 고온 에이징 공정에 의한 게이트 드라이버의 오동작을 방지할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 액정표시장치의 평면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 액정표시장치(400)는 영상을 표시하는 액정표시패널(100), 상기 액정표시패널(100)에 데이터 전압을 출력하는 다수의 데이터 구동칩(320) 및 상기 액정표시패널(100)에 게이트 신호를 출력하는 게이트 드라이버(210)를 포함한다.
상기 액정표시패널(100)은 하부기판(110), 상기 하부기판(110)과 마주보는 상부기판(120) 및 상기 하부기판(110)과 상기 상부기판(120)과의 사이에 개재된 액정층(미도시)으로 이루어진다. 상기 액정표시패널(100)은 영상을 표시하는 표시영역(DA), 상기 표시영역(DA)과 인접한 주변영역(PA)으로 이루어진다.
상기 표시영역(DA)에는 다수의 게이트 라인(GL1 ~ GLn) 및 상기 다수의 게이트 라인(GL1 ~ GLn)과 절연되어 교차하는 다수의 데이터 라인(DL1 ~ DLm)에 의해서 매트릭스 형태의 다수의 화소영역이 정의된다. 상기 각 화소영역에는 박막 트랜지스터(Tr) 및 액정 커패시터(Clc)로 이루어진 화소(P1)가 구비된다. 본 발명의 일 예로, 상기 박막 트랜지스터(Tr)의 게이트 전극은 제1 게이트 라인(GL1)에 전기적으로 연결되고, 소오스 전극은 제1 데이터 라인(DL1)에 전기적으로 연결되며, 드레인 전극은 상기 액정 커패시터(Clc)의 제1 전극인 화소전극에 전기적으로 연결된다.
상기 게이트 드라이버(210)는 상기 다수의 게이트 라인(GL1 ~ GLn)의 일단부에 인접하여 상기 주변영역(PA)에 구비된다. 상기 게이트 드라이버(210)는 상기 다수의 게이트 라인(GL1 ~ GLn)의 일단부에 전기적으로 연결되어 상기 다수의 게이트 라인(GL1 ~ GLn)에 게이트 신호를 순차적으로 인가한다.
상기 다수의 데이터 라인(DL1 ~ DLm)의 일단부에 인접하여 상기 주변영역(PA)에는 다수의 테이프 캐리어 패키지(Tape Carrier Package: TCP)(310)가 부착된다. 상기 다수의 TCP(310) 상에는 상기 다수의 데이터 구동칩(320)이 실장된다. 상기 다수의 데이터 구동칩(320)은 상기 다수의 데이터 라인(DL1 ~ DLm)의 일단부에 전기적으로 연결되어 상기 다수의 데이터 라인(DL1 ~ DLm)에 상기 데이터 전압을 출력한다.
상기 액정표시장치(400)는 상기 게이트 드라이버(210)와 상기 다수의 데이터 구동칩(320)의 구동을 제어하기 위한 인쇄회로기판(330)을 더 구비한다. 상기 인쇄회로기판(330)은 상기 다수의 데이터 구동칩(320)의 구동을 제어하는 데이터측 제어신호와 영상 데이터를 출력하고, 상기 게이트 드라이버(210)의 구동을 제어하는 게이트측 제어신호를 출력한다. 상기 다수의 데이터 구동칩(320)은 상기 데이터측 제어신호에 동기하여 상기 영상 데이터를 입력받고, 상기 영상 데이터를 상기 데이 터 전압으로 변환하여 출력한다. 한편, 상기 게이트 드라이버(210)는 상기 TCP(310)를 통해 게이트측 제어신호를 입력받고, 상기 게이트측 제어신호에 응답하여 상기 게이트 신호를 순차적으로 출력한다.
상기 액정표시패널(100)은 상기 게이트 신호에 응답하여 상기 데이터 전압을 액정 커패시터(Clc)에 충전함으로써, 액정층의 투과율을 제어하고, 그 결과 원하는 영상을 표시한다.
본 발명에서, 상기 게이트 드라이버(210)는 상기 하부기판(110)에 화소(P1)들을 형성하는 박막 공정을 통해 상기 화소(P1)들과 동시에 형성된다. 상기 게이트 드라이버(210)가 상기 하부기판(110)에 집적됨으로써, 상기 액정표시장치(400)에서 상기 게이트 드라이버(210)를 내장하는 구동칩들이 제거되고, 그 결과로 상기 액정표시장치(400)의 생산성이 향상되며 전체적인 사이즈를 감소시킬 수 있다.
도 2는 도 1에 도시된 게이트 드라이버의 블럭도이다.
도 2를 참조하면, 게이트 드라이버(210)는 서로 종속적으로 연결된 다수의 구동스테이지(SRC1~SRCn) 및 더미 스테이지(DSRC)로 이루어진 하나의 쉬프트 레지스터(211)를 포함한다. 상기 쉬프트 레지스터(211)는 다수의 게이트 라인(GL1~GLn)의 제1 단부에 구비된다.
각 구동스테이지(SRC1~SRCn)는 입력단자(IN), 제1 및 제2 클럭단자(CK1, CK2), 제어단자(CT), 전압입력단자(Vin), 리셋단자(RE), 출력단자(OUT) 및 캐리단자(CR)를 포함한다.
상기 다수의 구동스테이지(SRC1~SRCn)의 입력단자(IN)는 이전 스테이지의 캐 리단자(CR)에 전기적으로 연결되어 이전 캐리신호를 입력받는다. 단, 상기 다수의 구동스테이지(SRC1~SRCn) 중 첫번째 스테이지(SRC1)의 입력단자(IN)에는 이전 캐리신호 대신에 상기 게이트 드라이버(100)의 구동을 개시하는 수직개시신호(STV)가 제공된다. 상기 다수의 구동스테이지(SRC1~SRCn)의 제어단자(CT)는 다음 스테이지의 출력단자(OUT)에 전기적으로 연결되어 다음 게이트 신호를 입력받는다. 단, 상기 다수의 구동스테이지(SRC1~SRCn) 중 마지막 스테이지(SRCn)의 제어단자(CT)는 상기 더미 스테이지(DSRC)의 출력단자(OUT)에 전기적으로 연결된다. 본 발명의 일 예로, 상기 더미 스테이지(DSRC)의 제어단자(CT)에는 다음 게이트 신호 대신에 상기 수직개시신호(STV)가 제공된다.
상기 다수의 구동스테이지(SRC1~SRCn) 중 홀수번째 스테이지(SRC1, SRC3,...SRCn-1)의 제1 클럭단자(CK1)에는 제1 클럭(CKV)이 제공되고, 제2 클럭단자(CK2)에는 상기 제1 클럭(CKV)과 반전된 위상을 갖는 제2 클럭(CKVB)이 제공된다. 상기 다수의 구동스테이지(SRC1~SRCn) 중 짝수번째 스테이지(SRC2,...SRCn)의 제1 클럭단자(CK1)에는 상기 제2 클럭(CKVB)이 제공되고, 제2 클럭단자(CK2)에는 상기 제1 클럭(CKV)이 제공된다. n이 짝수라고 가정하면, 상기 더미 스테이지(DSRC)의 제1 클럭단자(CK1)에는 상기 제1 클럭(CKV)이 제공되고, 제2 클럭단자(CK2)에는 상기 제2 클럭(CKVB)이 제공된다. 여기서, 상기 제1 및 제2 클럭(CKV, CKVB)은 2.0㎲ 이하의 딜레이 시간을 갖는다.
상기 다수의 구동스테이지(SRC1~SRCn) 및 상기 더미 스테이지(DSRC)의 상기 전압입력단자(Vin)에는 게이트 오프전압(Voff)이 제공된다. 상기 게이트 오프전 압(Voff)은 그라운드 전압 또는 마이너스 전압으로 이루어진다.
상기 다수의 구동스테이지(SRC1~SRCn)의 출력단자(OUT)들에는 다수의 게이트 라인(GL1~GLn)이 각각 전기적으로 연결된다. 따라서, 상기 다수의 구동스테이지(SRC1~SRCn)는 출력단자들(OUT)을 통해 게이트 신호를 순차적으로 출력하여 상기 다수의 게이트 라인(GL1~GLn)으로 인가한다.
상기 각 구동스테이지(SRC1~SRCn)의 캐리단자(CR)는 다음 스테이지의 입력단자(IN)에 전기적으로 연결되어 다음 스테이지로 캐리신호를 제공한다. 마지막 구동스테이지(SRCn)의 캐리단자(CR)는 상기 더미 스테이지(DSRC)의 입력단자(IN)에 전기적으로 연결된다.
상기 더미 스테이지(DSRC)의 출력단자(OUT)는 다수의 구동스테이지(SRC1~SRCn)의 리셋단자(RE) 및 상기 마지막 구동스테이지(SRCn)의 제어단자(CT)에 전기적으로 연결된다. 따라서, 상기 더미 스테이지(DSRC)의 출력단자(OUT)로부터 출력된 신호는 상기 다수의 구동스테이지(SRC1~SRCn)의 리셋단자(RE)로 인가되어 상기 다수의 구동스테이지(SRC1~SRCn)를 리셋시키고, 상기 마지막 구동스테이지(SRCn)의 제어단자(CT)로 인가되어 상기 마지막 구동스테이지(SRCn)로부터 출력되는 게이트 신호를 다운시킨다.
상기 각 구동스테이지(SRC1~SRCn)는 대응하는 게이트 라인(GL1 ~ GLn)의 제2 단부에 구비된 방전 트랜지스터(NT15)를 포함한다. 상기 방전 트랜지스터(NT15)는 다음 게이트 라인에 연결된 제어전극, 상기 게이트 오프전압(Voff)을 입력받는 입력전극 및 현재 게이트 라인에 연결된 출력전극으로 이루어진다. 따라서, 상기 방 전 트랜지스터(NT15)는 다음 스테이지로부터 출력된 다음 게이트 신호에 응답하여 현재 게이트 라인을 상기 게이트 오프전압(Voff)으로 방전시킨다.
여기서, 마지막 게이트 라인(GLn)을 방전시키는 방전 트랜지스터(NT15)의 제어전극은 더미 게이트 라인(DGL)을 통해서 더미 스테이지(DSRC)의 출력단자(OUT)에 전기적으로 연결된다. 따라서, 마지막 방전 트랜지스터(NT15)는 상기 더미 스테이지(DSRC)의 출력단자(OUT)로부터 출력된 신호에 응답하여 상기 마지막 게이트 라인(GLn)을 상기 게이트 오프전압(Voff)으로 방전시킨다.
상기 게이트 드라이버(210)는 상기 쉬프트 레지스터(211)에 인접하는 배선부(212)를 더 구비한다. 상기 배선부(212)는 개시신호배선(SL1), 제1 클럭배선(SL2), 제2 클럭배선(SL3), 전압배선(SL4) 및 리셋배선(SL5)을 포함한다.
상기 개시신호배선(SL1)은 첫번째 구동스테이지(SRC1)의 입력단자(IN)와 상기 더미 스테이지(DSRC)의 제어단자(CT)에 전기적으로 연결되어 상기 수직개시신호(STV)를 공급한다. n이 짝수라고 가정할 때, 상기 제1 클럭배선(SL2)은 홀수번째 구동스테이지들(SRC1, SRC3,..) 및 상기 더미 스테이지(DSRC)의 제1 클럭단자(CK1)와 짝수번째 스테이지들(SRC2,..SRCn)의 제2 클럭단자(CK2)에 전기적으로 연결되어 제1 클럭(CKV)을 공급한다. 상기 제2 클럭배선(SL3)은 짝수번째 스테이지들(SRC2,..SRCn)의 제1 클럭단자(CK1)와 홀수번째 스테이지들(SRC1, SRC3,..) 및 더미 스테이지(DSRC)의 제2 클럭단자(CK2)에 전기적으로 연결되어 제2 클럭(CKVB)을 공급한다.
상기 전압배선(SL4)은 상기 다수의 구동스테이지(SRC1~SRCn)와 상기 더미 스 테이지(DSRC)의 전압입력단자(Vin)에 전기적으로 연결되어 게이트 오프 전압(Voff)을 공급한다. 상기 리셋배선(SL5)은 상기 더미 스테이지(DSRC)의 출력단자(OUT)를 상기 다수의 구동스테이지(SRC1~SRCn)의 리셋단자(RE)에 전기적으로 연결시켜 상기 더미 스테이지(DSRC)로부터 출력된 신호를 상기 다수의 구동스테이지(SRC1~SRCn)의 리셋단자(RE)로 공급한다.
여기서, 상기 제1 및 제2 클럭배선(SL2, SL3)은 상기 제1 및 제2 클럭(CKV, CKVB)이 2.0㎲ 이하의 딜레이 시간을 갖도록 설계된다. 구체적으로, 상기 제1 및 제2 클럭(CKV, CKVB)의 딜레이 시간은 각각 상기 제1 및 제2 클럭배선(SL2, SL3)에 연결된 커패시터과 저항에 의해서 결정되고, 상기 저항은 상기 제1 및 제2 클럭배선(SL2, SL3)의 폭 및 두께에 의해서 달라진다. 본 발명에서는 상기 제1 및 제2 클럭배선(SL2, SL3)의 폭 및 두께를 증가시켜 상기 제1 및 제2 클럭(CKV, CKVB)의 딜레이 시간을 2.0㎲ 이하로 감소시킬 수 있다.
이하, 도 3a 및 도 3b에서는 상기 제1 및 제2 클럭(CKV, CKVB)의 딜레이 시간을 감소시키기 위해서 상기 제1 및 제2 클럭배선(SL2, SL3)의 두께를 증가시킨 구조를 제시한다.
도 3a는 본 발명의 일 실시예에 따른 제1 및 제2 클럭배선의 절개 사시도이다.
도 3a를 참조하면, 제1 및 제2 클럭배선(SL2, SL3)은 제1 금속막로 이루어진 단일막 구조로 하부기판(110) 상에 형성된다. 상기 제1 금속막은 상기 하부기판(110)에 게이트 라인들 및 박막 트랜지스터의 게이트 전극을 형성할 때 이용되는 막이다. 따라서, 상기 제1 및 제2 클럭배선(SL2, SL3)은 상기 하부기판(110)에 게이트 라인들 및 박막 트랜지스터의 게이트 전극을 형성하는 공정을 통해서 동시에 형성된다.
상기 제1 및 제2 클럭배선(SL2, SL3)의 두께(t1)가 증가할수록 상기 제1 및 제2 클럭(CKV, CKVB, 도 2에 도시됨)의 딜레이 시간을 감소하므로, 상기 제1 및 제2 클럭(CKV, CKVB)의 딜레이 시간이 2.0㎲ 이하로 감소되도록 상기 제1 및 제2 클럭배선(SL2, SL3)의 두께를 증가시킨다. 본 발명의 일 예로, 상기 제1 및 제2 클럭배선(SL2, SL3)은 1500Å 내지 3000Å의 두께를 가질 수 있다.
상기 제1 및 제2 클럭(CKV, CKVB)의 딜레이 시간이 2.0㎲ 이하로 감소시키기 위해서 상기 제1 및 제2 클럭배선(SL2, SL3)의 폭(w1)도 증가시킬 수 있다.
도 3b는 본 발명의 다른 실시예에 따른 제1 및 제2 클럭배선의 절개 사시도이다.
도 3b를 참조하면, 제1 및 제2 클럭배선(SL2, SL3) 각각은 다층막 구조로 이루어진다. 상기 제1 및 제2 클럭배선(SL2, SL3) 각각은 제1 배선층(111) 및 상기 제1 배선층(111) 상부에 구비된 제2 배선층(112)을 포함한다. 상기 제1 배선층(111)은 상기 하부기판(110)에 게이트 라인들 및 박막 트랜지스터의 게이트 전극을 형성하는 공정을 통해서 동시에 형성된다. 상기 제2 배선층(112)은 상기 하부기판(110)에 데이터 라인들 및 박막 트랜지스터의 소오스/드레인 전극을 형성하는 공정을 통해서 동시에 형성된다.
상기 제1 및 제2 배선층(111, 112) 사이에는 절연막(113)이 개재된다. 상기 절연막(113)에는 상기 제1 배선층(111)을 노출시키기 위한 하나 이상의 콘택홀(113a)이 제공된다. 따라서, 상기 제2 배선층(112)은 상기 하나 이상의 콘택홀(113a)을 통해서 상기 제1 배선층(111)과 전기적으로 연결된다.
이처럼, 상기 제1 및 제2 클럭배선(SL2, SL3) 각각을 다층막 구조로 형성하면, 상기 제1 및 제2 클럭배선(SL2, SL3) 각각의 저항이 감소하고, 그 결과 상기 제1 및 제2 클럭(CKV, CKVB)의 딜레이 시간이 2.0㎲ 이하로 감소할 수 있다.
도 4는 도 1에 도시된 마지막 구동스테이지의 회로도이다. 단, 게이트 드라이버에 구비되는 다수의 구동스테이지는 서로 동일한 내부 구성을 가지므로, 도 4에서는 마지막 구동스테이지를 도시하여 설명함으로써 나머지 구동스테이지들에 대한 설명을 대신한다.
도 4를 참조하면, 마지막 구동스테이지(SRCn)는 풀업부(211), 캐리부(212), 풀다운부(213), 풀업 구동부(214), 리플 방지부(215), 홀딩부(216), 인버터부(217), 및 리셋부(218)를 포함한다.
상기 풀업부(211)는 상기 풀업 구동부(214)의 출력단(이하, Q-노드)(QN)에 연결된 제어전극, 제1 클럭단자(CK1)에 연결된 입력전극 및 출력단자(OUT)에 연결된 출력전극으로 이루어진 풀업 트랜지스터(NT1)를 포함한다. 상기 풀업 트랜지스터(NT1)는 상기 풀업 구동부(213)로부터 출력된 전압에 응답하여 상기 출력단자(OUT)로 출력되는 현재 게이트 신호를 제1 클럭단자(CK1)를 통해 제공된 클럭(이하, 제1 클럭(CKV, 도 2에 도시됨))의 하이레벨까지 풀-업시킨다. 상기 풀업 트랜지스터(NT1)는 한 프레임 중 상기 제1 클럭(CKV)의 하이구간(이하, 제1 구간)동안 턴-온되어, 상기 제1 구간동안 상기 현재 게이트 신호를 하이 상태로 유지시킨다.
상기 캐리부(212)는 상기 Q-노드(QN)에 연결된 제어전극, 상기 제1 클럭단자(CK1)에 연결된 입력전극 및 상기 출력단자(OUT)에 연결된 출력전극으로 이루어진 캐리 트랜지스터(NT2)를 포함한다. 상기 캐리 트랜지스터(NT2)는 상기 풀업 구동부(213)로부터 출력된 전압에 응답하여 상기 캐리단자(CR)로 출력되는 현재 캐리신호를 상기 제1 클럭(CKV)의 하이레벨까지 풀-업시킨다. 상기 캐리 트랜지스터(NT2)는 한 프레임 중 상기 제1 구간 동안 턴-온되어, 상기 제1 구간 동안 상기 현재 캐리신호를 하이 상태로 유지시킨다.
상기 풀다운부(213)는 제어단자(CT)에 연결된 제어전극, 상기 전압입력단자(Vin)에 연결된 입력전극 및 상기 출력단자(OUT)에 연결된 출력전극으로 이루어진 풀다운 트랜지스터(NT3)를 포함한다. 상기 풀다운 트랜지스터(NT3)는 다음 게이트 신호에 응답하여 상기 풀업된 현재 게이트 신호를 상기 전압입력단자(Vin)를 통해 공급된 게이트 오프전압(Voff, 도 1에 도시됨)까지 풀다운시킨다. 즉, 상기 풀다운 트랜지스터(NT3)는 상기 제1 구간 이후에 다음 게이트 신호에 의해서 턴온되어 상기 현재 게이트 신호를 로우상태로 다운시킨다.
상기 풀업 구동부(214)는 버퍼 트랜지스터(NT4), 제1 커패시터(C1), 제2 커패시터(C2), 방전 트랜지스터(NT5)를 포함한다. 상기 버퍼 트랜지스터(NT4)는 상기 입력단자(IN)에 공통으로 연결된 입력전극과 제어전극 및 상기 Q-노드(QN)에 연결된 출력전극으로 이루어진다. 상기 제1 커패시터(C1)는 상기 Q-노드(QN)와 출력단자(OUT) 사이에 연결되고, 상기 제2 커패시터(C2)는 상기 캐리 트랜지스터(NT2)의 제어전극과 캐리단자(CR)와의 사이에 연결된다. 한편, 상기 방전 트랜지스터(NT5)는 상기 버퍼 트랜지스터(NT4)의 출력전극에 연결된 입력전극, 상기 제어단자(CT)에 연결된 제어전극 및 상기 전압입력단자(Vin)에 연결된 출력전극으로 이루어진다.
상기 버퍼 트랜지스터(NT4)가 이전 캐리신호에 응답하여 턴-온되면, 상기 Q-노드(QN)의 전위가 상승하여 상기 풀업 트랜지스터(NT1) 및 상기 캐리 트랜지스터(NT2)가 턴-온된다. 상기 턴-온된 풀업 트랜지스터(NT1) 및 상기 턴-온된 캐리 트랜지스터에 의해서 상기 출력단자(OUT) 및 상기 캐리단자(CR)의 전위가 상승하면, 상기 Q-노드(QN)의 전위는 상기 제1 및 제2 커패시터(C1, C2)에 의해서 부스트 업된다. 따라서, 상기 풀업 트랜지스터(NT1) 및 상기 캐리 트랜지스터(NT2)는 턴-온 상태를 계속 유지하여, 상기 현재 게이트 신호와 현재 캐리신호는 상기 제1 클럭(CKV)의 하이 구간 동안 하이 상태로 발생될 수 있다.
상기 방전 트랜지스터(NT5)가 다음 게이트 신호에 응답하여 턴-온되면, 상기 제1 커패시터(C1)에 충전된 전하는 상기 방전 트랜지스터(NT5)를 통해 상기 게이트 오프전압(Voff)으로 방전된다. 따라서, 상기 Q-노드(QN)의 전위는 상기 게이트 오프전압(Voff)까지 다운되고, 그 결과 상기 풀업 트랜지스터(NT1) 및 캐리 트랜지스터(NT2)는 턴-오프된다. 따라서, 상기 출력단자(OUT) 및 캐리단자(CR)에는 하이 상태의 현재 게이트 신호 및 현재 캐리신호가 출력되지 않는다.
상기 리플 방지부(215)는 제1 내지 제3 리플 방지 트랜지스터(NT6, NT7, NT8)로 이루어져 상기 한 프레임 중 상기 제1 구간을 제외한 나머지 제2 구간동안 상기 현재 게이트 신호 및 현재 캐리신호가 상기 제1 또는 제2 클럭(CKV, CKVB)에 의해서 리플되는 것을 방지한다.
상기 제1 리플 방지 트랜지스터(NT6)는 상기 제1 클럭단자(CK1)에 연결된 제어전극, 상기 출력단자(OUT)에 연결된 입력전극 및 상기 Q-노드(QN)에 연결된 출력전극을 포함한다. 상기 제2 리플 방지 트랜지스터(NT7)는 제2 클럭단자(CK2)에 연결된 제어전극, 상기 입력단자(IN)에 연결된 입력전극 및 상기 Q-노드(QN)에 연결된 출력전극으로 이루어진다. 상기 제3 리플 방지 트랜지스터(NT8)는 상기 제2 클럭단자(CK2)에 연결된 제어전극, 상기 출력단자(OUT)에 연결된 입력전극 및 상기 전압입력단자(Vin)에 연결된 출력전극으로 이루어진다.
상기 제2 구간동안 상기 제1 리플 방지 트랜지스터(NT6)는 상기 제1 클럭(CKV)에 응답하여 상기 출력단자(OUT)로부터 출력된 로우 상태의 현재 게이트 신호를 상기 Q-노드(QN)로 제공한다. 따라서, 상기 제2 구간 중 상기 제1 클럭(CKV)의 하이구간에서 상기 Q-노드(QN)의 전위는 로우 상태로 유지된다. 이로써, 상기 제1 리플 방지 트랜지스터(NT6)는 상기 제2 구간 중 상기 제1 클럭(CKV)의 하이구간동안 상기 풀업 및 캐리 트랜지스터(NT1, NT2)가 턴-온되는 것을 방지한다.
상기 제2 구간동안 상기 제2 리플 방지 트랜지스터(NT7)는 제2 클럭단자(CK2)를 통해 제공된 클럭(이하, 제2 클럭(CKVB, 도 1에 도시됨))에 응답하여 입력단자(IN)를 통해 입력되는 로우 상태의 이전 캐리신호를 상기 Q-노드(QN)로 제공한다. 따라서, 상기 제2 구간 중 상기 제2 클럭(CKVB)의 하이구간에서 상기 Q-노드(QN)의 전위는 로우 상태로 유지된다. 이로써, 상기 제3 리플 방지 트랜지스 터(NT8)는 상기 제2 구간 중 상기 제2 클럭(CKVB)의 하이구간동안 상기 풀업 및 캐리 트랜지스터(NT1, NT2)가 턴-온되는 것을 방지한다.
상기 제3 리플 방지 트랜지스터(NT8)는 상기 제2 클럭(CKVB)에 응답하여 상기 현재 게이트 신호를 상기 게이트 오프전압(Voff)으로 방전시킨다. 따라서, 상기 제3 리플 방지 트랜지스터(NT8)는 상기 제2 구간 중 상기 제2 클럭(CKVB)의 하이구간동안 상기 현재 게이트 신호를 상기 게이트 오프전압(Voff)으로 유지시킨다.
한편, 상기 홀딩부(216)는 상기 인버터부(217)의 출력단에 연결된 제어전극, 상기 전압입력단자(Vin)에 연결된 입력전극 및 상기 출력단자(OUT)에 연결된 출력전극으로 이루어진 홀딩 트랜지스터(NT9)를 포함한다. 상기 인버터부(217)는 제1 내지 제4 인버터 트랜지스터(NT10, NT11, NT12, NT13), 제3 및 제4 커패시터(C3, C4)로 이루어져, 상기 홀딩 트랜지스터(NT9)를 턴-온 또는 턴-오프시킨다.
상기 제1 인버터 트랜지스터(NT10)는 상기 제1 클럭단자(CK1)에 공통적으로 연결된 입력전극과 제어전극, 상기 제4 커패시터(C4)를 통해 상기 제2 인버터 트랜지스터(NT11)의 출력전극에 연결된 출력전극으로 이루어진다. 상기 제2 인버터 트랜지스터(NT11)는 상기 제1 클럭단자(CK1)에 연결된 입력전극, 상기 제3 커패시터(C3)를 통해 입력전극과 연결된 제어전극 및 상기 홀딩 트랜지스터(NT9)의 제어전극에 연결된 출력전극으로 이루어진다. 상기 제3 인버터 트랜지스터(NT12)는 상기 제1 인버터 트랜지스터(NT10)의 출력전극에 연결된 입력전극, 상기 출력단자(OUT)에 연결된 제어전극 및 상기 전압입력단자(Vin)에 연결된 출력전극으로 이루어진다. 상기 제4 인버터 트랜지스터(NT13)는 상기 홀딩 트랜지스터(NT9)의 제어 전극에 연결된 입력전극, 상기 출력단자(OUT)에 연결된 제어전극 및 상기 전압입력단자(Vin)에 연결된 출력전극으로 이루어진다.
상기 제3 및 제4 인버터 트랜지스터(NT12, NT13)가 상기 출력단자(OUT)로 출력되는 하이 상태의 현재 게이트 신호에 응답하여 턴-온되면, 상기 제1 및 제2 인버터 트랜지스터(NT10, NT11)로부터 출력된 상기 제1 클럭(CKV)은 상기 턴-온된 제3 및 제4 인버터 트랜지스터(NT12, NT13)에 의해서 상기 게이트 오프전압(Voff)으로 방전된다. 따라서, 상기 홀딩 트랜지스터(NT9)는 상기 현재 게이트 신호가 하이상태로 유지되는 제1 구간동안 턴-오프 상태로 유지된다.
이후, 제2 구간에서 상기 현재 게이트 신호가 로우 상태로 전환되면, 상기 제3 및 제4 인버터 트랜지스터(NT12, NT13)는 턴-오프된다. 따라서, 상기 제1 및 제2 인버터 트랜지스터(NT10, NT11)로부터 출력된 상기 제1 클럭(CKV)은 상기 홀딩 트랜지스터(NT9)로 인가되어 상기 홀딩 트랜지스터(NT9)를 턴-온시킨다. 결과적으로, 상기 현재 게이트 신호는 상기 홀딩 트랜지스터(NT9)에 의해서 상기 제2 구간 중 상기 제1 클럭(CKV)의 하이구간동안 상기 게이트 오프전압(Voff)으로 홀딩될 수 있다.
한편, 상기 리셋부(218)는 리셋단자(RE)에 연결된 제어전극, 상기 풀업 트랜지스터(NT1)의 제어전극에 연결된 입력전극 및 상기 전압입력단자(Vin)에 연결된 출력전극으로 이루어진 리셋 트랜지스터(NT14)를 포함한다.
상기 리셋 트랜지스터(NT14)는 상기 리셋단자(RE)를 통해 입력된 더미 스테이지(DSRC, 도 1에 도시됨)의 출력단자로부터 출력된 신호에 응답하여 상기 Q-노 드(QN)의 전위를 상기 게이트 오프전압(Voff)으로 방전시킨다. 따라서, 상기 풀업 및 캐리 트랜지스터(NT1, NT2)가 상기 더미 스테이지(DSRC)의 리셋 신호에 응답하여 턴-오프된다. 도 1에 도시된 바와 같이, 더미 스테이지(DSRC)의 출력신호는 n개의 구동스테이지(SRC1~SRCn)의 리셋단자(RE)로 제공되어, 각 구동스테이지에 구비된 풀업 및 캐리 트랜지스터(NT1, NT2)를 턴-오프시켜, n개의 구동스테이지(SRC1~SRCn)를 모두 리셋시킨다.
상기 게이트 드라이버(210)의 각 스테이지에 구비되는 트랜지스터들은 모두 아몰퍼스 실리콘 타입으로 이루어진다.
도 1에 도시된 바와 같이, 위와 같은 구조로 이루어진 게이트 드라이버(210)가 액정표시패널(100)에 형성된 이후에 에이징(가혹환경테스트) 공정이 수행되면, 각 스테이지에 구비되는 트랜지스터들의 문턱 전압이 변화된다.
도 5는 에이징 공정에 따른 문턱전압의 변화를 나타낸 그래프이다. 단, 도 5에서 x축은 트랜지스터의 게이트 전압(Vg)을 나타내고고, y축은 트랜지스터의 드레인 전류(ID)를 나타낸다. 또한, 도 5에서 제1 그래프(G1)는 에이징 공정 이전에 트랜지스터의 문턱전압(Vth)을 나타내고, 제2 그래프(G2)는 에이징 공정 이후에 트랜지스터의 문턱전압(Vth)을 나타낸다.
도 5를 참조하면, 에이징 공정은 고온에서 이루어지므로, 온도의 영향으로 에이징 공정 이후에 트랜지스터의 문턱전압(Vth)이 에이징 공정 전보다 상승한다. 각 스테이지에 구비된 트랜지스터들의 문턱전압(Vth)이 상승하면 스테이지는 오동작을 일으키고, 그 결과 스테이지로부터 비정상적인 파형이 출력된다.
여기서, 상기 각 스테이지로 공급되는 제1 및 제2 클럭(CKV, CKVB)의 딜레이 시간이 감소할수록 상기 각 스테이지가 오동작을 일으키지 않는 문턱전압(Vth)의 마진이 증가한다. 따라서, 본 발명의 일 실시예에서는, 상기 제1 및 제2 클럭(CKV, CKVB)의 딜레이 시간을 2.0㎲ 이하로 감소시킴으로써 상기 문턱전압(Vth)의 마진을 20V 이상으로 증가시킬 수 있다. 이로써, 고온 에이징 공정으로 인한 상기 게이트 드라이버(210)의 오동작을 방지할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 액정표시장치의 평면도이다.
도 2는 도 1에 도시된 게이트 드라이버의 블럭도이다.
도 3a는 본 발명의 일 실시예에 따른 제1 및 제2 클럭배선의 단면도이다.
도 3b는 본 발명의 다른 실시예에 따른 제1 및 제2 클럭배선의 단면도이다.
도 4는 도 2에 도시된 마지막 구동스테이지의 회로도이다.
도 5는 고온 에이징에 따른 문턱전압의 변화를 나타낸 그래프이다.
*도면의 주요 부분에 대한 부호의 설명*
100 : 액정표시패널 210 : 게이트 드라이버
211 : 쉬프트 레지스터 212 : 배선부
320 : 데이터 구동칩 400 : 액정표시장치

Claims (13)

  1. 순차적으로 게이트 신호를 입력받는 게이트 라인들, 데이터 신호를 입력받는 데이터 라인들 및 상기 게이트 신호에 응답하여 상기 데이터 신호에 대응하는 영상을 표시하는 다수의 화소를 포함하는 표시패널;
    상기 데이터 라인들로 상기 데이터 신호로 제공하는 데이터 드라이버; 및
    클럭 배선들을 통해 인쇄 회로기판으로부터 적어도 하나의 클럭을 입력받아서 상기 클럭의 하이 구간에 대응하여 하이 상태로 발생되는 상기 게이트 신호를 상기 게이트 라인들로 순차적으로 제공하고, 상기 표시패널에 내장된 게이트 드라이버를 포함하고,
    상기 인쇄 회로기판으로부터 출력되는 적어도 하나의 클럭은 상기 클럭 배선들에 연결된 커패시터와 저항에 의해 딜레이되며, 상기 클럭 배선의 두께는 상기 클럭이 2.0㎲ 이하의 딜레이 시간을 갖도록 구성되고,
    상기 게이트 드라이버는,
    종속적으로 연결된 다수의 스테이지로 이루어져 상기 게이트 신호를 순차적으로 출력하는 쉬프트 레지스터;
    제1 클럭을 각 스테이지로 제공하는 제1 클럭배선; 및
    상기 제1 클럭과 다른 제2 클럭을 상기 각 스테이지로 제공하는 제2 클럭배선을 포함하고,
    상기 제1 및 제2 클럭 배선은 1500Å 내지 3000Å의 두께를 갖고,
    상기 게이트 드라이버는 아몰퍼스 실리콘 타입으로 이루어진 다수의 트랜지스터를 포함하고, 상기 트랜지스터들은 에이징(가혹환경테스트) 공정에서 20V 이상의 문턱전압 마진을 갖는 것을 특징으로 하는 표시장치.
  2. 삭제
  3. 제1항에 있어서, 상기 제1 및 제2 클럭은 서로 반전된 위상을 갖고,
    상기 제1 및 제2 클럭은 2.0㎲ 이하의 딜레이 시간을 갖는 것을 특징으로 하는 표시장치.
  4. 삭제
  5. 제1항에 있어서, 상기 제1 및 제2 클럭배선은 하나 이상의 막이 적층된 구조로 이루어진 것을 특징으로 하는 표시장치.
  6. 제5항에 있어서, 상기 제1 및 제2 클럭배선 각각은,
    게이트 메탈로 이루어진 제1 배선층; 및
    데이터 메탈로 이루어진 제2 배선층을 포함하는 것을 특징으로 하는 표시장치.
  7. 제6항에 있어서, 상기 제1 및 제2 배선층 사이에 개재된 절연막을 더 포함하며,
    상기 절연막에는 상기 제1 배선층을 노출시키는 하나 이상의 콘택홀이 제공되고, 상기 하나 이상의 콘택홀을 통해 상기 제2 배선층은 상기 제1 배선층과 전기적으로 연결되는 것을 특징으로 하는 표시장치.
  8. 삭제
  9. 삭제
  10. 제1항에 있어서, 상기 데이터 드라이버는 하나 이상의 칩으로 이루어진 것을 특징으로 하는 표시장치.
  11. 제 6 항에 있어서,
    상기 제1 배선층은 상기 게이트 라인들과 동일층에 형성되고, 상기 제2 배선층은 상기 데이터 라인들과 동일층에 형성되는 것을 특징으로 하는 표시 장치.
  12. 제 1 항에 있어서,
    상기 제1 및 제2 클럭 배선들은 단일막 구조로 이루어진 것을 특징으로 하는 표시 장치.
  13. 제 12 항에 있어서,
    상기 제1 및 제2 클럭 배선들은 상기 게이트 라인들과 동일층에 형성되는 것을 특징으로 하는 표시 장치.
KR1020080070730A 2008-07-21 2008-07-21 표시장치 KR101556777B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020080070730A KR101556777B1 (ko) 2008-07-21 2008-07-21 표시장치
US12/351,095 US9368084B2 (en) 2008-07-21 2009-01-09 Display apparatus and method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080070730A KR101556777B1 (ko) 2008-07-21 2008-07-21 표시장치

Publications (2)

Publication Number Publication Date
KR20100009906A KR20100009906A (ko) 2010-01-29
KR101556777B1 true KR101556777B1 (ko) 2015-10-06

Family

ID=41529931

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080070730A KR101556777B1 (ko) 2008-07-21 2008-07-21 표시장치

Country Status (2)

Country Link
US (1) US9368084B2 (ko)
KR (1) KR101556777B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102330557B1 (ko) 2020-11-18 2021-11-24 주식회사 이지라이더 물품 배송차량의 후면도어 자동 개폐장치

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI416530B (zh) * 2009-03-25 2013-11-21 Wintek Corp 移位暫存器
KR101587610B1 (ko) * 2009-09-21 2016-01-25 삼성디스플레이 주식회사 구동회로
KR101871993B1 (ko) 2011-08-23 2018-06-28 삼성디스플레이 주식회사 표시 장치
KR20130097528A (ko) * 2012-02-24 2013-09-03 삼성디스플레이 주식회사 입체 영상 표시 장치
CN103366704B (zh) * 2013-07-10 2015-08-19 京东方科技集团股份有限公司 一种移位寄存器单元及栅极驱动电路、显示装置
KR20150070648A (ko) * 2013-12-17 2015-06-25 삼성디스플레이 주식회사 박막 트랜지스터
KR102187771B1 (ko) * 2014-03-13 2020-12-08 삼성디스플레이 주식회사 게이트 드라이버 및 이를 포함하는 표시 장치
JP6533065B2 (ja) 2015-02-12 2019-06-19 株式会社ジャパンディスプレイ 表示装置
CN104851383B (zh) * 2015-06-01 2017-08-11 京东方科技集团股份有限公司 移位寄存器、栅极驱动电路和显示装置
CN105245089B (zh) * 2015-11-06 2018-08-03 京东方科技集团股份有限公司 补充复位模块、栅极驱动电路和显示装置
CN110379347B (zh) * 2019-07-25 2023-01-24 云谷（固安）科技有限公司 屏体虚设器件检测方法和装置
CN110706642B (zh) * 2019-11-08 2020-10-27 四川遂宁市利普芯微电子有限公司 一种用于led显示屏驱动芯片的振荡电路
KR20210080671A (ko) * 2019-12-20 2021-07-01 삼성디스플레이 주식회사 표시장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006235437A (ja) * 2005-02-28 2006-09-07 Seiko Epson Corp 電気光学装置、電子機器及び電気光学装置の製造方法
JP3897873B2 (ja) * 1997-09-11 2007-03-28 株式会社半導体エネルギー研究所 液晶表示装置の駆動回路

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100860239B1 (ko) 2002-04-08 2008-09-25 삼성전자주식회사 액정표시장치
US7486269B2 (en) * 2003-07-09 2009-02-03 Samsung Electronics Co., Ltd. Shift register, scan driving circuit and display apparatus having the same
JP2006098536A (ja) * 2004-09-28 2006-04-13 Sharp Corp 液晶表示装置
KR20070016463A (ko) * 2005-08-03 2007-02-08 삼성전자주식회사 평판 디스플레이 장치 및 그것의 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3897873B2 (ja) * 1997-09-11 2007-03-28 株式会社半導体エネルギー研究所 液晶表示装置の駆動回路
JP2006235437A (ja) * 2005-02-28 2006-09-07 Seiko Epson Corp 電気光学装置、電子機器及び電気光学装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102330557B1 (ko) 2020-11-18 2021-11-24 주식회사 이지라이더 물품 배송차량의 후면도어 자동 개폐장치

Also Published As

Publication number Publication date
US9368084B2 (en) 2016-06-14
US20100013823A1 (en) 2010-01-21
KR20100009906A (ko) 2010-01-29

Similar Documents

Publication Publication Date Title
KR101556777B1 (ko) 표시장치
KR101472513B1 (ko) 게이트 드라이버 및 이를 갖는 표시장치
KR101277152B1 (ko) 게이트 구동회로 및 이를 갖는 표시장치
KR101182770B1 (ko) 게이트 구동회로 및 이를 갖는 표시장치
KR101587610B1 (ko) 구동회로
KR101275248B1 (ko) 게이트 구동회로 및 이를 갖는 표시장치
KR101056375B1 (ko) 쉬프트 레지스터와, 이를 이용한 게이트 구동 회로 및표시 패널
KR101281498B1 (ko) 게이트 구동회로 및 이를 갖는 표시장치
US8565370B2 (en) Method of driving a gate line and gate drive circuit for performing the method
US8957882B2 (en) Gate drive circuit and display apparatus having the same
KR101543281B1 (ko) 게이트 구동회로 및 이를 구비한 표시 장치
KR101256921B1 (ko) 게이트 구동유닛 및 이를 갖는 표시장치
KR101056369B1 (ko) 구동유닛 및 이를 갖는 표시장치
KR101448910B1 (ko) 게이트 구동회로 및 이를 갖는 표시장치
EP2549465A1 (en) Scan signal line drive circuit and display device provided therewith
KR20090083199A (ko) 게이트 구동회로 및 이를 갖는 표시장치
US20100207667A1 (en) Method of driving gate lines, gate line drive circuit for performing the method and display device having the gate line drive circuit
KR20100075141A (ko) 게이트 구동회로 및 이를 구비한 표시 장치
KR20080057601A (ko) 게이트 구동회로 및 이를 갖는 표시장치
KR20080027620A (ko) 게이트 구동회로 및 이를 갖는 표시장치
KR20140120176A (ko) 게이트 구동부 및 그것을 포함하는 표시 장치
KR20070080440A (ko) 표시 기판 및 이를 구비한 표시 장치
KR101860732B1 (ko) 게이트 구동회로 및 이를 포함하는 표시 장치
KR102309625B1 (ko) 게이트 구동 회로, 게이트 구동 회로의 구동방법 및 이를 이용한 표시장치
KR20070095585A (ko) 게이트 구동회로 및 이를 갖는 표시 장치

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E90F Notification of reason for final refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180829

Year of fee payment: 4