KR20070016463A - 평판 디스플레이 장치 및 그것의 제조 방법 - Google Patents

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박행원
문승환
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Abstract

본 발명의 평판 디스플레이 장치는, 데이터 라인의 일단에 대응하는 게이트 라인을 구동하기 위한 게이트 신호와 데이터 라인의 타단에 대응하는 게이트 라인을 구동하기 위한 게이트 신호의 위상 차가 데이터 라인의 일단으로부터 타단까지의 신호 지연 시간에 대응하도록 선폭이 조절된 제 1 및 제 2 클럭 신호 라인들을 포함한다. 이와 같이, 선폭이 조절된 제 1 및 제 2 클럭 신호 라인들과 게이트 라인 및 데이터 라인을 집적함으로써 평판 디스플레이 장치의 화질이 개선된다.

Description

평판 디스플레이 장치 및 그것의 제조 방법{FLAT PANEL DISPLAY APPARATUS AND METHOD THEREOF}
도 1은 평판 디스플레이 장치의 일 예로서 액정 디스플레이 장치의 구성을 보여주는 블록도;
도 2a는 도 1에 도시된 액정 패널의 제 1 위치에서의 데이터 신호와 게이트 신호의 파형도;
도 2b는 도 1에 도시된 액정 패널의 제 2 위치에서의 데이터 신호와 게이트 신호의 파형도;
도 3은 본 발명의 바람직한 실시예에 따른 액정 디스플레이 장치를 보여주는 도면;
도 4는 게이트 구동 회로의 구체적인 구성을 보여주는 블록도;
도 5는 도 4에 도시된 게이트 구동 회로의 회로 구성 중 일부의 배선 구조를 보여주는 도면;
도 6은 제 1 클럭 라인을 통해 전달되는 클럭 신호의 신호 지연 시간을 보여주는 도면; 그리고
도 7은 데이터 신호의 신호 지연과 게이트 신호들 간의 신호 지연을 보여주고 있다.
*도면의 주요 부분에 대한 설명
100, 300 : 액정 패널 110, 310 : 소스 드라이버
111-114, 311-314 : 소스 드라이버 IC 120 : 게이트 드라이버
121-123 : 게이트 드라이버 IC 320 : 게이트 구동 회로
411-415 : 쉬프트 레지스터 416 : 더미 쉬프트 레지스터
본 발명은 평판 디스플레이 장치 및 그것의 제조 방법에 관한 것이다.
유저 인터페이스의 하나로서 전자 디바이스에 표시 장치를 탑재하는 것은 필수가 되고 있으며, 전자 디바이스의 경박단소화와 저전력 소모를 위하여 표시 장치는 평판 디스플레이 장치가 많이 사용되고 있다. 평판 디스플레이 장치는 영상 표시 패널의 종류에 따라서 OLED(Organic Light Emitting Diode), LCD(Liquid Crystal Display), FED(Field Emission Display), VFD(Vacuum Fluorescent Display), PDP(Plasma Display Panel) 등이 있다. 특히 근래에는 공간절약과 전력절약을 도모하고 소형경량화를 위한 휴대형 전자 디바이스외에도 컴퓨터 디스플레이나 텔레비전 디스플레이로서 평판 디스플레이 장치가 이용되고 있다.
도 1은 평판 디스플레이 장치의 하나인 액정 디스플레이(LCD) 장치의 구성을 보여주는 블록도이다.
도 1을 참조하면, 액정 디스플레이 장치는 액정 패널(100), 소스 드라이버 (110) 및 게이트 드라이버(120)를 포함한다.
액정 패널(100)은 복수의 게이트 라인들과, 게이트 라인들에 수직으로 교차하는 복수의 데이터 라인들과, 게이트 라인 및 데이터 라인의 교차점에 형성된 픽셀을 포함하며, 픽셀들은 매트릭스 구조로 배치되어 있다. 각 화소는 게이트 라인과 데이터 라인에 게이트 전극 및 소스 전극이 각각 연결되는 박막 트랜지스터(미 도시됨)와, 박막 트랜지스터의 드레인 전극에 연결되는 액정 커패시터(미 도시됨) 및 스토리지 커패시터(미 도시됨)를 포함한다. 이러한 픽셀 구조에서는, 게이트 드라이버(120)에 의해서 게이트 라인들이 순차적으로 선택되고, 선택된 게이트 라인에 게이트 온 전압이 펄스 형태로 인가되면, 게이트 라인에 연결된 픽셀의 박막 트랜지스터가 턴 온되고, 이어서 소스 드라이버(110)에 의해 각 데이터 라인에 픽셀 정보를 포함하는 전압이 인가된다. 이 전압은 해당 픽셀의 박막 트랜지스터를 거쳐 액정 커패시터와 스토리지 커패시터에 인가되어 이들 커패시터가 구동됨으로써 소정의 표시 동작이 이루어진다.
소스 드라이버(110)는 일반적으로 복수의 소스 드라이버 IC들(111-114)로 이루어지며, 타이밍 컨트롤러(미 도시됨)로부터 제공되는 RGB 데이터와 제어 신호들에 응답해서 액정 패널(100)의 소스 라인들을 구동하기 위한 신호들을 발생한다.
게이트 드라이버(120)는 복수의 게이트 드라이버 IC들(121-123)로 구성되며, 타이밍 컨트롤러로부터 제공되는 제어 신호들에 따라서 액정 패널(110)의 게이트 라인들을 순차적으로 스캐닝한다. 여기서, 스캐닝이란 게이트 라인에 게이트 온 전압을 순차적으로 인가하여 게이트 온 전압이 인가된 게이트 라인의 픽셀을 데이 터 기록이 가능한 상태로 만드는 것을 말한다.
액정 디스플레이 장치가 고정세화 대형화됨에 따라서 한 프레임을 디스플레이하기 위한 시간이 짧아지고 데이터 라인의 기생 커패시턴스 증가 등으로 인해 픽셀을 충전하는 시간이 불충분해지고 있다. 이는 화면의 균일성(uniformity) 불량, 세로줄 불량, 크로스토크(cross talk) 등의 문제점을 야기시킨다.
특히, 액정 패널(100)이 대형화됨에 따라서 데이터 라인의 길이가 길어지고, 데이터 라인과 연결된 픽셀의 수가 증가함에 따라서 데이터 라인을 통해 전달되는 데이터 신호의 지연이 커진다.
예컨대, 12.1인치(30.734cm) WXGA(Wide Extended Graphics Array) 액정 디스플레이 장치의 데이터 라인의 저항이 37.77KΩ, 커패시턴스가 83pF일 때 신호 지연 시간은 3.62㎲이다.
도 2a는 도 1에 도시된 액정 패널의 제 1 위치(x1)에서의 데이터 신호(D1)와 게이트 신호(G1)의 파형을 보여주고 있고, 도 2b는 도 1에 도시된 액정 패널의 제 2 위치(x2)에서의 데이터 신호(D1)와 게이트 신호(Gn)의 파형을 보여주고 있다. 도 2a 및 도 2b에 도시된 바와 같이, 게이트 신호들(G1, Gn)의 펄스 폭을 데이터 신호(D1)의 지연 시간인 3.62㎲만큼 감소시키면 픽셀의 충전 시간이 감소하여 여러 불량의 원인이 된다.
근래 들어 액정 디스플레이 장치는 TCP(Tape Carrier Package) 또는 COG(Chip On Glass) 등의 방법으로 게이트 구동 IC(Integrated Chip)를 장착하고 있으나, 제조 원가나 기구 설계적인 측면에서 이러한 구조에는 한계가 있다.
이러한 한계를 극복하기 위해 게이트 구동 IC를 채택하지 않는 구조(GATE IC-less 구조)를 강구하는데 이는 아몰퍼스-실리콘 박막 트랜지스터(a-Si TFT)를 이용한 회로로써 게이트 구동 IC와 동일한 동작을 수행하도록 하는 것이다.
이를 위한 a-Si TFT 회로가 미국 특허등록번호 제5,517,542 및 본 출원인에 의해 출원된 대한민국 특허출원번호 제2002-3398호 등에 개시되어 있다. GATE IC-less 구조를 갖는 게이트 구동 회로는 하나 또는 복수의 쉬프트 레지스터를 포함하고 스캔 신호를 액정 패널로 제공한다.
이와 같은 GATE IC-less 구조를 갖는 액정 디스플레이 장치에서도 데이터 라인을 통해 전달되는 데이터 신호의 지연은 액정 디스플레이 장치의 동작에 문제를 일으킨다.
따라서 본 발명의 목적은 데이터 라인 상으로 전달되는 데이터 신호의 지연을 고려한 평판 디스플레이 장치를 제공하는 것이다.
본 발명의 다른 목적은 안정된 동작을 수행하는 평판 디스플레이 장치를 제공하는 것이다.
본 발명의 또다른 목적은 안정된 동작을 수행하는 평판 디스플레이 장치를 제조하기 위한 방법을 제공하는 것이다.
상술한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 의하면, 평판 디스플레이 장치는: 복수의 게이트 라인들과, 상기 복수의 게이트 라인들에 절연되어 교차하고, 일단으로부터 타단까지 소정의 신호 지연 시간을 갖는 데이터 라인과, 상기 게이트 라인과 상기 데이터 라인이 교차하는 영역에 형성되어 각각 상기 게이트 라인 및 상기 데이터 라인에 연결되는 픽셀 어레이와, 제 1 클럭 신호를 전달하기 위한 제 1 클럭 라인, 그리고 상기 제 1 클럭 라인을 통해 제공된 상기 제 1 클럭 신호에 응답해서 상기 게이트 라인들을 구동하는 게이트 구동 회로를 포함하며, 상기 제 1 클럭 라인의 선폭은 상기 데이터 라인의 신호 지연 시간에 따라 결정된다.
상기 평판 디스플레이 장치는 상기 제 2 클럭 신호를 전달하기 위한 제 2 클럭 라인를 더 포함하며, 상기 게이트 구동 회로는, 상기 제 1 및 제 2 클럭 신호들에 응답해서 상기 게이트 라인들을 구동한다. 상기 제 2 클럭 라인의 선폭은 상기 데이터 라인의 신호 지연 시간에 따라 결정된다. 상기 제 2 클럭 신호는 상기 제 1 클럭 신호의 반전 신호이다.
상기 게이트 구동 회로는, 상기 제 1 클럭 신호에 응답해서 상기 게이트 라인들 중 일군을 구동하기 위한 일군의 게이트 신호들을 출력하는 일군의 쉬프트 레지스터들 및 상기 제 2 클럭 신호에 응답해서 상기 게이트 라인들 중 타군을 구동하기 위한 타군의 게이트 신호들을 출력하는 타군의 쉬프트 레지스터들을 포함한다.
상기 데이터 라인의 상기 일단에 대응하는 게이트 라인을 구동하기 위한 게이트 신호와 상기 데이터 라인의 상기 타단에 대응하는 게이트 라인을 구동하기 위한 게이트 신호의 위상 차는 상기 데이터 라인의 상기 일단으로부터 상기 타단까지 의 상기 신호 지연 시간에 대응한다.
본 발명의 다른 특징에 의하면, 평판 디스플레이 장치의 제조 방법은: 복수의 게이트 라인들에 절연되어 교차하여 배열되는 데이터 라인의 일단과 타단 사이의 신호 지연 시간을 측정하는 단계와, 상기 게이트 라인들을 구동하기 위한 게이트 구동 회로로 제공되는 제 1 클럭 신호를 전달하는 제 1 클럭 라인의 선폭을 상기 데이터 라인의 상기 신호 지연 시간에 따라 설정하는 단계, 그리고 상기 게이트 라인들, 상기 데이터 라인 및 상기 제 1 클럭 신호 라인을 집적하는 단계를 포함한다.
본 발명의 또다른 특징에 의하면, 표시 장치의 제조 방법은: 복수의 게이트 라인들에 절연되어 교차하여 배열되는 데이터 라인의 일단과 타단 사이의 신호 지연 시간을 측정하는 단계와, 상기 데이터 라인의 상기 일단에 대응하는 게이트 라인을 구동하기 위한 게이트 신호와 상기 데이터 라인의 상기 타단에 대응하는 게이트 라인을 구동하기 위한 게이트 신호의 위상 차가 상기 데이터 라인의 상기 신호 지연 시간에 대응하도록 게이트 구동 회로로 제공되는 제 1 클럭 신호 라인의 선폭을 조절하는 단계, 그리고 상기 게이트 라인들, 상기 데이터 라인 및 상기 제 1 클럭 신호 라인을 집적하는 단계를 포함한다.
이하 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.
본 발명의 평판 디스플레이 장치는, 데이터 라인의 일단에 대응하는 게이트 라인을 구동하기 위한 게이트 신호와 데이터 라인의 타단에 대응하는 게이트 라인 을 구동하기 위한 게이트 신호의 위상 차가 데이터 라인의 일단으로부터 타단까지의 신호 지연 시간에 대응하도록 선폭이 조절된 제 1 및 제 2 클럭 신호 라인들을 포함한다. 본 발명에 의하면 평판 디스플레이 장치 내 데이터 신호를 전달하는 데이터 신호 라인의 일단으로부터 타단까지 소정의 신호 지연 시간에 의한 오동작을 방지할 수 있다.
도 3은 평판 디스플레이 장치의 하나인 액정 디스플레이(LCD) 장치의 본 발명의 바람직한 실시예에 따른 구성을 보여주는 블록도이다.
도 3을 참조하면, 액정 디스플레이 장치는 액정 패널(300), 소스 드라이버(310) 및 게이트 구동 회로(320)를 포함한다. 액정 패널(300)은 복수의 게이트 라인들과, 게이트 라인들에 수직으로 교차하는 복수의 데이터 라인들과, 게이트 라인 및 데이터 라인의 교차점에 형성된 픽셀을 포함하며, 픽셀들은 매트릭스 구조로 배치되어 있다. 각 화소는 게이트 라인과 데이터 라인에 게이트 전극 및 소스 전극이 각각 연결되는 박막 트랜지스터(미 도시됨)와, 박막 트랜지스터의 드레인 전극에 연결되는 액정 커패시터(미 도시됨) 및 스토리지 커패시터(미 도시됨)를 포함한다. 이러한 픽셀 구조에서는, 게이트 구동 회로(320))에 의해서 게이트 라인들이 순차적으로 선택되고, 선택된 게이트 라인에 게이트 온 전압이 펄스 형태로 인가되면, 게이트 라인에 연결된 픽셀의 박막 트랜지스터가 턴 온되고, 이어서 소스 드라이버(310)에 의해 각 데이터 라인에 픽셀 정보를 포함하는 전압이 인가된다. 이 전압은 해당 픽셀의 박막 트랜지스터를 거쳐 액정 커패시터와 스토리지 커패시터에 인가되어 이들 커패시터가 구동됨으로써 소정의 표시 동작이 이루어진다.
소스 드라이버(310)는 일반적으로 복수의 소스 드라이버 IC들(311-314)로 이루어지며, 타이밍 컨트롤러(미 도시됨)로부터 제공되는 RGB 데이터와 제어 신호들에 응답해서 액정 패널(300)의 소스 라인들을 구동하기 위한 신호들을 발생한다.
게이트 구동 회로(320)는 타이밍 컨트롤러로부터 제공되는 제어 신호들에 따라서 액정 패널(310)의 게이트 라인들을 순차적으로 스캐닝한다.
게이트 구동 회로(320)의 구체적인 구성이 도 4에 도시되어 있다. 도 4를 참조하면, 게이트 구동 회로(320)는 n 개의 쉬프트 레지스터들(411-415) 및 더미 쉬프트 레지스터(416)를 포함한다. 도 3에 도시된 액정 표시 장치는 쉬프트 레지스터들(411-415) 및 더미 쉬프트 레지스터(416)와 액정 패널(300)이 동일 평면상에 형성되는 COG(Chip On Glass) 구조를 갖는다.
쉬프트 레지스터들(411-416) 각각은 게이트 온 전압인 전원 전압(VDD), 게이트 오프 전압인 접지 전압(VSS), 클럭 신호 및 제어 신호들을 입력받고, 게이트 신호(G1-Gn)를 출력한다.
첫 번째 쉬프트 레지스터(411)는 스캔 시작 신호(STV)에 응답해서 동작을 시작하고, 나머지 쉬프트 레지스터들(412-415) 및 더미 쉬프트 레지스터(416)는 이전 쉬프트 레지스터의 출력 신호인 게이트 신호에 응답해서 동작한다. 쉬프트 레지스터들(412-415) 및 더미 쉬프트 레지스터(416)로부터 출력되는 게이트 신호는 이전 쉬프트 레지스터(411-415)의 제어 신호로서 제공된다.
홀수 번째 쉬프트 레지스터들(411, 413) 및 더미 쉬프트 레지스터(416)는 클럭 신호(CK)를 입력받고, 짝수 번째 쉬프트 레지스터들(412, 414, 415)은 반전 클 럭 신호(CKB)를 입력받는다.
도 5는 도 4에 도시된 게이트 구동 회로의 회로 구성 중 일부의 배선 구조를 보여주는 도면이다. 도 5를 참조하면, 쉬프트 레지스터들(511-514)의 좌측에는 접지 전압 라인(520), 클럭 신호(CK)가 전달되는 제 1 클럭 라인(521) 그리고 반전 클럭 신호(CKB)가 전달되는 제 2 클럭 라인(522)이 배열된다.
본 발명의 바람직한 실시예에 따른 제 1 및 제 2 클럭 라인들(521, 522)은 도 3에 도시된 데이터 라인(D1)의 신호 지연 시간에 따른 폭(width)을 갖도록 설정된다. 신호 라인을 통해 전달되는 신호의 지연 시간(signal delay time)은 신호 라인의 저항값과 커패시턴스에 따른 시정수에 비례한다. 또한, 신호 라인의 저항값은 신호 라인의 폭에 반비례한다. 그러므로 신호 라인의 폭을 조절함으로써 신호 라인을 통해 전달되는 신호 지연 시간을 조절할 수 있다.
예컨대, 12.1인치(30.734cm) WXGA 액정 디스플레이 장치의 데이터 라인(D1)의 저항이 37.77KΩ, 커패시턴스가 83pF일 때 신호 지연 시간은 3.62㎲이다. 다시 말하면, 도 3에 도시된 데이터 라인(D1)의 시작 위치(y1)와 끝 위치(y2) 사이의 신호 지연 시간이 3.62㎲이다.
데이터 라인(D1)의 시작 위치(y1)와 끝 위치(y2) 사이의 신호 지연에 따른 오동작을 방지하기 위하여 본 발명의 바람직한 실시예에 따른 제 1 및 제 2 클럭 라인들(521, 522)의 선폭이 조절된다.
도 6은 제 1 클럭 라인(521)을 통해 전달되는 클럭 신호(CK)의 신호 지연 시 간(TD)을 보여주고 있다. 도 6에 도시된 바와 같이, 데이터 라인(D1)의 시작 위치(y1)에 대응하는 제 1 클럭 라인(521)의 위치에서 클럭 신호(CK)의 위상과 데이터 라인(D1)의 끝 위치(y2)에 대응하는 제 1 클럭 라인(521)의 위치에서 클럭 신호(CK)의 위상 사이에는 위상 차 즉, 신호 지연 시간(TD)이 존재한다. 데이터 라인(D1)의 두 위치(y1, y2) 사이의 신호 지연 시간에 대응하도록 클럭 신호(CK) 및 반전 클럭 신호(CKB) 각각의 신호 지연 시간(TD)을 설정하면 게이트 신호들(G1, Gn) 간에 위상 차가 발생한다. 클럭 신호(CK) 및 반전 클럭 신호(CKB) 각각의 신호 지연 시간(TD) 설정은 앞서 설명한 바와 같이 제 1 및 제 2 클럭 라인들(521, 522)의 선폭을 조절하는 것에 의해 가능하다.
도 7은 데이터 신호(D1)의 신호 지연과 게이트 신호들(G1, Gn) 간의 신호 지연을 보여주고 있다.
도 7을 참조하면, 데이터 신호(D1)의 시작 위치(y1)와 끝 위치(y1) 간의 신호 지연 시간이 3.62㎲일 때 게이트 신호(G1)와 게이트 신호(Gn)의 신호 지연 시간이 3.62㎲이다. 게이트 신호들(G1, G2) 간의 신호 지연 시간은 클럭 신호(CK) 및 반전 클럭 신호(CKB)를 전달하기 위한 신호 라인들(521, 522)의 선폭을 조절함으로써 변경될 수 있다. 이 때 게이트 신호들(G1, Gn)의 펄스 폭은 20㎲로 유지된다.
종래에 데이터 신호(D1)의 신호 지연에 따른 오동작을 방지하기 위해 게이트 신호들(G1, Gn)의 펄스 폭을 데이터 신호(D1)의 지연 시간인 3.62㎲만큼 감소시킴으로써 픽셀의 충전 시간이 감소하여 여러 불량의 원인이 되었다. 본 발명은 게이 트 신호들(G1, Gn)의 펄스 폭은 변화시키지 않고, 클럭 신호(CK) 및 반전 클럭 신호(CKB)를 전달하기 위한 신호 라인들(521, 522)의 선폭을 조절함으로써 게이트 신호들(G1, Gn) 간의 위상 차를 조절하고, 그 결과 데이터 신호(D1)의 신호 지연에 따른 오동작이 방지된다.
상술한 바와 같이, 복수의 게이트 라인들(G1-Gn)에 절연되어 교차하여 배열되는 데이터 라인(D1)의 일단과 타단 사이의 신호 지연 시간을 측정하고, 게이트 라인들(G1-Gn)을 구동하기 위한 게이트 구동 회로로 제공되는 클럭 신호(CK)를 전달하는 클럭 라인들(521, 522))의 선폭을 데이터 라인(D1)의 신호 지연 시간에 따라 설정한 후, 게이트 라인들(G1-Gn), 데이터 라인(D1) 및 클럭 신호 라인들(521, 522)을 집적함으로써, 평판 디스플레이 장치의 화질이 개선된다.
예시적인 바람직한 실시예를 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예들에 한정되지 않는다는 것이 잘 이해될 것이다. 오히려, 본 발명의 범위에는 다양한 변형 예들 및 그 유사한 구성들이 모두 포함될 수 있도록 하려는 것이다. 따라서, 청구범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.
이와 같은 본 발명에 의하면, 평판 디스플레이 장치 내 데이터 신호를 전달하는 데이터 신호 라인의 일단으로부터 타단까지 소정의 신호 지연 시간에 의한 오동작을 방지할 수 있다.

Claims (11)

  1. 복수의 게이트 라인들과;
    상기 복수의 게이트 라인들에 절연되어 교차하고, 일단으로부터 타단까지 소정의 신호 지연 시간을 갖는 데이터 라인과;
    상기 게이트 라인과 상기 데이터 라인이 교차하는 영역에 형성되어 각각 상기 게이트 라인 및 상기 데이터 라인에 연결되는 픽셀 어레이와;
    제 1 클럭 신호를 전달하기 위한 제 1 클럭 라인; 그리고
    상기 제 1 클럭 라인을 통해 제공된 상기 제 1 클럭 신호에 응답해서 상기 게이트 라인들을 구동하는 게이트 구동 회로를 포함하되;
    상기 제 1 클럭 라인의 선폭은 상기 데이터 라인의 신호 지연 시간에 따라 결정되는 평판 디스플레이 장치.
  2. 제 1 항에 있어서,
    상기 제 2 클럭 신호를 전달하기 위한 제 2 클럭 라인을 더 포함하며;
    상기 게이트 구동 회로는, 상기 제 1 및 제 2 클럭 신호들에 응답해서 상기 게이트 라인들을 구동하는 평판 디스플레이 장치.
  3. 제 2 항에 있어서,
    상기 제 2 클럭 라인의 선폭은 상기 데이터 라인의 신호 지연 시간에 따라 결정되는 평판 디스플레이 장치.
  4. 제 2 항에 있어서,
    상기 제 2 클럭 신호는 상기 제 1 클럭 신호의 반전 신호인 평판 디스플레이 장치.
  5. 제 1 항에 있어서,
    상기 게이트 구동 회로는,
    상기 제 1 클럭 신호에 응답해서 상기 게이트 라인들 중 일군을 구동하기 위한 일군의 게이트 신호들을 출력하는 일군의 쉬프트 레지스터들; 및
    상기 제 2 클럭 신호에 응답해서 상기 게이트 라인들 중 타군을 구동하기 위한 타군의 게이트 신호들을 출력하는 타군의 쉬프트 레지스터들을 포함하는 평판 디스플레이 장치.
  6. 제 1 항에 있어서,
    상기 데이터 라인의 상기 일단에 대응하는 게이트 라인을 구동하기 위한 게이트 신호와 상기 데이터 라인의 상기 타단에 대응하는 게이트 라인을 구동하기 위한 게이트 신호의 위상 차는 상기 데이터 라인의 상기 일단으로부터 상기 타단까지의 상기 신호 지연 시간에 대응하는 평판 디스플레이 장치.
  7. 제 1 항에 있어서,
    상기 평판 디스플레이 장치는 액정 디스플레이 장치를 포함하는 평판 디스플레이 장치.
  8. 복수의 게이트 라인들에 절연되어 교차하여 배열되는 데이터 라인의 일단과 타단 사이의 신호 지연 시간을 측정하는 단계와;
    상기 게이트 라인들을 구동하기 위한 게이트 구동 회로로 제공되는 제 1 클럭 신호를 전달하는 제 1 클럭 라인의 선폭을 상기 데이터 라인의 상기 신호 지연 시간에 따라 설정하는 단계; 그리고
    상기 게이트 라인들, 상기 데이터 라인 및 상기 제 1 클럭 신호 라인을 집적하는 단계를 포함하는 평판 디스플레이 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 평판 디스플레이 장치는, 상기 제 2 클럭 신호를 전달하기 위한 제 2 클럭 라인을 더 포함하며;
    상기 게이트 구동 회로는, 상기 제 1 및 제 2 클럭 신호들에 응답해서 상기 게이트 라인들을 구동하고;
    상기 데이터 라인의 신호 지연 시간에 따라 상기 제 2 클럭 라인의 선폭을 설정하는 단계를 더 포함하는 평판 디스플레이 장치의 제조 방법.
  10. 복수의 게이트 라인들에 절연되어 교차하여 배열되는 데이터 라인의 일단과 타단 사이의 신호 지연 시간을 측정하는 단계와;
    상기 데이터 라인의 상기 일단에 대응하는 게이트 라인을 구동하기 위한 게이트 신호와 상기 데이터 라인의 상기 타단에 대응하는 게이트 라인을 구동하기 위한 게이트 신호의 위상 차가 상기 데이터 라인의 상기 신호 지연 시간에 대응하도록 게이트 구동 회로로 제공되는 제 1 클럭 신호 라인의 선폭을 조절하는 단계; 그리고
    상기 게이트 라인들, 상기 데이터 라인 및 상기 제 1 클럭 신호 라인을 집적하는 단계를 포함하는 표시 장치의 장치 제조 방법.
  11. 제 10 항에 있어서,
    상기 평판 디스플레이 장치는, 상기 제 2 클럭 신호를 전달하기 위한 제 2 클럭 라인을 더 포함하며;
    상기 게이트 구동 회로는, 상기 제 1 및 제 2 클럭 신호들에 응답해서 상기 게이트 라인들을 구동하고;
    상기 데이터 라인의 신호 지연 시간에 따라 상기 제 2 클럭 라인의 선폭을 설정하는 단계를 더 포함하는 표시 장치의 제조 방법.
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