CN102109696B - 液晶显示装置 - Google Patents

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Abstract

本发明公开了一种液晶显示装置，利用其包含的多级像素驱动电路驱动一像素阵列。该多级像素驱动电路中的每一像素驱动电路包含四个薄膜晶体管并具有四输出端，其中每一薄膜晶体管用以驱动该四输出端中的一输出端，且该四输出端分别耦接于二条栅极线与二条分享线，以输出二个主要输出信号及二个分配输出信号，其中该二个主要输出信号及该二个分配输出信号的相位、时序皆相同。根据该二个主要输出信号中的一主要输出信号、一分配输出信号及一数据线的信号，将该像素阵列中的一像素充放电至一特定电位。

Description

液晶显示装置
技术领域
本发明涉及一种液晶显示装置，尤指一种可减少像素驱动电路输出端的薄膜晶体管尺寸的液晶显示装置。
背景技术
在目前的液晶面板中，栅极驱动电路逐渐以和面板一同形成在玻璃基板上的方式在玻璃基板上设置集成电路芯片。栅极驱动阵列(gate driver on array，GOA)为一节省成本且不占空间的技术，随着面板的制造过程中，可利用非晶硅薄膜晶体管(a-Si TFT)来实现栅极驱动阵列，节省购置集成电路芯片的费用。但非晶硅薄膜晶体管的电气特性不佳，具有载流子迁移率(μ)过低、阈值电压(Vth)的不稳定及驱动电流不足的缺点。
在新世代的显示装置中，高画面更新率为一主要的趋势，一级栅极驱动电路必须同时电连接两条栅极驱动线，另外为了要解决色偏(washout)的问题，则必须另外再电连接两条分配驱动线。因此，一级栅极驱动电路必须同时电连接四条驱动线，则输出端的负载电容可能过大，造成栅极驱动电路设计上的困难。
发明内容
本发明的一实施例提供一种液晶显示装置，此液晶显示装置包含多级像素驱动电路及一个像素阵列，此多级像素驱动电路中的每一个像素驱动电路具有四个输出端，分别耦接于二条栅极线与二条分享线，以输出二个主要输出信号及二个分配输出信号。每一个像素驱动电路包含一个栅极驱动电路及四个薄膜晶体管，此栅极驱动电路具有一个输出端，用以提供一个输出信号，这四个薄膜晶体管的栅极耦接于此栅极驱动电路的输出端，这四个薄膜晶体管根据一个时钟脉冲信号及此栅极驱动电路的输出信号，分别驱动这二个主要输出信号及这二个分配输出信号，其中这二个主要输出信号及这二个分配输出信号的相位、时序皆相同。此像素阵列包含多级像素，其中每一个像素包含一个第一像素及一个第二像素，第一像素用以接收这二个主要输出信号中的一个主要输出信号、一个分配输出信号及耦接于一条数据线；第二像素用以接收和第一像素相同的主要输出信号，及耦接于此条数据线和第一像素，用以补偿第一像素的电位。
本发明的另一实施例提供一种液晶显示装置。此液晶显示装置包含多级像素驱动电路及一个像素阵列。此多级像素驱动电路中的每一个像素驱动电路具有四个输出端，分别耦接于二条栅极线与二条分享线，以输出二个主要输出信号及二个分配输出信号。每一个像素驱动电路包含一个第一次像素驱动电路及一个第二次像素驱动电路。第一次像素驱动电路包含一个第一栅极驱动电路及二个第一薄膜晶体管，这二个第一薄膜晶体管的栅极耦接于第一栅极驱动电路的输出端。第二次像素驱动电路包含一个第二栅极驱动电路及二个第二薄膜晶体管，这二个第二薄膜晶体管的栅极耦接于第二栅极驱动电路的输出端，其中这二个主要输出信号及这二个分配输出信号的相位、时序皆相同。此像素阵列包含多级像素，其中每一像素包含一个第一像素及一个第二像素。第一像素用以接收这二个主要输出信号中的一个主要输出信号、一个分配输出信号及耦接于一条数据线；第二像素用以接收和第一像素相同的主要输出信号，及耦接于此条数据线和第一像素，用以补偿第一像素的电位。其中第一栅极驱动电路和第二栅极驱动电路相同。
本发明的另一实施例提供一种液晶显示装置，此液晶显示装置包含多级像素驱动电路及一个像素阵列，此多级像素驱动电路中的每一个像素驱动电路具有四个输出端，分别耦接于二条栅极线与二条分享线，以输出二个主要输出信号及二个分配输出信号，其中这二个主要输出信号及这二个分配输出信号的相位、时序皆相同。每一个像素驱动电路包含一个第一次像素驱动电路，第一次像素驱动电路包含一个第一栅极驱动电路及一个第一薄膜晶体管，第一薄膜晶体管具有一栅极，耦接于第一栅极驱动电路的输出端，第一薄膜晶体管根据一个时钟脉冲信号及此第一栅极驱动电路的输出信号，输出一个主要输出信号。此像素阵列包含多级像素，其中每一个像素包含一个第一像素及一个第二像素，第一像素用以接收这二个主要输出信号中的一个主要输出信号、一个分配输出信号及耦接于一条数据线，第二像素用以接收和第一像素相同的主要输出信号，及耦接于此条数据线和第一像素，用以补偿第一像素的电位。
本发明的有益效果在于，本发明所提供的液晶显示装置，利用每一栅极驱动电路搭配四个薄膜晶体管、每一栅极驱动电路搭配二个薄膜晶体管或每一栅极驱动电路搭配一个薄膜晶体管，其中上述每一薄膜晶体管仅驱动像素驱动电路中的二个主要输出信号及二个分配输出信号的其中之一，且二个主要输出信号及二个分配输出信号的相位、时序皆相同。如此，可解决现有技术中输出端的负载电容过大的问题，因此，本发明将输出端的薄膜晶体管一分为多，以缩小输出端的薄膜晶体管的尺寸。
附图说明
图1为本发明的一实施例说明液晶显示装置的示意图；
图2说明像素驱动电路的示意图；
图3为说明像素驱动电路的二个主要输出信号及二个分配输出信号的时序的示意图；
图4为说明像素的示意图；
图5和图6为说明第一像素和第二像素的充电过程的示意图；
图7为本发明的第二实施例说明像素驱动电路的示意图；
图8为本发明的第三实施例说明像素驱动电路的示意图；
图9为本发明的第四实施例说明像素驱动电路的示意图。
其中，附图标记
100液晶显示装置
1020、1021、7021、9021、10021像素驱动电路
1043、1041、1039、1037、1035、1033像素
1022栅极驱动电路                  1024薄膜晶体管
70222、90222、100222第一栅极驱动电路
70242、90242、100242第二栅极驱动电路
90262、100262第三栅极驱动电路
90282第四栅极驱动电路             70224、90224、100224第一薄膜晶体管
70244、90244、100244第二薄膜晶体管
90264、100264第三薄膜晶体管
90284第四薄膜晶体管                 10222上拉电路
10224下拉控制电路                   10226下拉电路
1042第一像素                        1044第二像素
10442第一电容                       10422第二电容
10424第三电容                       10444第一开关
10426第二开关                       10428第三开关
7022、9022、10022第一次像素驱动电路
7024、9024、10024第二次像素驱动电路
9026、10026第三次像素驱动电路       9028第四次像素驱动电路
A、B节点                            CK时钟脉冲信号
D1、D2、Dm数据线                    Gn+1、Gn、Gn-1、Gn-2主要输出信号
Sn-1、Sn-2、Sn-3、Sn-4分配输出端
GS、GS1、GS2、GS3、GS4栅极信号
具体实施方式
请参照图1，图1为本发明的一实施例说明液晶显示装置100的示意图。液晶显示装置100包含多级像素驱动电路及像素阵列。如图1所示，像素驱动电路1020具有四个输出端分别连接于两条栅极线与两条分享线，以输出二个主要输出信号Gn-1与Gn-2及二个分配输出信号Sn-3与Sn-4；其中二个主要输出信号Gn-1与Gn-2用以开启像素1039、1037，二个分配输出信号Sn-3与Sn-4用以对像素1035，1033执行电荷分享，且二个主要输出信号Gn-1与Gn-2及二个分配输出信号Sn-3与Sn-4的相位、时序皆相同。但本发明并不受限于二个分配输出信号Sn-3与Sn-4对像素1035，1033执行电荷分享，像素1035、1033亦可由其他分配输出信号执行电荷分享。像素驱动电路1021具有四个输出端分别连接两条栅极线与两条分享线，以输出二个主要输出信号Gn与Gn+1及二个分配输出信号Sn-1与Sn-2；其中二个主要输出信号Gn与Gn+1用以驱动像素1041，1043，二个分配输出信号Sn-1与Sn-2用以对像素1039、1037执行电荷分享，但本发明并不受限于二个分配输出信号Sn-1与Sn-2对像素1039、1037执行电荷分享，像素1039、1037亦可由其他分配输出信号执行电荷分享，且二个主要输出信号Gn与Gn+1及二个分配输出信号Sn-1与Sn-2的相位、时序皆相同。但本发明并不受限于二个像素驱动电路，以及六个像素。此外，如图1所示，D1和D2为数据线，用以当像素被栅极线与分享线开启时，将显示数据所对应的电压，对像素充电，以使像素呈现对应于显示数据的亮度与色彩。
请参照图2和图3，图2为说明像素驱动电路1021的示意图，图3为说明像素驱动电路1020的二个主要输出信号Gn-1与Gn-2及二个分配输出信号Sn-3与Sn-4的时序与像素驱动电路1021的二个主要输出信号Gn与Gn+1及二个分配输出信号Sn-1与Sn-2的时序的示意图。如图2所示，像素驱动电路1021包含栅极驱动电路1022及四个薄膜晶体管1024。栅极驱动电路1022包含上拉电路10222、下拉控制电路10224及下拉电路10226。上拉电路10222用以接收像素驱动电路1020的主要输出信号Gn-1，并输出栅极信号GS至四薄膜晶体管1024的栅极；下拉控制电路10224用以接收栅极信号GS；下拉电路10226用以根据下拉控制电路10224的输出信号，将四个薄膜晶体管1024的源极的电位下拉至参考低电位，以关闭四薄膜晶体管1024。四个薄膜晶体管1024的栅极皆耦接于栅极驱动电路1022的输出端，四个薄膜晶体管1024根据时钟脉冲信号CK及栅极驱动电路1022输出的栅极信号GS，分别驱动二个主要输出信号Gn与Gn+1及二个分配输出信号Sn-1与Sn-2。因此，如图3所示，因为四薄膜晶体管1024皆耦接于栅极驱动电路1022的输出端，所以其中二个第n级主要输出端Gn及二个第m级分配输出端Sm的输出信号的相位、时序皆相同，同理像素驱动电路1020的二个主要输出信号Gn-1与Gn-2及二个分配输出信号Sn-3与Sn-4的相位、时序亦皆相同。
请参照图4，图4为说明像素1039的示意图。像素1039包含第一像素1042和第二像素1044。第一像素1042用以接收像素驱动电路1020的主要输出信号Gn-1、像素驱动电路1021的分配输出信号Sn-1及耦接于数据线Dm，但像素1039并不受限于由分配输出信号Sn-1执行电荷分享；第二像素1044用以接收像素驱动电路1020的主要输出信号Gn-1及耦接于数据线Dm和第一像素1042，用以补偿第一像素1042的电位。第一像素1042包含二第二电容10422、二第三电容10424、第二开关10426及第三开关10428。第二像素1044包含二第一电容10442及第一开关10444。另外，像素1043、1041、1037、1035、1033和像素1039的结构相同，在此不再赘述。
请参照图5和图6，图5和图6为说明第一像素1042和第二像素1044的充电过程的示意图。如图5所示，当主要输出信号Gn-1从逻辑低电位转变成逻辑高电位时，第一开关10444被开启，因此，数据线Dm的信号通过第一开关10444将二个第一电容10442充电至第一电位V1。此时，节点A的电位为第一电位V1。同理，第二开关10426被开启。因此，数据线Dm的信号通过第二开关10426对二个第二电容10422充电至第一电位V1。此时，节点B的电位亦为第一电位V1。另外，第三开关10428受分配输出信号Sn-1控制，此时分配输出信号Sn-1尚未致能，所以第三开关10428为关闭状态。如图6所示，当分配输出信号Sn-1的信号从逻辑低电位转变成逻辑高电位时(主要输出信号Gn-1已从逻辑高电位转变成逻辑低电位，所以第一开关10444和第二开关10426被关闭)，第三开关10428被开启，此时通过第三开关10428重新分配该二第一电容10442储存的电荷及该二第三电容10424的电荷，导致节点A的电位下降以及节点B的电位提升。所以，通过节点A的电位和节点B的电位不同，可解决液晶面板色偏(washout)的问题。
请参照图7，图7为本发明的第二实施例说明像素驱动电路7021的示意图。像素驱动电路7021包含第一次像素驱动电路7022及第二次像素驱动电路7024。第一次像素驱动电路7022包含第一栅极驱动电路70222及二第一薄膜晶体管70224，其中第一栅极驱动电路70222和栅极驱动电路1022相同，在此不再赘述。二个第一薄膜晶体管70224的栅极耦接于第一栅极驱动电路70222的输出端，二个第一薄膜晶体管70224根据时钟脉冲信号CK及第一栅极驱动电路70222输出的栅极信号GS1，分别驱动主要输出信号Gn及分配输出信号Sn-1。第二次像素驱动电路7024包含第二栅极驱动电路70242及二个第二薄膜晶体管70244，其中第二栅极驱动电路70242和栅极驱动电路1022相同，在此不再赘述。二个第二薄膜晶体管70244的栅极耦接于第二栅极驱动电路70242的输出端，第二薄膜晶体管70244根据时钟脉冲信号CK及第二栅极驱动电路70242输出的栅极信号GS2，分别驱动主要输出信号Gn+1及分配输出信号Sn-2。其中二第一薄膜晶体管70224和二第二薄膜晶体管70244的栅极所驱动的二个主要输出信号Gn与Gn+1及二个分配输出信号Sn-1与Sn-2的时序图，请参照图3。但像素驱动电路7021并不受限于上述输出信号的方式，像素驱动电路7021的另一输出信号的方式系为第一次像素驱动电路7022输出主要输出信号Gn及分配输出信号Sn-2和第二次像素驱动电路7024输出主要输出信号Gn+1及分配输出信号Sn-1，或第一次像素驱动电路7022输出主要输出信号Gn及Gn+1和第二次像素驱动电路7024输出分配输出信号Sn-1及Sn-2。
请参照图8，图8为本发明的第三实施例说明像素驱动电路9021的示意图。第n级像素驱动电路9021包含第一次像素驱动电路9022、第二次像素驱动电路9024、第三次像素驱动电路9026及第四次像素驱动电路9028。第一次像素驱动电路9022包含第一栅极驱动电路90222及第一薄膜晶体管90224，其中第一栅极驱动电路90222和栅极驱动电路1022相同，在此不再赘述。第一薄膜晶体管90224具有一栅极，耦接于第一栅极驱动电路90222的输出端，第一薄膜晶体管90224根据时钟脉冲信号CK及第一栅极驱动电路90222的输出信号GS1，驱动主要输出信号Gn。第二次像素驱动电路9024包含第二栅极驱动电路90242及第二薄膜晶体管90244，其中第二栅极驱动电路90242和栅极驱动电路1022相同，在此不再赘述。第二薄膜晶体管90244具有一栅极，耦接于第二栅极驱动电路90242的输出端，第二薄膜晶体管90244根据时钟脉冲信号CK及第二栅极驱动电路90242的输出信号GS2，驱动分配输出信号Sn-1。第三次像素驱动电路9026包含第三栅极驱动电路90262及第三薄膜晶体管90264，其中第三栅极驱动电路90262和栅极驱动电路1022相同，在此不再赘述。第三薄膜晶体管90264具有栅极，耦接于第三栅极驱动电路90262的输出端，第三薄膜晶体管90264根据时钟脉冲信号CK及第三栅极驱动电路90262的输出信号GS3，驱动主要输出信号Gn+1。第四次像素驱动电路9028包含第四栅极驱动电路90282及第四薄膜晶体管90284，其中第四栅极驱动电路90282和栅极驱动电路1022相同，在此不再赘述。第四薄膜晶体管90284具有栅极，耦接于第四栅极驱动电路90282的输出端，第四薄膜晶体管90284根据时钟脉冲信号CK及第四栅极驱动电路90282的输出信号GS4，驱动分配输出信号Sn-2。其中第一薄膜晶体管90224、第二薄膜晶体管90244、第三薄膜晶体管90264、第四薄膜晶体管90284的栅极所驱动的二个主要输出信号Gn与Gn+1及二个分配输出信号Sn-1与Sn-2的时序图，请参照图3。但像素驱动电路9021并不受限于上述输出信号的方式。
请参照图9，图9为本发明的第四实施例说明像素驱动电路10021的示意图。图9的像素驱动电路10021包含第一次像素驱动电路10022、第二次像素驱动电路10024及第三次像素驱动电路10026。第一次像素驱动电路10022包含第一栅极驱动电路100222及第一薄膜晶体管100224，其中第一栅极驱动电路100222和栅极驱动电路1022相同，在此不再赘述。第一薄膜晶体管100224具有一栅极，耦接于第一栅极驱动电路100222的输出端，第一薄膜晶体管100224根据时钟脉冲信号CK及第一栅极驱动电路100222的输出信号GS1，驱动主要输出信号Gn。第二次像素驱动电路10024包含第二栅极驱动电路100242及第二薄膜晶体管100244，其中第二栅极驱动电路100242和栅极驱动电路1022相同，在此不再赘述。第二薄膜晶体管100244具有一栅极，耦接于第二栅极驱动电路100242的输出端，第二薄膜晶体管100244根据时钟脉冲信号CK及第二栅极驱动电路100242的输出信号GS2，驱动分配输出信号Sn-1。第三次像素驱动电路10026包含第三栅极驱动电路100262及二个第三薄膜晶体管100264，其中第三栅极驱动电路100262和栅极驱动电路1022相同，在此不再赘述。二个第三薄膜晶体管100264具有栅极，耦接于第三栅极驱动电路100262的输出端，二个第三薄膜晶体管100264根据时钟脉冲信号CK及第三栅极驱动电路100262的输出信号GS3，驱动主要输出信号Gn+1与Sn-2。其中第一薄膜晶体管100224、第二薄膜晶体管100244及二第三薄膜晶体管100264的栅极所驱动的二个主要输出信号Gn与Gn+1及二个分配输出信号Sn-1与Sn-2的时序图，请参照图3。但像素驱动电路10021并不受限于上述输出信号的方式。
综上所述，本发明所提供的液晶显示装置，利用每一栅极驱动电路搭配四个薄膜晶体管、每一栅极驱动电路搭配二个薄膜晶体管或每一栅极驱动电路搭配一个薄膜晶体管，其中上述每一薄膜晶体管仅驱动像素驱动电路中的二个主要输出信号及二个分配输出信号的其中之一，且二个主要输出信号及二个分配输出信号的相位、时序皆相同。如此，可解决现有技术中输出端的负载电容过大的问题，因此，本发明将输出端的薄膜晶体管一分为多，以缩小输出端的薄膜晶体管的尺寸。
当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (10)

1.一种液晶显示装置，其特征在于，包含：
多级像素驱动电路，其中每一像素驱动电路具有四个输出端，分别耦接于两条栅极线与两条分享线，以输出两个主要输出信号及两个分配输出信号，该像素驱动电路包含：一栅极驱动电路，具有一输出端，用以提供一输出信号；及四个薄膜晶体管，该四个薄膜晶体管的栅极耦接于该栅极驱动电路的输出端，该四个薄膜晶体管根据一时钟脉冲信号及该栅极驱动电路的输出信号，分别输出该两个主要输出信号及该两个分配输出信号，其中该两个主要输出信号及该两个分配输出信号的相位、时序皆相同；及
一像素阵列，包含多级像素，其中每一像素包含：一第一像素，用以接收该两个主要输出信号中的一个主要输出信号、该像素驱动电路的下一级像素驱动电路的两个分配输出信号中的一个分配输出信号及耦接于一数据线；及一第二像素，用以接收该两个主要输出信号中的该主要输出信号，及耦接于该数据线和该第一像素，以补偿该第一像素的电位，其中该第二像素包含：两个第一电容；及一第一开关，具有一控制端，用以根据该主要输出信号和该数据线的信号，以对该两个第一电容充电至一第一电位；
其中该第一像素包含：两个第二电容；两个第三电容；一第二开关，具有一控制端，用以根据该主要输出信号和该数据线的信号对该两个第二电容充电至该第一电位；及一第三开关，具有一控制端，用以根据该下一级像素驱动电路的该分配输出信号，通过该两个第三电容，重新分配该两个第一电容储存的电荷及该两个第三电容的电荷。
2.根据权利要求1所述的液晶显示装置，其特征在于，该栅极驱动电路包含：
一上拉电路，用以接收一前一级像素驱动电路的主要输出信号，并输出一栅极信号至该四个薄膜晶体管的栅极；
一下拉控制电路，用以接收该栅极信号；
一下拉电路，用以根据该下拉控制电路的输出信号，以关闭该四个薄膜晶体管。
3.一种液晶显示装置，其特征在于，包含：
多级像素驱动电路，其中每一像素驱动电路具有四个输出端，分别耦接于两条栅极线与两条分享线，以输出两个主要输出信号及两个分配输出信号，其中该两个主要输出信号及该两个分配输出信号的相位、时序皆相同，该像素驱动电路包含：一第一次像素驱动电路以及一第二次像素驱动电路；其中该第一次像素驱动电路包含：一第一栅极驱动电路；及两个第一薄膜晶体管，该两个第一薄膜晶体管的栅极耦接于该第一栅极驱动电路的输出端；该第二次像素驱动电路包含：一第二栅极驱动电路；及两个第二薄膜晶体管，该两个第二薄膜晶体管的栅极耦接于该第二栅极驱动电路的输出端；及
一像素阵列，包含多级像素，其中每一像素包含：一第一像素，用以接收该两个主要输出信号中的一主要输出信号、该像素驱动电路的下一级像素驱动电路的两个分配输出信号中的一分配输出信号及耦接于一数据线；及一第二像素，用以接收该两个主要输出信号中的该主要输出信号、及耦接于该数据线和该第一像素，用以补偿该第一像素的电位，其中该第二像素包含：两个第一电容；及一第一开关，具有一控制端，用以根据该主要输出信号和该数据线的信号对该两个第一电容充电至一第一电位；
其中该第一像素包含：两个第二电容；两个第三电容；一第二开关，具有一控制端，用以根据该主要输出信号和该数据线的信号，对该两个第二电容充电至该第一电位；及一第三开关，具有一控制端，用以根据该下一级像素驱动电路的该分配输出信号，通过该两个第三电容，重新分配该两个第一电容储存的电荷及该两个第三电容的电荷。
4.根据权利要求3所述的液晶显示装置，其特征在于，该两个第一薄膜晶体管根据一时钟脉冲信号及该第一栅极驱动电路的输出信号，分别输出该两个主要输出信号中的一主要输出信号及该两个分配输出信号中的一分配输出信号，以及该两个第二薄膜晶体管根据该时钟脉冲信号及该第二栅极驱动电路的输出信号，分别输出该两个主要输出信号中的另一主要输出信号及该两个分配输出信号中的另一分配输出信号。
5.根据权利要求3所述的液晶显示装置，其特征在于，该两个第一薄膜晶体管根据一时钟脉冲信号及该第一栅极驱动电路的输出信号，输出该两个主要输出信号，以及该两个第二薄膜晶体管根据该时钟脉冲信号及该第二栅极驱动电路的输出信号，输出该两个分配输出信号。
6.根据权利要求3所述的液晶显示装置，其特征在于，该第一栅极驱动电路包含：
一上拉电路，用以接收一前一级像素驱动电路的主要输出信号，并输出一栅极信号至该两个第一薄膜晶体管的栅极；
一下拉控制电路，用以接收该栅极信号；
一下拉电路，用以根据该下拉控制电路的输出信号，以关闭该两个第一薄膜晶体管。
7.一种液晶显示装置，其特征在于，包含：
多级像素驱动电路，其中每一像素驱动电路具有四个输出端，分别耦接于两个栅极线与两个分享线，以输出两个主要输出信号及两个分配输出信号，其中该两个主要输出信号及该两个分配输出信号的相位、时序皆相同，该像素驱动电路包含：一第一次像素驱动电路及一第一薄膜晶体管；该第一次像素驱动电路包含：一第一栅极驱动电路；及该第一薄膜晶体管，具有一栅极，耦接于该第一栅极驱动电路的输出端，该第一薄膜晶体管根据一时钟脉冲信号及该第一栅极驱动电路的输出信号，输出该两个主要输出信号中的一主要输出信号；及
一像素阵列，包含多级像素，其中每一像素包含：一第一像素，用以接收该两个主要输出信号中的一主要输出信号、该像素驱动电路的下一级像素驱动电路的两个分配输出信号中的一分配输出信号及耦接于一数据线；及一第二像素，用以接收该两个主要输出信号中的该主要输出信号、及耦接于该数据线和该第一像素，用以补偿该第一像素的电位，其中该第二像素包含：两个第一电容；及一第一开关，具有一控制端，用以根据该主要输出信号和该数据线的信号对该两个第一电容充电至一第一电位；
其中该第一像素包含：两个第二电容；两个第三电容；一第二开关，具有一控制端，用以根据该主要输出信号和该数据线的信号对该两个第二电容充电至该第一电位；及一第三开关，具有一控制端，用以根据该下一级像素驱动电路的该分配输出信号，通过该两个第三电容，重新分配该两个第一电容储存的电荷及该两个第三电容的电荷。
8.根据权利要求7所述的液晶显示装置，其特征在于，该像素驱动电路另包含：
一第二次像素驱动电路，包含：一第二栅极驱动电路；及一第二薄膜晶体管，具有一栅极，耦接于该第二栅极驱动电路的输出端，该第二薄膜晶体管根据该时钟脉冲信号及该第二栅极驱动电路的输出信号，输出该两个分配输出信号中的一分配输出信号；
一第三次像素驱动电路，包含：一第三栅极驱动电路；及一第三薄膜晶体管，具有一栅极，耦接于该第三栅极驱动电路的输出端，该第三薄膜晶体管根据该时钟脉冲信号及该第三栅极驱动电路的输出信号，输出该两个主要输出信号中的另一主要输出信号；及
一第四次像素驱动电路，包含：一第四栅极驱动电路；及
一第四薄膜晶体管，具有一栅极，耦接于该第四栅极驱动电路的输出端，该第四薄膜晶体管根据该时钟脉冲信号及该第四栅极驱动电路的输出信号，输出该两个分配输出信号中的另一分配输出信号。
9.根据权利要求7所述的液晶显示装置，其特征在于，该像素驱动电路另包含：
一第二次像素驱动电路，包含：一第二栅极驱动电路；及一第二薄膜晶体管，具有一栅极，耦接于该第二栅极驱动电路的输出端，该第二薄膜晶体管根据该时钟脉冲信号及该第二栅极驱动电路的输出信号，输出该两个主要输出信号中的另一主要输出信号；
一第三次像素驱动电路，包含：一第三栅极驱动电路；及
二第三薄膜晶体管，具有一栅极，耦接于该第三栅极驱动电路的输出端，该两个第三薄膜晶体管根据该时钟脉冲信号及该第三栅极驱动电路的输出信号，输出该两个分配输出信号。
10.根据权利要求7所述的液晶显示装置，其特征在于，该第一栅极驱动电路包含：
一上拉电路，用以接收一前一级像素驱动电路的主要输出端的输出信号，并输出一栅极信号至该第一薄膜晶体管的栅极；
一下拉控制电路，用以接收该栅极信号；
一下拉电路，用以根据该下拉控制电路的输出信号，以关闭该第一薄膜晶体管。
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