CN101562047B

CN101562047B - 移位寄存器及液晶显示栅极驱动装置

Info

Publication number: CN101562047B
Application number: CN2008101041126A
Authority: CN
Inventors: 胡明
Original assignee: Beijing BOE Optoelectronics Technology Co Ltd
Current assignee: BOE Technology Group Co Ltd; K Tronics Suzhou Technology Co Ltd
Priority date: 2008-04-15
Filing date: 2008-04-15
Publication date: 2011-08-24
Anticipated expiration: 2028-04-15
Also published as: CN101562047A

Abstract

本发明涉及一种移位寄存器及栅极驱动装置。该移位寄存器可以包括二个薄膜晶体管以及由薄膜晶体管及电容构成的补偿开启电压单元、第一低电平保持单元和第二低电平保持单元；栅极驱动电路由上述多个移位寄存器组成。该移位寄存器及使用该移位寄存器的栅极驱动电路，通过补偿开启电压单元补偿薄膜晶体管的开启电压，从而使得该薄膜晶体管工作一段时间后，虽然其开启电压逐渐偏移，但经过补偿后仍能使其工作，可延长该薄膜晶体管的寿命；并且，在不需要该薄膜晶体管工作时，通过第一低电平保持单元可以一直保持该薄膜晶体管处于关闭状态，进一步延长其使用寿命。

Description

移位寄存器及液晶显示栅极驱动装置

技术领域

本发明涉及一种移位寄存器，特别是一种用于液晶显示的移位寄存器及液晶显示栅极驱动装置。

背景技术

一般来讲，一个有源驱动显示设备，例如液晶显示，是一个像素阵列在数据线和扫描线交错的矩阵当中的。在这里，像素阵列的横向部分是由扫描线组成，该扫描线则是由一个移位寄存器作为扫描驱动来给像素阵列提供信号。

上述移位寄存器主要是由非晶硅薄膜晶体管组成，虽然非晶硅薄膜晶体管具有比较低的迁移率，但是，在关闭状态下具有非常低的漏电流以及在大面积布置的情况下具有比较一致的开启电压，因此，非晶硅薄膜晶体管作为移位寄存器的基本元件越来越受到重视。

如图1所示，为现有移位寄存器的工作原理示意图。该移位寄存器主要包括两个部分，一部分为节点控制电路1，另一部分为通过节点控制的输出电路2，其中，通过节点控制电路1产生的节点A用于控制非晶硅薄膜晶体管TA的开启状态，产生的节点B用于控制非晶硅薄膜晶体管TB的开启状态。该电路中，节点A控制TA的开启状态主要有两种情况，其工作时序图分别如如图2和图3所示，其中VGH为高电平输入端、VGL为低电平输入端、CLK为时钟信号、G(n-1)、G(n)、G(n+1)为相邻移位寄存器的输出信号。图1中的移位寄存器按照图2中的工作时序工作时，该移位寄存器的主要优点是：非晶硅薄膜晶体管TA的占空比比图3的小50％。但是，由于当输出信号G(n) 由高电平拉为低电平时，都是由非晶硅薄膜晶体管TB的开关来完成的。一般设计非晶硅薄膜晶体管TB的宽长比(即，晶体管制作中沟道的宽度和长度的比值，该比值与晶体管的工作电流成正比)要小于非晶硅薄膜晶体管TA的宽长比，所以容易造成输出端由高电平变为低电平的延迟，而且给作为拉低输出电平的非晶硅薄膜晶体管TB带来很大的压力。如果按照图3中的时序来工作，首先非晶硅薄膜晶体管TA的占空比比图2大50％，这样很容易增加非晶硅薄膜晶体管TA的开启电压的偏移，从而减少非晶硅薄膜晶体管TA的寿命。但是，采用图3的工作时序也有其自身的优点，非晶硅薄膜晶体管TA在时钟信号CLK由高电平变为低电平的时候，还是开启状态，所以可以通过非晶硅薄膜晶体管TA来使输出端放电，将其拉为低电平。这样既可以减少输出的延迟，也可以减少作为拉低输出电平的非晶硅薄膜晶体管TB的压力。

但是，不管图1的移位寄存器是按照图2还是图3的时序来工作，都会面临一个同样的问题是，当偏置电压运用在非晶硅薄膜晶体管的栅极上面，非晶硅薄膜晶体管的开启电压开始随着偏置电压的极性为正电压而增加。当非晶硅薄膜晶体管用来作为像素的驱动的时候，非晶硅薄膜晶体管的工作占空比非常小，典型的在0.1％到0.2％之间，因此，它处于开启的时间相对关闭的时间来说比较短，基本上开启时间不会受到什么影响。但是，作为像素驱动的移位寄存器电路中，非晶硅薄膜晶体管的占空比比较大，基本在5％-10％之间，甚至更大，这样在栅极正向偏置电压下面，非晶硅薄膜晶体管的工作电流会下降，而且开启电压的偏移也会越来越大，最后阻止非晶硅薄膜晶体管正常工作。在图1所示的移位寄存器中，表现为：主要的非晶硅薄膜晶体管TA的开启电压的大小会逐渐升高，并且越来越大，节点A的电压不能再开启非晶硅薄膜晶体管TA，从而影响非晶硅薄膜晶体管TA的寿命，导致电路不能正常工作。

发明内容

本发明的目的是为了解决用于控制输出信号的非晶硅薄膜晶体管的开启电压会随着工作时间的增加，偏移越来越大的问题，提供一种移位寄存器及使用该移位寄存器的栅极驱动电路，以使得液晶显示器的栅极驱动电路具有低成本、低功耗，使用寿命长的优点。

为了实现上述目的，本发明提供了一种移位寄存器，包括：

第一薄膜晶体管，其漏极连接第一时钟信号输入端，源极连接输出信号端；

第二薄膜晶体管，其漏极分别与所述第一薄膜晶体管的源极和所述输出信号端相连接，源极连接低电平信号输入端；

补偿开启电压单元，用于补偿所述第一薄膜晶体管的栅极的开启电压，分别与第二时钟信号输入端、第三时钟信号输入端、第一输入信号端、所述输出信号端、所述第一薄膜晶体管的栅极和所述低电平信号输入端相连接；

第一低电平保持单元，用于当所述输出信号为低电平时，保持所述补偿开启电压单元输出低电平信号状态，分别与第二输入信号端、第三输入信号端、所述第一薄膜晶体管的栅极和所述低电平信号输入端相连接；

第二低电平保持单元，用于当所述输出信号为低电平时，保持所述输出信号的状态，分别与所述第一输入信号端、所述第三时钟信号输入端、所述第二薄膜晶体管的栅极和所述低电平信号输入端相连接。

为了实现上述目的，本发明还提供了一种液晶显示栅极驱动装置，包括：沉积在液晶显示器阵列基板上的多个移位寄存器；

所述多个移位寄存器中，当前移位寄存器的第一输入信号端和与其相邻的前一个移位寄存器的输出信号端连接；当前移位寄存器的第二输入信号端和与其相隔两个的前一个移位寄存器的输出信号端连接；当前移位寄存器的第三输入信号端和与其相隔一个的下一个移位寄存器的输出信号端连接；

所述多个移位寄存器中，各个移位寄存器均连接四个时钟信号输入端中的三个，所述四个时钟信号为依次输出高电平的第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号。

由以上技术方案可知，本发明提供的移位寄存器及使用该移位寄存器的栅极驱动电路，通过补偿开启电压单元补偿某一重要薄膜晶体管的开启电压，从而使得该薄膜晶体管工作一段时间后，虽然其开启电压随着正偏置电压而逐渐增加，但经过补偿后加于其上的开启电压仍能使其工作，使得该非晶硅薄膜晶体管的使用寿命延长；并且，在不需要上述重要的薄膜晶体管工作时，通过第一低电平保持单元可以一直保持重要的薄膜晶体管处于关闭状态，进一步延长其使用寿命。同时，该移位寄存器还可以实现输出信号的输出电平快速的由高电平转化为低电平，并且，当输出信号需要输出为低电平时，能够很好的保持输出信号的低电平状态。

下面通过具体实施例并结合附图对本发明做进一步的详细描述。

附图说明

图1为现有移位寄存器的工作原理示意图；

图2为现有移位寄存器的工作时序图；

图3为现有移位寄存器的另一工作时序图；

图4为本发明移位寄存器实施例一的结构示意图；

图5为本发明移位寄存器实施例二的结构示意图；

图6为本发明实施例二的移位寄存器的工作时序图；

图7为本发明液晶显示栅极驱动装置实施例的结构示意图；

图8为本发明液晶显示栅极驱动装置实施例的时钟信号时序图。

具体实施方式

本发明的实施例提供的移位寄存器，在电路实现上，能够通过补偿开启电压单元补偿某一重要薄膜晶体管的开启电压，从而使得该薄膜晶体管工作一段时间后，虽然其开启电压随着正偏置电压而逐渐增加，但经过补偿后加于其上的开启电压仍能使其工作；并且，在不需要该薄膜晶体管工作时，通过一低电平保持单元可以使其一直维持关闭状态，从而，增加了该重要的薄膜晶体管的使用寿命。

如图4所示，为本发明移位寄存器实施例一的结构示意图，包括：

第一薄膜晶体管T1，其漏极连接第一时钟信号输入端CLK21，源极连接输出信号端(OUT)；第二薄膜晶体管T2，其漏极分别与第一薄膜晶体管T1的源极和输出信号端(OUT)相连接，源极连接低电平输入端(VSS)；

补偿开启电压单元31，用于补偿第一薄膜晶体管T1的栅极的开启电压，分别与第二时钟信号输入端CLK22、第三时钟信号输入端CLK23、第一输入信号端IN41、输出信号端(OUT)、第一薄膜晶体管T1的栅极和低电平输入端(VSS)相连接；第一低电平保持单元32，用于当输出信号端(OUT)输出信号为低电平时，保持补偿开启电压单元32输出低电平信号的状态，分别与第二输入信号端IN42、第三输入信号端IN43、第一薄膜晶体管T1的栅极和低电平输入端(VSS)相连接；第二低电平保持单元33，用于当输出信号端(OUT)输出信号为低电平时，保持输出信号的状态，分别与第一输入信号端IN41、第三时钟信号输入端CLK23、第二薄膜晶体管T2的栅极和低电平输入端(VSS)相连接。其中，补偿开启电压单元31还可以包括：第一单元311，用于对第一薄膜晶体管T1的栅极进行放电，分别与第二时钟信号输入端CLK22、第一薄膜晶体管T1的栅极和输出信号端(OUT)相连接；第二单元312，用于补偿第一薄膜晶体管T1的栅极的开启电压，分别与第三时钟信号输入端CLK23、第一输入信号端IN41、第一薄膜晶体管T1的栅极、低电平输入端(VSS)及第一单元311相连接。

当T1由于开启时间的增加以及其上正偏置电压的作用，其开启电压增加后，由于补偿开启电压单元31对节点A的电压的补偿作用，可以使T1的开启电压总是可以将T1打开，使其正常工作；并且在输出信号端(OUT)保持低电平时，可以通过第一低电平保持单元32，使得节点A的电压一直为低电平，从而T1将保持关闭状态，不会因为干扰使得节点A的电压上升，从而导致T1被误打开。另外第三低电平保持单元33可以使得节点C在大部分时间里都处于高电平，那么T2就可以处于开启状态，由于T2的源极连接低电平VSS，因此其漏极，即输出信号端可以始终保持低电平。

本实施例提供的移位寄存器，能够通过补偿开启电压单元补偿某一重要薄膜晶体管的开启电压，从而使得该薄膜晶体管工作一段时间后，虽然其开启电压随着正偏置电压而逐渐增加，但经过补偿后加于其上的开启电压仍能使其工作；并且，在不需要该薄膜晶体管工作时，通过第一低电平保持单元可以使其一直维持关闭状态，从而，增加了该重要的薄膜晶体管的使用寿命；同时由T2的拉低作用，还可以使得输出信号能够较好的保持低电平的状态，可以防止信号的干扰。

如图5所示，为本发明移位寄存器实施例二的结构示意图，除了包括如图4所示的薄膜晶体管T1、T2外，补偿开启电压单元31的第一单元311还可以包括：第三薄膜晶体管T3，其栅极连接第二时钟信号输入端CLK22，源极与第一薄膜晶体管T1的栅极连接；第四薄膜晶体管T4，其漏极与第三薄膜晶体管T3的漏极连接，栅极分别与第三薄膜晶体管T3的源极和第一薄膜晶体管T1的栅极连接，源极分别与第二薄膜晶体管T2的漏极、第一薄膜晶体管T1的源极和输出信号端(OUT)连接。第二单元312还可以包括：第七薄膜晶体管T7，其漏极和栅极连接第一输入信号端IN41，源极连接第一补偿电容C1的一端；第八薄膜晶体管T8，其漏极和栅极连接第三时钟信号输入端CLK23，源极与第一薄膜晶体管T1的栅极和第一补偿电容C1的另一端相连接；第九薄膜晶体管T9，其漏极与第七薄膜晶体管T7的源极连接，栅极连接第三时钟信号输入端CLK23，源极连接低电平信号输入端(VSS)。

第一低电平保持单元32还可以包括：第十薄膜晶体管T10，其漏极与第一薄膜晶体管T1的栅极连接，栅极连接第二补偿电容C2的一端，源极连接第二补偿电容C2的另一端和低电平信号输入端(VSS)；第十一薄膜晶体管 T11，其漏极与第十薄膜晶体管T10的栅极连接，栅极连接第二输入信号端IN42，源极连接第二补偿电容C2的另一端和低电平信号输入端(VSS)；第十二薄膜晶体管T12，其漏极和栅极连接第三输入信号端IN43，源极连接第十薄膜晶体管T10的栅极和第十一薄膜晶体管T11的漏极。

第二低电平保持单元33可以包括：第五薄膜晶体管T5，其漏极和栅极连接第三时钟信号输入端CLK23，源极与第二薄膜晶体管T2的栅极连接；第六薄膜晶体管T6，其漏极与第二薄膜晶体管T2的栅极和第五薄膜晶体管T5的源极连接，栅极连接第一输入信号端IN41和第三电容C3的一端，源极连接低电平信号输入端(VSS)和第三电容C3的另一端。

如图6所示，为图5所示移位寄存器的工作时序图，其三个时钟信号和三个输入信号如图6中所示，将该时序图的一部分划分为六个阶段，其具体工作原理为：

在t1阶段之前节点C和节点D为高电平，此时第十薄膜晶体管T10和第二薄膜晶体管T2处于导通状态，这样可以保证第二薄膜晶体管T2的栅极为低电平以后输出信号端OUT为低电平。

当进入t1阶段时，第二输入信号端IN42为高电平，同时第三时钟信号输入端CLK23为高电平，此时，第八薄膜晶体管T8、第九薄膜晶体管T9、第十一薄膜晶体管T11和第五薄膜晶体管T5处于开启状态。第八薄膜晶体管T8打开后，使得节点A的电压为高电平，同时第九薄膜晶体管T9打开后，使得节点B的电压为低电平，因此，第一电容C1被充电；第十一薄膜晶体管T11打开后，使得节点C的电压处于低电平，这样第十薄膜晶体管T10处于关闭状态；由于第五薄膜晶体管T5打开后，使得节点D的电压变为高电平，这样第二薄膜晶体管T2将保持开启状态，输出信号端OUT将维持低电平。

当t1阶段结束，到t2阶段时，此时第三时钟信号输入端CLK23和第二输入信号端IN42变为低电平，同时第二时钟信号输入端CLK22变为高电平。由于t1阶段中节点A的电压为高电平，第四薄膜晶体管T4和第一薄膜晶体管T1处于开启状态；此时，第二时钟信号输入端CLK22为高电平，所以第三薄膜晶体管T3为开启状态。由上可知，第一薄膜晶体管T1、第二薄膜晶体管T2、第三薄膜晶体管T3和第四薄膜晶体管T4都处于开启状态，形成回路对节点A进行放电，直到节点A的电压稍微小于第四薄膜晶体管T4的开启电压。在这里，设计该移位寄存器的电路时，第四薄膜晶体管T4和第一薄膜晶体管T1都是由多个相同开启电压的氢化非晶硅薄膜晶体管组成的，根据个数不一样形成不同的宽长比的薄膜晶体管，所以具有相同的开启电压；并且设计第四薄膜晶体管T4和第一薄膜晶体管T1的栅极和源极都是与相同的点相连接，因此，其偏置电压也基本上相等，也就是通过放电一直到节点A的电压稍微小于第一薄膜晶体管T1的开启电压即可。此时，输出信号端(OUT)的电压仍为低电平。

当t2阶段结束，到达t3阶段时，第二时钟信号输入端CLK22由高电平变成为低电平，第一输入信号端IN41为高电平，此时，第七薄膜晶体管T7开启，由于CLK23是低电平的，因此，第九薄膜晶体管T9处于关闭状态，所以节点B变为高电平。此时，第一存储电容C1具有保持两端电压差的特性，所以节点A的电压变为上一t2阶段时放电后的电压加上节点B此时增加的电压，因此，节点A此时的电压将远远大于第一薄膜晶体管T1的开启电压。T1开启，此时CLK21为低电平，输出信号端(OUT)为低电平。

当t3阶段结束，到达t4阶段时，第一时钟信号输入端CLK21变为高电平，由于第一薄膜晶体管T1处于开启状态，第二薄膜晶体管T2处于关闭状态，所以输出信号端(OUT)变为高电平。

当t4阶段结束，到达t5阶段时，第一时钟信号输入端CLK21变为低电平，此时，第三时钟信号CLK23变为高电平，此时，第八薄膜晶体管T8、第九薄膜晶体管T9和第五薄膜晶体管T5处于开启状态。这样节点A还是处于高电平，第一薄膜晶体管T1也处于开启状态。由于第一时钟信号CLK23为低电平，所以可以用第一薄膜晶体管T1把输出信号端(OUT)的高电平拉为低电平。同时由于第五薄膜晶体管T5处于开启状态，所以节点D为高电平，第二薄膜晶体管T2也处于开启状态，也可用第二薄膜晶体管T2拉低输出信号端(0UT)的电压。

当t5阶段结束，到达t6阶段时，第三时钟信号输入端CLK23变为低电平，此时第二时钟信号输入端CLK22变为高电平，此时，第三薄膜晶体管T3处于开启状态；同时，第三输入信号端IN43处于高电平，第十二薄膜晶体管T12开启，节点C变为高电平，第十薄膜晶体管T10处于开启状态。开启的T3和T10把节点A变为低电平，此时，第四薄膜晶体管T4和第一薄膜晶体管T1都处于关闭状态。

当t6阶段结束后，由于第二存储电容C2的作用，可以使节点C保持处于高电平，因此第十薄膜晶体管T10仍处于开启状态，使节点A一直处于低电平状态，一直到下一帧的第二输入信号端的输出电平变为高电平时节点C才变为低电平，从而保证在不需要第一薄膜晶体管T1工作的时候，节点A的电压一直为低电平。同时，由于第三电容C3的储能作用，节点D也一直处于高电平，则第二薄膜晶体管T2一直保持开启状态，从而保证了T1在不需要工作的时候，输出信号端(OUT)一直维持低电平。一直到下一帧的第一输入信号端为高电平时，节点D才变为低电平，从而关闭第二薄膜晶体管T2。

在图6中，当第三时钟信号输入端CLK23处于高电平的时候，第一补偿电容C1的作用，使得节点A和节点D之间存在一个较高的电压差；当时钟信号CLK21变为低电平时，第二时钟信号输入端CLK22变为高电平，第三薄膜晶体管T3、第四薄膜晶体管T4、第一薄膜晶体管T1和第二薄膜晶体管T2开启，T1、T2、T3和T4形成的回路用于对节点A进行放电，直到节点A的电压稍微的小于第四薄膜晶体管T4的开启电压。由于T4和T1具有相同的开启电压，当T1的开启电压发生偏移的时候，非晶硅薄膜晶体管T4的开启电压同时也会发生偏移，这样节点A通过第二时钟信号输入端CLK22为高电平的阶段放电后，仍然保持稍微低于T1的开启电压，当下一个输入信号到来的时候，T1肯定能够打开，从而解决了由于T1开启电压的偏移而导致电路不能正常工作的问题。

同时当第一时钟信号输入端CKL21变成低电平的时候，T1还是开启的状态，可以使输出信号端(OUT)输出电压拉为低电平，这样可以减轻T2对OUT拉为低电平的压力；同时由于氢化非晶硅薄膜晶体管T2也处在开启状态，所以也用于拉低输出信号端(OUT)的电平。因此，T2和T1同时对输出信号端(OUT)作用，拉低其电平，从而减少输出电压由高电平变为低电平时候的延迟。并且，T2在本移位寄存器中处于非工作状态的时候，一直保持开启状态。这样可以一直保持输出信号端(OUT)为低电平状态，可以起一个稳定的输出的作用，防止信号干扰，一直到下一帧的与该移位寄存器相邻的前一个移位寄存器输出为高电平的时候，即第一输入信号端IN41为高电平时，节点D变为低电平，T11才处于关闭状态。

本发明实施例的移位寄存器，能够通过补偿开启电压单元补偿某一重要薄膜晶体管的开启电压，从而使得该薄膜晶体管工作一段时间后，虽然其开启电压随着正偏置电压而逐渐增加，但经过补偿后加于其上的开启电压仍能使其工作，增加了该重要的薄膜晶体管的使用寿命；并且，在不需要该薄膜晶体管工作时，通过第一低电平保持单元可以使其一直维持关闭状态，进一步可以减少该薄膜晶体管的工作时间，延长使用寿命。同时还能够解决输出信号的电平要快速的由高电平变为低电平时给拉低电平薄膜晶体管带来的负担重的问题，以及输出信号为低电平时，要较好的保持低电平状态的问题。

如图7所示，为本发明液晶显示栅极驱动装置实施例的结构示意图，包括沉积在液晶显示器阵列基板上的多个移位寄存器，所述多个移位寄存器包括：多个第一移位寄存器、多个第二移位寄存器、多个第三移位寄存器和多个第四移位寄存器；

多个移位寄存器中，当前移位寄存器，比如第n个移位寄存器的第一输入信号端IN41和与其相邻的前一个移位寄存器，即第n-1个移位寄存器的输出信号端(OUT_n-1)连接；第n个移位寄存器的第二输入信号端IN42和与其相隔两个的前一个移位寄存器，即第n-3个移位寄存器的输出信号端(OUT_n-3)连接；第n个移位寄存器的第三输入信号端IN43和与其相隔一个的下一个移位寄存器，即第n+2个移位寄存器的输出信号端(OUT_n+2)连接；

多个移位寄存器中，各个移位寄存器均连接四个时钟信号输入端中的三个，四个时钟信号为依次输出高电平的第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号，如图8所示。

作为第一移位寄存器的第4n+1个移位寄存器分别连接第一时钟信号输入端、第二时钟信号输入端和第四时钟信号输入端，其中n≥0；即第1个、第5个、第9个...移位寄存器接CLK201、CLK202、CLK204。

作为第二移位寄存器的第4n+2个移位寄存器分别连接第二时钟信号输入端、第三时钟信号输入端和第一时钟信号输入端；即第2个、第6个、第10个...移位寄存器接CLK202、CLK203、CLK201。

作为第三移位寄存器的第4n+3个移位寄存器分别连接第三时钟信号输入端、第四时钟信号输入端和第二时钟信号输入端；即第3个、第7个、第11个...移位寄存器接CLK203、CLK204、CLK202。

作为第四移位寄存器的第4n+4个移位寄存器分别连接所述第四时钟信号输入端、第一时钟信号输入端和第三时钟信号输入端；即第4个、第8个、第12个...移位寄存器接CLK204、CLK201、CLK203。

每个移位寄存器的工作原理与上述介绍相同，在此不再赘述。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims

1.一种移位寄存器，其特征在于包括：

2.根据权利要求1所述的移位寄存器，其特征在于所述补偿开启电压单元包括：

第一单元，用于对所述第一薄膜晶体管的栅极进行放电，分别与所述第二时钟信号输入端、所述第一薄膜晶体管的栅极和所述输出信号端相连接；

第二单元，用于补偿所述第一薄膜晶体管的栅极的开启电压，分别与第三时钟信号输入端、第一输入信号端、所述第一薄膜晶体管的栅极、所述低电平信号输入端及所述第一单元相连接。

3.根据权利要求2所述的移位寄存器，其特征在于所述第一单元包括：

第三薄膜晶体管，其栅极连接第二时钟信号输入端，源极与所述第一薄膜晶体管的栅极连接；

第四薄膜晶体管，其漏极与所述第三薄膜晶体管的漏极连接，栅极分别与所述第三薄膜晶体管的源极和第一薄膜晶体管的栅极相连接，源极分别与所述第二薄膜晶体管的漏极、所述第一薄膜晶体管的源极和所述输出信号端相连接。

4.根据权利要求2所述的移位寄存器，其特征在于所述第二单元包括：

第七薄膜晶体管，其漏极和栅极连接所述第一输入信号端，源极连接第一补偿电容的一端；

第八薄膜晶体管，其漏极和栅极连接所述第三时钟信号输入端，源极与所述第一薄膜晶体管的栅极和所述第一补偿电容的另一端相连接；

第九薄膜晶体管，其漏极与所述第七薄膜晶体管的源极连接，栅极连接所述第三时钟信号输入端，源极连接所述低电平信号输入端。

5.根据权利要求1-4所述的任一移位寄存器，其特征在于所述第一低电平保持单元包括：

第十薄膜晶体管，其漏极与所述第一薄膜晶体管的栅极连接，栅极连接第二补偿电容的一端，源极连接所述第二补偿电容的另一端和所述低电平信号输入端；

第十一薄膜晶体管，其漏极与所述第十薄膜晶体管的栅极连接，栅极连接所述第二输入信号端，源极连接所述第二补偿电容的另一端和所述低电平信号输入端；

第十二薄膜晶体管，其漏极和栅极连接所述第三输入信号端，源极连接所述第十薄膜晶体管的栅极和所述第十一薄膜晶体管的漏极。

6.根据权利要求5所述的移位寄存器，其特征在于所述第二低电平保持单元包括：

第五薄膜晶体管，其漏极和栅极连接所述第三时钟信号输入端，源极与所述第二薄膜晶体管的栅极连接；

第六薄膜晶体管，其漏极与所述第二薄膜晶体管的栅极和所述第五薄膜晶体管的源极相连接，栅极连接所述第一输入信号端和第三电容的一端，源极连接所述低电平信号输入端和所述第三电容的另一端。

7.一种液晶显示栅极驱动装置，其特征在于包括：沉积在液晶显示器阵列基板上的多个移位寄存器，所述多个移位寄存器包括：多个第一移位寄存器、多个第二移位寄存器、多个第三移位寄存器和多个第四移位寄存器；

所述多个移位寄存器中，各个移位寄存器均连接四个时钟信号输入端中的三个，所述四个时钟信号为依次输出高电平的第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号；

所述移位寄存器，包括：

8.根据权利要求7所述的液晶显示栅极驱动装置，其特征在于，

所述第一移位寄存器分别连接所述第一时钟信号输入端、第二时钟信号输入端和第四时钟信号输入端；

所述第二移位寄存器分别连接所述第二时钟信号输入端、第三时钟信号输入端和第一时钟信号输入端；

所述第三移位寄存器分别连接所述第三时钟信号输入端、第四时钟信号输入端和第二时钟信号输入端；

所述第四移位寄存器分别连接所述第四时钟信号输入端、第一时钟信号输入端和第三时钟信号输入端。