WO2021217548A1 - 移位寄存器、栅极驱动电路和栅极驱动方法 - Google Patents

移位寄存器、栅极驱动电路和栅极驱动方法 Download PDF

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李永谦
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Definitions

  • the present disclosure relates to the field of display, in particular to a shift register, a gate driving circuit and a gate driving method.
  • the write control circuit is coupled to the reverse circuit, and is configured to write the reverse signal to the second node in response to the control of the second clock signal.
  • the first end of the first capacitor is coupled to the control electrode of the eighth transistor, and the second end of the first capacitor is coupled to the first electrode of the first transistor and the second electrode of the ninth transistor. catch;
  • a first terminal of the second capacitor is coupled to the first node, and a second terminal of the second capacitor is coupled to the second power terminal;
  • embodiments of the present disclosure also provide a gate driving circuit, which includes:
  • the voltage control circuit 2 responds to the control of the voltage at the third node N3 and the first clock signal to write the first clock signal in the active level state to the first node N1, and the output circuit 3 In response to the control of the voltage at the first node N1, write the second operating voltage to the signal output terminal OUT.
  • the second control circuit 202 includes: a first capacitor C1, an eighth transistor M8, a ninth transistor M9, and a tenth transistor M10.
  • the first terminal of the first capacitor C1 is coupled to the control electrode of the eighth transistor M8, and the second terminal of the first capacitor C1 is coupled to the first electrode of the first transistor and the second electrode of the ninth transistor M9;
  • the second electrode of the transistor M8 is coupled to the first clock signal terminal CLK1;
  • the control electrode of the ninth transistor M9 is coupled to the first clock signal terminal CLK1, and the first electrode of the ninth transistor M9 is coupled to the first node N1;
  • the control of the tenth transistor M10 is coupled to the second node N2, and the first pole of the tenth transistor M10 is coupled to the first power terminal.
  • the duty cycle is set to be less than 50%, so that the high level of the first clock signal and the high level of the second clock signal need to be staggered for a certain period of time.
  • the size can be configured according to the resistance-capacitance delay (RC Delay) in the circuit; among them, the longer the RC Delay time, the longer the staggering time needs to be configured.
  • RC Delay resistance-capacitance delay
  • the transistor connected to the first or second pole of the second power terminal (providing the high-level voltage VGH1) should be turned on.
  • the difference between VGH2 and VGH1 should be greater than the threshold voltage of the transistor.
  • the threshold voltage of each transistor is designed to be 2V, VGH1 can be designed to be 20V, and VGH2 can be designed to be 24V. In practical applications, the voltages of VGH1 and VGH2 can be adjusted according to actual needs.
  • the fifth transistor M5 and the seventh transistor M7 are both turned on, and the third operating voltage VGL2 can be written to the second node N2 through the fourth transistor M4 and the fifth transistor M5 in sequence,
  • the voltage at the second node N2 is at a low level
  • the sixth transistor M6, the tenth transistor M10, and the fourteenth transistor M14 are all turned off.
  • the second operating voltage VGH1 is written to the third node N3 through the seventh transistor M7, the voltage at the third node N3 is in a high-level state, and the eighth transistor M8 and the eleventh transistor M11 are in a conducting state and are in a low-level state.
  • the first clock signal of the state is written to the second end of the first capacitor C1 through the eighth transistor M8.
  • the ninth transistor M9 and the twelfth transistor M12 are turned off.
  • the input signal provided by the signal input terminal STU is in a high level state
  • the first clock signal provided by the first clock signal terminal CLK1 is in a high level state
  • the second clock signal provided by the second clock signal terminal CLK2 The signal is in a low state.
  • the fifth transistor M5 and the seventh transistor M7 are both turned off.
  • the sixth transistor M6 maintains a low level state
  • the third node N3 is in a floating state
  • the eighth transistor M8 and the eleventh transistor M11 are maintained in conduction.
  • the ninth transistor M9 and the twelfth transistor M12 are turned on. Since the eleventh transistor M11 and the twelfth transistor M12 are both turned on, the third operating voltage VGL2 is written to the second node N2 through the eleventh transistor M11 and the twelfth transistor M12 to maintain the second node N2 at all times.
  • the continuous output phase t2 includes 2 continuous output periods, that is, the entire continuous output phase t2 includes two first output sub-phases t201 and two second output sub-phases t202; the scan output by the signal output terminal OUT in Figure 5
  • the length of time the driving signal is in the active level state is increased by T compared to the length of time the input signal is in the active level state in FIG. 3.

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Abstract

一种移位寄存器，包括：信号写入电路（1）、电压控制电路（2）和输出电路（3）；信号写入电路（1），配置为响应于第二时钟信号端（CLK2）所提供的第二时钟信号的控制，将信号输入端（STU）所提供的输入信号的反向信号写入至第二节点（N2）；电压控制电路（2），配置为响应于第一节点（N1）处电压的控制，将第一工作电压写入至第一节点（N1）、将第二时钟信号写入至电压控制电路（2）内部的第三节点（N3），以及响应于第二时钟信号的控制，将第二工作电压写入至第三节点（N3），以及响应于第三节点（N3）处电压和第一时钟信号端（CLK1）提供的第一时钟信号的控制，将第一时钟信号写入至第一节点（N1）；输出电路（3），配置为响应于第一节点（N1）或第二节点（N2）处电压的控制，将第二工作电压或第一工作电压写入至信号输出端（OUT）。

Description

移位寄存器、栅极驱动电路和栅极驱动方法 技术领域
本公开涉及显示领域，特别涉及一种移位寄存器、栅极驱动电路和栅极驱动方法。
背景技术
现有技术中采用阵列基板行驱动(Gate Driver on Array，简称GOA)技术将薄膜场效应晶体管(Thin Film Transistor，简称TFT)开关电路集成在显示面板的阵列基板上，以形成对显示面板的扫描驱动，从而可以省掉栅极驱动IC的部分。其中，GOA电路由多个级联的移位寄存器(Shift Register)构成。
显示面板中包含多个像素单元，每个像素单元内设置有像素电路，为补偿像素电路内驱动晶体管的阈值电压偏移，往往会对像素电路内的驱动晶体管进行内部补偿；随着时间的推移，驱动晶体管的电学特性会发生变化(例如，阈值电压偏移量发生变化)，对应的内部补偿时间也需要变化，像素电路内用于进行内部补偿的电路部分所需的扫描驱动信号的有效脉宽也要变化。由此可见，为保证内部补偿的进行，则需要GOA电路所输出的扫描驱动信号的脉宽支持可调。
发明内容
本公开旨在至少解决现有技术中存在的技术问题之一，提出了一种移位寄存器、栅极驱动电路和栅极驱动方法
第一方面，本公开实施例提供了一种移位寄存器，其中，包括：信号写入电路、电压控制电路和输出电路，所述信号写入电路、所述电压控制电路、所述输出电路三者耦接于第二节点，所述电压控制电路和所述输出电路两者耦接于第一节点；
所述信号写入电路，配置为响应于第二时钟信号端所提供的第二时钟信号的控制，将信号输入端所提供的输入信号的反向信号写入至所述第二节点；
所述电压控制电路，配置为响应于所述第一节点处电压的控制，将第一电源端提供的第一工作电压写入至所述第一节点、将所述第二时钟信号写入至所述电压控制电路内部的第三节点，以及，响应于所述第二时钟信号的控制，将第二电源端提供的第二工作电压写入至所述第三节点，以及，响应于所述第三节点处电压和第一时钟信号端提供的第一时钟信号的控制，将所述第一时钟信号写入至所述第一节点；
输出电路，配置为响应于所述第一节点处电压的控制，将所述第二工作电压写入至信号输出端，以及响应于所述第二节点处电压的控制，将所述第一工作电压写入至所述信号输出端。
在一些实施例中，所述信号写入电路包括：反向电路和写入控制电路；
所述反向电路，与所述信号输入端耦接，配置为将所述信号输入端所提供的输入信号进行反向处理，并输出反向信号；
所述写入控制电路，与所述反向电路耦接，配置为响应于所述第二时钟信号的控制，将所述反向信号写入至所述第二节点。
在一些实施例中，所述反向电路包括：第一晶体管、第二晶体管、第三晶体管和第四晶体管；
所述第一晶体管的控制极、第一极均与所述第二电源端耦接，所述第一晶体管的第二极与所述第二晶体管的控制极、第三晶体管的第一极耦接；
所述第二晶体管的第一极与所述第二电源端耦接，所述第二晶体管的第二极与所述第四晶体管的第一极耦接；
所述第三晶体管的控制极与所述信号输入端耦接，所述第三晶体管 的第二极与所述第一电源端耦接；
所述第四晶体管的控制极与所述信号输入端耦接，所述第四晶体管的第一极与所述写入控制电路耦接，所述第四晶体管的第二极与所述第三电源端耦接。
在一些实施例中，写入控制电路包括：第五晶体管；
所述第五晶体管的控制极与所述第二时钟信号端耦接，所述第五晶体管的第一极与所述反向电路耦接，所述第五晶体管的第二极与所述第二节点耦接。
在一些实施例中，所述电压控制电路包括：第一控制电路和第二控制电路；
所述第一控制电路，与所述第二节点和所述第三节点耦接，配置为响应于所述第一节点处电压的控制，将所述第二时钟信号写入至所述电压控制电路内部的第三节点，以及，响应于所述第二时钟信号的控制，将第二电源端提供的第二工作电压写入至所述第三节点；
所述第二控制电路，与所述第三节点和所述第一节点耦接，配置响应于所述第一节点处电压的控制，将所述第一工作电压写入至所述第一节点，以及响应于所述第三节点处电压和所述第一时钟信号的控制，将所述第一时钟信号写入至所述第一节点。
在一些实施例中，所述第一控制电路包括：第六晶体管和第七晶体管；
所述第六晶体管的控制极与所述第二节点耦接，所述第六晶体管的第一极与所述第二时钟信号端耦接，所述第六晶体管的第二极与所述第三节点耦接；
所述第七晶体管的控制极与所述第二时钟信号端耦接，所述第七晶体管的第一极与所述第三节点耦接，所述第七晶体管的第二极与所述第二电源端耦接。
在一些实施例中，所述第二控制电路包括：第一电容、第八晶体管、第九晶体管和第十晶体管；
所述第一电容的第一端与所述第八晶体管的控制极耦接，所述第一电容的第二端与所述第晶体管的第一极、所述第九晶体管的第二极耦接；
所述第八晶体管的第二极与所述第一时钟信号端耦接；
所述第九晶体管的控制极与所述第一时钟信号端耦接，所述第九晶体管的第一极与所述第一节点耦接；
所述第十晶体管的控制与所述第二节点耦接，所述第十晶体管的第一极与所述第一电源端耦接。
在一些实施例中，所述移位寄存器还包括：
稳压电路，与所述第二节点和所述第三节点耦接，配置为响应于所述第三节点处电压和所述第一时钟信号的控制，将第三电源端提供的第三工作电压写入至所述第二节点。
在一些实施例中，所述稳压电压包括：第十一晶体管和第十二晶体管；
所述第十一晶体管的控制极与所述第三节点，所述第十一晶体管的第一极与所述第三电源端耦接，所述第十一晶体管的第二极与所述第十二晶体管的第一极耦接；
所述第十二晶体管的控制极与所述第一时钟信号端耦接，所述第十二晶体管的第二极与所述第二节点耦接。
在一些实施例中，所述输出电路包括：第十三晶体管和第十四晶体管；
所述第十三晶体管的控制极与所述第一节点耦接，所述第十三晶体管的第一极与所述第二电源耦接，所述第十三晶体管的第二极与所述信号输出端耦接；
所述第十四晶体管的控制极与所述第二节点耦接，所述第十四晶体 管的第一极与所述信号输出端耦接，所述第十四晶体管的第二极与所述第一电源端耦接。
在一些实施例中，所述输出电路还包括：第二电容和第三电容；
所述第二电容的第一端与所述第一节点耦接，所述第二电容的第二端与所述第二电源端耦接；
所述第三电容的第一端与所述第二节点耦接，所述第三电容的第二端与所述第一电源端耦接。
在一些实施例中，所述移位寄存器内的全部晶体管均为N型晶体管；
或者，所述移位寄存器内的全部晶体管均为P型晶体管。
第二方面，本公开实施例还提供了一种栅极驱动电路，其中，包括：
若干个级联的移位寄存器，所述移位寄存器采用上述第一方面中提供的所述移位寄存器；
除第一级移位寄存器外，对于其他任意一级移位寄存器，该移位寄存器的信号输入端与位于该移位寄存器的前一级的移位寄存器的信号输出端耦接。
第三方面，本公开实施例提供了一种栅极驱动方法，其中，所述栅极驱动方法基于上述第一方面中提供的移位寄存器，所述栅极驱动方法包括：
在输出预备阶段，所述信号写入电路响应于所述第二时钟信号的控制，将处于有效电平状态的输入信号的进行反向处理，并将生成的处于非有效电平状态的反向信号写入至所述第二节点，所述电压控制电路响应于所述第二时钟信号的控制，将第二工作电压写入至所述第三节点；
在持续输出阶段，所述持续输出阶段包括至少一个持续输出周期，所述持续输出周期包括：一个第一输出子阶段和一个第二输出子阶段；
在所述第一输出子阶段，所述电压控制电路响应于所述第三节点处电压和所述第一时钟信号的控制，将处于有效电平状态的第一时钟信号 写入至所述第一节点，所述输出电路响应于所述第一节点处电压的控制，将所述第二工作电压写入至信号输出端；
在所述第二输出子阶段，所述信号写入电路响应于所述第二时钟信号的控制，将处于有效电平状态的输入信号的进行反向处理，并将生成的处于非有效电平状态的反向信号写入至所述第二节点，所述第一节点处于浮接状态，所述第一节点处电压维持有效电平状态；
在输出最后阶段，所述电压控制电路响应于所述第三节点处电压和所述第一时钟信号的控制，将处于有效电平状态的第一时钟信号写入至所述第一节点，所述输出电路响应于所述第一节点处电压的控制，将所述第二工作电压写入至信号输出；
在复位阶段，所述信号写入电路响应于所述第二时钟信号的控制，将处于非有效电平状态的输入信号的进行反向处理，并将生成的处于有效电平状态的反向信号写入至所述第二节点，所述电压控制电路响应于所述第二节点处电压的控制将所述第一工作电压写入至所述第一节点，所述输出电路响应于所述第二节点处电压的控制，将所述第一工作电压写入至信号输出端。
附图说明
图1为本公开实施例提供的一种移位寄存器的电路结构示意图；
图2为本公开实施例提供的另一种移位寄存器的电路结构示意图；
图3为图2所示移位寄存器的一种工作时序图；
图4a为图2所示移位寄存器工作在输出预备阶段时的等效电路示意图；
图4b为图2所示移位寄存器工作在第一输出子阶段时的等效电路示意图；
图4c为图2所示移位寄存器工作在第二输出子阶段时的等效电路示 意图；
图4d为图2所示移位寄存器工作在输出最后阶段时的等效电路示意图；
图4e为图2所示移位寄存器工作在复位阶段时的等效电路示意图；
图4f为图2所示移位寄存器工作在维持阶段时的等效电路示意图；
图5为图2所示移位寄存器的另一种工作时序图；
图6为图2所示移位寄存器的又一种工作时序图；
图7为本公开实施例提供的一种栅极驱动电路的电路结构示意图；
图8为本公开实施例提供的一种栅极驱动方法的流程图。
具体实施方式
为使本领域的技术人员更好地理解本公开的技术方案，下面结合附图对本公开提供的一种移位寄存器、栅极驱动电路和栅极驱动方法进行详细描述。
本公开中的晶体管可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件。晶体管一般包括三个极：栅极、源极和漏极，晶体管中的源极和漏极在结构上是对称的，根据需要两者是可以互换的。在本公开中，控制极是指晶体管的栅极，第一极和第二极中的一者为源极，另一者为漏极。
此外，按照晶体管特性，可将晶体管分为N型晶体管和P型晶体管；当晶体管为N型晶体管时，其导通电压为高电平电压，截止电压为低电平电压；当晶体管为P型晶体管时，其导通电压为低电平电压，截止电压为高电平电压。本公开中的“有效电平”是指能够控制相应晶体管导通的电压，“非有效电平”是指能够控制相应晶体管截止的电压；因此， 当晶体管为N型晶体管时，有效电平是指高电平，非有效电平是指低电平；当晶体管为P型晶体管时，有效电平是指低电平，非有效电平是指高电平。
本公开中的第一电源端提供的第一工作电压为非有效电平电压，第二电源端提供的第二工作电压为有效电平电压，第三电源端提供的第三工作电压为非有效电平电压。
另外，本公开实施例中所描述的响应于某个信号/电压的控制，具体是指响应于该信号/电压处于有效电平状态时的控制。
在下面各实施例的描述中，以各晶体管均为N型晶体管为例进行示例性说明。此时，有效电平是指高电平，非有效电平是指低电平。本领域技术人员应该知晓的是，下述实施例中的各晶体管还可替换为P型晶体管。
图1为本公开实施例提供的一种移位寄存器的电路结构示意图，如图1所示，该移位寄存器包括：信号写入电路1、电压控制电路2和输出电路3。其中，电压控制电路2和输出电路3两者耦接于第一节点N1，信号写入电路1、电压控制电路2、输出电路3三者耦接于第二节点N2。
信号写入电路1，配置为响应于第二时钟信号端CLK2所提供的第二时钟信号的控制，将信号输入端STU所提供的输入信号的反向信号写入至第二节点N2。
电压控制电路2，配置为响应于第一节点N1处电压的控制，将第一电源端提供的第一工作电压写入至第一节点N1、将第二时钟信号写入至电压控制电路2内部的第三节点N3，以及，响应于第二时钟信号的控制，将第二电源端提供的第二工作电压写入至第三节点N3，以及，响应于第三节点N3处电压和第一时钟信号端CLK1提供的第一时钟信号的控制，将第一时钟信号写入至第一节点N1。
输出电路3，配置为响应于第一节点N1处电压的控制，将第二工作 电压写入至信号输出端OUT，以及响应于第二节点N2处电压的控制，将第一工作电压写入至信号输出端OUT。
本公开实施例提供的移位寄存器的工作过程可包括如下几个工作阶段：
输出预备阶段，信号写入电路1响应于第二时钟信号的控制，将处于有效电平状态的输入信号的进行反向处理，并将生成的处于非有效电平状态的反向信号写入至第二节点N2，电压控制电路2响应于第二时钟信号的控制，将第二工作电压写入至第三节点N3。与此同时，第一节点N1处于浮接状态(Floating)，第一节点N1处的电压维持之前的非有效电平状态，输出电路3不会向信号输出端OUT写入第一工作电压和第二工作电压，信号输出端OUT处的电压维持之前的非有效电平状态。
持续输出阶段，持续输出阶段包括至少一个持续输出周期，持续输出周期包括：一个第一输出子阶段和一个第二输出子阶段。
其中，在第一输出子阶段，电压控制电路2响应于第三节点N3处电压和第一时钟信号的控制，将处于有效电平状态的第一时钟信号写入至第一节点N1，输出电路3响应于第一节点N1处电压的控制，将第二工作电压写入至信号输出端OUT。
在第二输出子阶段，信号写入电路1响应于第二时钟信号的控制，将处于有效电平状态的输入信号的进行反向处理，并将生成的处于非有效电平状态的反向信号写入至第二节点N2，第一节点N1处于浮接状态，第一节点N1处电压维持有效电平状态。
在本公开实施例中，持续输出阶段可包括整数个持续输出周期。在第一时钟信号和第二时钟信号的周期、占空比(在一个时钟周期内，处于有效电平状态的时长与时钟周期的比)一定的情况下，持续输出阶段所包括的持续输出周期的数量，由信号输入端STU所提供的输入信号的脉宽(在一帧内处于有效电平状态的时长)来确定。即，本公开实施例 所提供的移位寄存器工作于持续输出阶段的时长支持可调。
输出最后阶段，电压控制电路2响应于第三节点N3处电压和第一时钟信号的控制，将处于有效电平状态的第一时钟信号写入至第一节点N1，输出电路3响应于第一节点N1处电压的控制，将第二工作电压写入至信号输出。
在复位阶段，信号写入电路1响应于第二时钟信号的控制，将处于非有效电平状态的输入信号的进行反向处理，并将生成的处于有效电平状态的反向信号写入至第二节点N2，电压控制电路2响应于第二节点N2处电压的控制将第一工作电压写入至第一节点N1，输出电路3响应于第二节点N2处电压的控制，将第一工作电压写入至信号输出端OUT。
在本公开实施例中，第一时钟信号端CLK1提供的第一时钟信号与第二时钟线提供的第二时钟信号的周期T、占空比(≤50％，以避免在同一时刻第一时钟信号和第二时钟信号同时处于有效电平状态)均相同，第一时钟信号和第二时钟信号处于有效电平状态的时间交替设置，即第一时钟信号端CLK1和第二时钟信号端CLK2交替输出有效脉冲。此时，可看作是第二时钟信号的波形相较于第一时钟信号的波形滞后T/2。
由此可见，本公开实施例提供的移位寄存器输出处于有效电平状态的时段为：从持续输出阶段的起始时刻开始至复位阶段的起始时刻截止。其中，由于持续输出阶段的时长支持可调，因此移位寄存器输出处于有效电平状态电压的总时长也是支持可调的，即所移位寄存器提供给栅线的扫描驱动信号的脉宽支持可调，以适应于像素电路内部补偿时间的变化。
图2为本公开实施例提供的另一种移位寄存器的电路结构示意图，如图2所示，图2所示移位寄存器为基于图1所示移位寄存器的一种具体化可选实施方案。
在一些实施例中，信号写入电路1包括：反向电路101和写入控制 电路102。其中，反向电路101与信号输入端STU耦接，配置为将信号输入端STU所提供的输入信号进行反向处理，并输出反向信号；写入控制电路102与反向电路101耦接，配置为响应于第二时钟信号的控制，将反向信号写入至第二节点N2。
在一些实施例中，反向电路101包括：第一晶体管M1、第二晶体管M2、第三晶体管M3和第四晶体管M4。其中，第一晶体管M1的控制极、第一极均与第二电源端耦接，第一晶体管M1的第二极与第二晶体管M2的控制极、第三晶体管M3的第一极耦接；第二晶体管M2的第一极与第二电源端耦接，第二晶体管M2的第二极与第四晶体管M4的第一极耦接；第三晶体管M3的控制极与信号输入端STU耦接，第三晶体管M3的第二极与第一电源端耦接；第四晶体管M4的控制极与信号输入端STU耦接，第四晶体管M4的第一极与写入控制电路102耦接，第四晶体管M4的第二极与第三电源端耦接。
在一些实施例中，写入控制电路102包括：第五晶体管M5。第五晶体管M5的控制极与第二时钟信号端CLK2耦接，第五晶体管M5的第一极与反向电路101耦接，第五晶体管M5的第二极与第二节点N2耦接。
在一些实施例中，电压控制电路2包括：第一控制电路201和第二控制电路202。
其中，第一控制电路201与第二节点N2和第三节点N3耦接，配置为响应于第一节点N1处电压的控制，将第二时钟信号写入至电压控制电路2内部的第三节点N3，以及，响应于第二时钟信号的控制，将第二电源端提供的第二工作电压写入至第三节点N3。
第二控制电路202与第三节点N3和第一节点N1耦接，配置响应于第一节点N1处电压的控制，将第一工作电压写入至第一节点N1，以及响应于第三节点N3处电压和第一时钟信号的控制，将第一时钟信号写入至第一节点N1。
在一些实施例中，第一控制电路201包括：第六晶体管M6和第七晶体管M7。第六晶体管M6的控制极与第二节点N2耦接，第六晶体管M6的第一极与第二时钟信号端CLK2耦接，第六晶体管M6的第二极与第三节点N3耦接；第七晶体管M7的控制极与第二时钟信号端CLK2耦接，第七晶体管M7的第一极与第三节点N3耦接，第七晶体管M7的第二极与第二电源端耦接。
在一些实施例中，第二控制电路202包括：第一电容C1、第八晶体管M8、第九晶体管M9和第十晶体管M10。其中，第一电容C1的第一端与第八晶体管M8的控制极耦接，第一电容C1的第二端与第晶体管的第一极、第九晶体管M9的第二极耦接；第八晶体管M8的第二极与第一时钟信号端CLK1耦接；第九晶体管M9的控制极与第一时钟信号端CLK1耦接，第九晶体管M9的第一极与第一节点N1耦接；第十晶体管M10的控制与第二节点N2耦接，第十晶体管M10的第一极与第一电源端耦接。
在一些实施例中，移位机寄存器还包括：稳压电路4。稳压电路4与第二节点N2和第三节点N3耦接，配置为响应于第三节点N3处电压和第一时钟信号的控制，将第三电源端提供的第三工作电压写入至第二节点N2。
在一些实施例中，稳压电压包括：第十一晶体管M11和第十二晶体管M12。其中，第十一晶体管M11的控制极与第三节点N3，第十一晶体管M11的第一极与第三电源端耦接，第十一晶体管M11的第二极与第十二晶体管M12的第一极耦接；第十二晶体管M12的控制极与第一时钟信号端CLK1耦接，第十二晶体管M12的第二极与第二节点N2耦接。
需要说明的是，稳压电路4并非为本公开所提供移位寄存器的必要结构，稳压电路4用于在某些阶段过程中将处于非有效电平状态的第三工作电压写入至第二节点N2，以维持第二节点N2处的电压处于非有效电平状态。
在一些实施例中，输出电路3包括：第十三晶体管M13和第十四晶体管M14。其中，第十三晶体管M13的控制极与第一节点N1耦接，第十三晶体管M13的第一极与第二电源耦接，第十三晶体管M13的第二极与信号输出端OUT耦接。第十四晶体管M14的控制极与第二节点N2耦接，第十四晶体管M14的第一极与信号输出端OUT耦接，第十四晶体管M14的第二极与第一电源端耦接。
在一些实施例中，输出电路3还包括：第二电容C2和第三电容C3；其中，第二电容C2的第一端与第一节点N1耦接，第二电容C2的第二端与第二电源端耦接；第三电容C3的第一端与第二节点N2耦接，第三电容C3的第二端与第一电源端耦接。通过设置上述第二电容C2和第三电容C3可维持信号输出端OUT所输出信号的稳定。
图3为图2所示移位寄存器的一种工作时序图，如图3所示，下面将结合附图来对图2所示移位寄存器的工作过程进行详细描述。其中，第一工作电压为低电平电压VGL1，第二工作电压为高电平电压VGH1，第三工作电压为低电平工作VGL2；一般地，VGL1略大于VGL2。第一时钟信号和第二时钟信号的周期均为T，占空比小于50％，第二时钟信号的波形相较于第一时钟信号的波形滞后T/2。需要说明的是，在本公开实施例中，将占空比设置的小于50％，是为了使得第一时钟信号和第二时钟信号的高电平之间需错开一定的时间，该错开时间的大小可根据电路中的阻容延迟(RC Delay)来配置；其中，RC Delay的时间越长，则该错开时间需配置越长。
另外，为保证第一/第二时钟信号处于高电平状态时的电压VGH2能够让第一极或第二极连接至第二电源端(提供高电平电压VGH1)的晶体管导通，应使得VGH2＞VGH1；一般而言，VGH2与VGH1的差值应大于晶体管的阈值电压。示例性地，各晶体管的阈值电压设计为2V，VGH1可设计为20V，VGH2可设计为24V。在实际应用中，可根据实际需要来对VGH1 和VGH2的电压大小进行调整。
在一个工作周期内该移位寄存器的工作过程可包括如下几个阶段：
输出预备阶段t1，信号输入端STU提供的输入信号处于高电平状态，第一时钟信号端CLK1提供的第一时钟信号处于低电平状态，第二时钟信号端CLK2提供的第二时钟信号处于高电平状态。
图4a为图2所示移位寄存器工作在输出预备阶段时的等效电路示意图，如图4a所示，第三晶体管M3、第四晶体管M4、第五晶体管M5、第七晶体管M7、第八晶体管M8、第十一晶体管M11均导通，第二晶体管M2、第六晶体管M6、第十二晶体管M12、第九晶体管M9、第十晶体管M10、第十三晶体管M13、第十四晶体管M14均截止。
具体地，由于输入信号处于高电平状态，因此第三晶体管M3和第四晶体管M4均导通，此时第一工作电压VGL1通过第三晶体管M3写入至第二晶体管M2的控制极，第二晶体管M2处于截止状态，第一晶体管M1等同于一个电阻。
由于第二时钟信号处于高电平状态，因此第五晶体管M5和第七晶体管M7均导通，第三工作电压VGL2可依次通过第四晶体管M4和第五晶体管M5写入至第二节点N2，第二节点N2处电压于低电平状态，第六晶体管M6、第十晶体管M10和第十四晶体管M14均截止。第二工作电压VGH1通过第七晶体管M7写入至第三节点N3，第三节点N3处的电压处于高电平状态，第八晶体管M8和第十一晶体管M11处于导通状态，处于低电平状态的第一时钟信号通过第八晶体管M8写入至第一电容C1的第二端。与此同时，由于第一时钟信号处于低电平状态，因此第九晶体管M9和第十二晶体管M12截止。
第九晶体管M9和第十晶体管M10均截止，第一节点N1处于浮接状态，即第一节点N1处的电压维持之前的低电平状态，第十三晶体管M13截止。由于第十三晶体管M13和第十四晶体管M14均截止，所以信号输 出端OUT处的电压维持之前的低电平状态。
在持续输出阶段t2，持续输出阶段t2包括至少一个持续输出周期，持续输出周期包括：1个第一输出子阶段t201和1个第二输出子阶段t202；图3中示例性给出了持续输出阶段t2仅包括1持续输出周期的情况，即整个持续输出阶段t2仅包括1个第一输出子阶段t201和1个第二输出子阶段t202。
第一输出子阶段t201，信号输入端STU提供的输入信号处于高电平状态，第一时钟信号端CLK1提供的第一时钟信号处于高电平状态，第二时钟信号端CLK2提供的第二时钟信号处于低电平状态。
图4b为图2所示移位寄存器工作在第一输出子阶段时的等效电路示意图，如图4b所示，第三晶体管M3、第四晶体管M4、第八晶体管M8、第九晶体管M9、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13均导通，第二晶体管M2、第五晶体管M5、第六晶体管M6、第七晶体管M7、第十晶体管M10、第十四晶体管M14均截止。
具体地，由于输入信号处于高电平状态，因此第三晶体管M3和第四晶体管M4均导通，此时第一工作电压VGL1通过第三晶体管M3写入至第二晶体管M2的控制极，第二晶体管M2处于截止状态，第一晶体管M1等同于一个电阻。
由于第二时钟信号处于低电平状态，因此第五晶体管M5和第七晶体管M7均截止。第六晶体管M6维持截止状态，第三节点N3处于浮接状态，第八晶体管M8和第十一晶体管M11维持导通。与此同时，由于第一时钟信号处于高电平状态，因此第九晶体管M9和第十二晶体管M12导通。由于第十一晶体管M11和第十二晶体管M12均导通，因此第三工作电压VGL2通过第十一晶体管M11和第十二晶体管M12写入至第二节点N2，以维持第二节点N2始终处于低电平状态，从而达到对第二节点N2进行降噪的目的。由于第八晶体管M8和第九晶体管M9均导通，因此处于高电 平状态的第一时钟信号通过第八晶体管M8写入至第一电容C1的第二端，并通过第九晶体管M9写入至第一节点N1，第一节点N1处电压处于高电平状态。
需要说明的是，在第一输出子阶段t201的初始时刻，第一时钟信号由低电平状态切换至高电平，第一电容C1的第二端的电压会由低电平状态充电至高电平状态，由于第三节点N3处于浮接状态，因此在第一电容C1的自举作用下第三节点N3处的电压会被上拉至更高的水平；在第一输出子阶段t201的结束时刻，第一时钟信号由高电平状态切换至低电平状态，第一电容C1的第二端的电压会由高电平状态放电至低电平状态，因此在第一电容C1的自举作用下第三节点N3处的电压会恢复至初始水平(仍为高电平状态，仅电压大小减小)。
由于第一节点N1处电压处于高电平状态，第二节点N2处电压处于低电平状态，因此第十三晶体管M13导通，第十四晶体管M14截止，第二工作电压VGH1通过第十三晶体管M13写入至信号输出端OUT，信号输出端OUT输出高电平信号。
第二输出子阶段t202，信号输入端STU提供的输入信号处于高电平状态，第一时钟信号端CLK1提供的第一时钟信号处于低电平状态，第二时钟信号端CLK2提供的第二时钟信号处于高电平状态。
图4c为图2所示移位寄存器工作在第二输出子阶段时的等效电路示意图，如图4c所示，第三晶体管M3、第四晶体管M4、第五晶体管M5、第七晶体管M7、第八晶体管M8、第十一晶体管M11、第十三晶体管M13均导通，第二晶体管M2、第六晶体管M6、第九晶体管M9、第十晶体管M10、第十二晶体管M12、第十四晶体管M14均截止。
具体地，由于输入信号处于高电平状态，因此第三晶体管M3和第四晶体管M4均导通，此时第一工作电压VGL1通过第三晶体管M3写入至第二晶体管M2的控制极，第二晶体管M2处于截止状态，第一晶体管M1 等同于一个电阻。
由于第二时钟信号处于高电平状态，因此第五晶体管M5和第七晶体管M7均导通，第三工作电压VGL2可依次通过第四晶体管M4和第五晶体管M5写入至第二节点N2，第二节点N2处电压于维持低电平状态，第六晶体管M6、第十晶体管M10和第十四晶体管M14均截止。第二工作电压VGH1通过第七晶体管M7写入至第三节点N3，第三节点N3处的电压处于高电平状态，第八晶体管M8和第十一晶体管M11处于导通状态，处于低电平状态的第一时钟信号通过第八晶体管M8写入至第一电容C1的第二端。与此同时，由于第一时钟信号处于低电平状态，因此第九晶体管M9和第十二晶体管M12截止。由于第九晶体管M9和第十晶体管M10均截止，因此第一节点N1处于浮接状态，第一节点N1处的电压维持之前的高电平状态。
由于第一节点N1处电压处于高电平状态，第二节点N2处电压处于低电平状态，因此第十三晶体管M13导通，第十四晶体管M14截止，第二工作电压VGH1通过第十三晶体管M13写入至信号输出端OUT，信号输出端OUT持续输出高电平信号。
输出最后阶段t3，信号输入端STU提供的输入信号处于低电平状态，第一时钟信号端CLK1提供的第一时钟信号处于高电平状态，第二时钟信号端CLK2提供的第二时钟信号处于低电平状态。
图4d为图2所示移位寄存器工作在输出最后阶段时的等效电路示意图，如图4d所示，第二晶体管M2、第八晶体管M8、第九晶体管M9、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13均导通，第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第十晶体管M10、第十四晶体管M14均截止。
具体地，由于输入信号处于低电平状态，因此第三晶体管M3和第四晶体管M4均截止，此时第二工作电压VGH1通过第一晶体管M1写入至第 二晶体管M2的控制极，第二晶体管M2处于导通状态，第二工作电压VGH1通过第二晶体管M2写入至第五晶体管M5的第一极。
由于第二时钟信号处于低电平状态，因此第五晶体管M5和第七晶体管M7均截止。第六晶体管M6维持低电平状态，第三节点N3处于浮接状态，第八晶体管M8和第十一晶体管M11维持导通。与此同时，由于第一时钟信号处于高电平状态，因此第九晶体管M9和第十二晶体管M12导通。由于第十一晶体管M11和第十二晶体管M12均导通，因此第三工作电压VGL2通过第十一晶体管M11和第十二晶体管M12写入至第二节点N2，以维持第二节点N2始终处于低电平状态，从而达到对第二节点N2进行降噪的目的。由于第八晶体管M8和第九晶体管M9均导通，因此处于高电平状态的第一时钟信号通过第八晶体管M8写入至第一电容C1的第二端，并通过第九晶体管M9写入至第一节点N1，第一节点N1处电压处于高电平状态。
需要说明的是，在输出最后阶段t3的初始时刻，第一时钟信号由低电平状态切换至高电平，第一电容C1的第二端的电压会由低电平状态充电至高电平状态，由于第三节点N3处于浮接状态，因此在第一电容C1的自举作用下第三节点N3处的电压会被上拉至更高的水平；在输出最后阶段t3的结束时刻，第一时钟信号由高电平状态切换至低电平状态，第一电容C1的第二端的电压会由高电平状态放电至低电平状态，因此在第一电容C1的自举作用下第三节点N3处的电压会恢复至初始水平(仍为高电平状态，仅电压大小减小)。
由于第一节点N1处电压处于高电平状态，第二节点N2处电压处于低电平状态，因此第十三晶体管M13导通，第十四晶体管M14截止，第二工作电压VGH1通过第十三晶体管M13写入至信号输出端OUT，信号输出端OUT持续输出高电平信号。
需要说明的是，在输出最后阶段t3结束至复位阶段t4开始的时段 内，第一节点N1处电压维持高电平状态，第二节点N2处电压维持低电平状态，信号输出端OUT持续输出高电平信号。
复位阶段t4，信号输入端STU提供的输入信号处于低电平状态，第一时钟信号端CLK1提供的第一时钟信号处于低电平状态，第二时钟信号端CLK2提供的第二时钟信号处于高电平状态。
图4e为图2所示移位寄存器工作在复位阶段时的等效电路示意图，如图4e所示，第二晶体管M2、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第十晶体管M10、第十一晶体管M11、第十四晶体管M14均导通，第三晶体管M3、第四晶体管M4、第九晶体管M9、第十二晶体管M12、第十三晶体管M13均截止。
具体地，由于输入信号处于低电平状态，因此第三晶体管M3和第四晶体管M4均截止，此时第二工作电压VGH1通过第一晶体管M1写入至第二晶体管M2的控制极，第二晶体管M2处于导通状态，第二工作电压VGH1通过第二晶体管M2写入至第五晶体管M5的第一极。
由于第二时钟信号处于高电平状态，因此第五晶体管M5、第七晶体管M7和第十晶体管M10均导通，第二工作电压VGH1可依次通过第二晶体管M2和第五晶体管M5写入至第二节点N2，第二节点N2处电压于高电平状态，此时第六晶体管M6导通，处于高电平状态的第二时钟信号通过第六晶体管M6写入至第三节点N3，第二工作电压VGH1通过第七晶体管M7写入至第三节点N3，第三节点N3处的电压处于高电平状态，第八晶体管M8和第十一晶体管M11晶体管导通。此外，第一工作电压VGL1通过第十晶体管M10写入至第一节点N1，第一节点N1处电压处于低电平状态；与此同时，由于第一时钟信号处于低电平状态，因此第九晶体管M9和第十二晶体管M12处于截止状态。
由于第一节点N1处电压处于低电平状态，第二节点N2处电压处于高电平状态，因此第十三晶体管M13截止，且第十四晶体管M14导通， 第一工作电压VGL通过第十四晶体管M14写入至信号输出端OUT，信号输出端OUT输出低电平信号。
在复位阶段t4结束时，第二时钟信号由高电平状态切换为低电平状态，且第六晶体管M6维持导通，因此处于低电平状态的第二时钟信号通过第六晶体管M6写入至第三节点N3，第三节点N3处电压为低电平状态。
在复位阶段t4后，还可以包括维持阶段t5，信号输入端STU提供的输入信号处于低电平状态，第一时钟信号端CLK1提供的第一时钟信号处于高电平状态，第二时钟信号端CLK2提供的第二时钟信号处于低电平状态。
图4f为图2所示移位寄存器工作在维持阶段时的等效电路示意图，如图4f所示，第二晶体管M2、第六晶体管M6、第九晶体管M9、第十晶体管M10、第十二晶体管M12、第十四晶体管M14均导通，第三晶体管M3、第四晶体管M4、第五晶体管M5、第七晶体管M7、第八晶体管M8、第十晶体管M10、第十一晶体管M11、第十三晶体管M13均截止。
具体地，由于输入信号处于低电平状态，因此第三晶体管M3和第四晶体管M4均截止，此时第二工作电压VGH1通过第一晶体管M1写入至第二晶体管M2的控制极，第二晶体管M2处于导通状态，第二工作电压VGH1通过第二晶体管M2写入至第五晶体管M5的第一极。
由于第二时钟信号处于低电平状态，因此第五晶体管M5和第七晶体管M7均截止。第二节点N2维持之前的高电平状态，第六晶体管M6和第十晶体管M10导通，处于低电平状态的第二时钟信号通过第六晶体管M6写入至第二节点N2，以维持第二节点N2处于低电平状态，第八晶体管M8和第十一晶体管M11截止。与此同时，由于第一时钟信号处于高电平状态，因此第九晶体管M9和第十二晶体管M12导通。由于第十晶体管M10导通，因此第一工作电压VGL1通过第十晶体管M10写入至第一节点N1，第一节点N1处于低电平状态。
由于第一节点N1处于低电平状态，第二节点N2处于高电平状态，因此第十三晶体管M13截止，且第十四晶体管M14导通，第一工作电压VGL通过第十四晶体管M14写入至信号输出端OUT，信号输出端OUT输出低电平信号。
此后，复位阶段t4和维持阶段t5交替进行，直至下一工作周期的到来；在该过程中信号，第一节点N1处电压持续处于低电平状态，第二节点N2处电压持续处于高电平状态，第三节点N3处电压在复位阶段t4中处于高电平状态但在复位阶段t4结束时处于低电平状态，输出端持续输出低电平信号。
图5为图2所示移位寄存器的另一种工作时序图，如图5所示，与图3所示工作时序不同的是，图5中输入信号处于有效电平状态的时长比图3中输入信号处于有效电平状态的时长增加T，T为第一/第二时钟信号的周期。此时，持续输出阶段t2包括2个持续输出周期，即整个持续输出阶段t2包括2个第一输出子阶段t201和2个第二输出子阶段t202；图5中信号输出端OUT所输出的扫描驱动信号处于有效电平状态的时长比图3中输入信号处于有效电平状态的时长增加T。
图6为图2所示移位寄存器的又一种工作时序图，如图6所示，与图3所示工作时序不同的是，图6中输入信号处于有效电平状态的时长比图3中输入信号处于有效电平状态的时长增加2T，T为第一/第二时钟信号的周期。此时，持续输出阶段t2包括3个持续输出周期，即整个持续输出阶段t2包括3个第一输出子阶段t201和3个第二输出子阶段t202；图6中信号输出端OUT所输出的扫描驱动信号处于有效电平状态的时长比图3中输入信号处于有效电平状态的时长增加2T。
对于持续输出阶段t2包括3个以上持续输出周期的情况，此处不再一一举例描述；需要说明的是，在本公开实施例中，在每个工作周期内应保证输入信号由非有效状态切换至有效电平状态(即示例中的上升沿) 的时刻，与第二时钟信号由非有效状态切换至有效电平状态(即示例中的上升沿)的时刻对齐；且，输入信号由有效状态切换至非有效电平状态(即示例中的下降沿)的时刻，与第一时钟信号由非有效状态切换至有效电平状态(即示例中的上升沿)的时刻对齐。
基于上面内容可见，在本公开实施例中，移位寄存器提供给栅线的扫描驱动信号的脉宽支持可调，从而能够适应于像素电路内部补偿时间的变化。
在本公开实施例中，移位寄存器内的全部晶体管也可以同时为P型晶体管，此时移位寄存器的工作过程与晶体管为N型晶体管时的工作过程相同，此处不再赘述。
图7为本公开实施例提供的一种栅极驱动电路的电路结构示意图，如图7所示，该栅极驱动电路包括：若干个级联的移位寄存器SR_1、SR_2、SR_3、SR_4，移位寄存器SR_1、SR_2、SR_3、SR_4采用上面实施例提供的移位寄存器；其中，除第一级移位寄存器SR_1外，对于其他任意一级移位寄存器SR_2、SR_3、SR_4，该移位寄存器SR_2、SR_3、SR_4的信号输入端STU与位于该移位寄存器的前一级的移位寄存器的信号输出端OUT耦接。需要说明的是，附图7中仅示例性画出了前4级移位寄存器。
作为一个示例，针对该栅极驱动电路配置有2条时钟信号供给线：第一时钟信号供给线CK1和第二时钟信号供给线CK2。在栅极驱动电路中，位于奇数级的移位寄存器SR_1、SR_3，其第一时钟信号端CLK1与第一时钟信号供给线CK1耦接，其第二时钟信号端CLK2与第二时钟信号供给线CK2耦接；位于偶数级的移位寄存器SR_2、SR_4，其第一时钟信号端CLK1与第二时钟信号供给线CK2耦接，其第二时钟信号端CLK2与第一时钟信号供给线CK1耦接。
在相关技术中，栅极驱动电路中的每一级移位寄存器均会配置有一个信号输入端和一个重置信号端；其中，重置信号端与移位寄存器内的 部分晶体管的控制极耦接，用于控制对移位寄存器内的第一节点/第二节点处的电压进行重置处理。一般而言，本级移位寄存器的重置信号端与下一级的移位寄存器的信号输出端耦接。因此，在相关技术中除第1级和最后1级之外的其他每一级移位寄存器，均需配置2条走线，其中1条信号走线用于耦接本级移位寄存器的信号输入端STU与前一级的移位寄存器的信号输出端，另外1条信号走线用于耦接本级移位寄存器的重置信号端与后一级的移位寄存器的信号输出端。
而在本公开实施例中，各级移位寄存器中第一节点N1/第二节点N2处电压的重置处理均是通过第一时钟信号端CLK1和第二时钟信号端CLK2来进行控制，移位寄存器无需配置重置信号端，因此除第1级移位寄存器之外的每一级移位寄存器，仅需配置1条用于耦接本级移位寄存器的信号输入端STU与前一级的移位寄存器的信号输出端OUT的信号走线。与相关技术中相比，本公开实施例提供的技术方案可以有效减少信号走线的布置数量，从而能减小栅极驱动电路的整体尺寸，有利于显示装置的窄边框设计。
图8为本公开实施例提供的一种栅极驱动方法的流程图，如图8所示，该栅极驱动方法基于前面实施例提供的移位寄存器，该栅极驱动方法包括：
步骤S1、在输出预备阶段，信号写入电路响应于第二时钟信号的控制，将处于有效电平状态的输入信号的进行反向处理，并将生成的处于非有效电平状态的反向信号写入至第二节点，电压控制电路响应于第二时钟信号的控制，将第二工作电压写入至第三节点。
步骤S2对应持续输出阶段，具体包括：步骤S201和步骤S202。
在持续输出阶段，持续输出阶段包括至少一个持续输出周期，持续输出周期包括：一个第一输出子阶段和一个第二输出子阶段。
步骤S201、在第一输出子阶段，电压控制电路响应于第三节点处电 压和第一时钟信号的控制，将处于有效电平状态的第一时钟信号写入至第一节点，输出电路响应于第一节点处电压的控制，将第二工作电压写入至信号输出端。
步骤S202、在第二输出子阶段，信号写入电路响应于第二时钟信号的控制，将处于有效电平状态的输入信号的进行反向处理，并将生成的处于非有效电平状态的反向信号写入至第二节点，第一节点处于浮接状态，第一节点处电压维持有效电平状态。
步骤S3、在输出最后阶段，电压控制电路响应于第三节点处电压和第一时钟信号的控制，将处于有效电平状态的第一时钟信号写入至第一节点，输出电路响应于第一节点处电压的控制，将第二工作电压写入至信号输出。
步骤S4、在复位阶段，信号写入电路响应于第二时钟信号的控制，将处于非有效电平状态的输入信号的进行反向处理，并将生成的处于有效电平状态的反向信号写入至第二节点，电压控制电路响应于第二节点处电压的控制将第一工作电压写入至第一节点，输出电路响应于第二节点处电压的控制，将第一工作电压写入至信号输出端。
对于上面步骤S1～步骤S4的具体描述，可参见前面实施例中对移位寄存器的工作过程进行描述的内容，此处不再赘述。
可以理解的是，以上实施方式仅仅是为了说明本公开的原理而采用的示例性实施方式，然而本公开并不局限于此。对于本领域内的普通技术人员而言，在不脱离本公开的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本公开的保护范围。

Claims (14)

  1. 一种移位寄存器，其中，包括：信号写入电路、电压控制电路和输出电路，所述电压控制电路和所述输出电路两者耦接于第一节点，所述信号写入电路、所述电压控制电路、所述输出电路三者耦接于第二节点；
    所述信号写入电路，配置为响应于第二时钟信号端所提供的第二时钟信号的控制，将信号输入端所提供的输入信号的反向信号写入至所述第二节点；
    所述电压控制电路，配置为响应于所述第一节点处电压的控制，将第一电源端提供的第一工作电压写入至所述第一节点、将所述第二时钟信号写入至所述电压控制电路内部的第三节点，以及，响应于所述第二时钟信号的控制，将第二电源端提供的第二工作电压写入至所述第三节点，以及，响应于所述第三节点处电压和第一时钟信号端提供的第一时钟信号的控制，将所述第一时钟信号写入至所述第一节点；
    输出电路，配置为响应于所述第一节点处电压的控制，将所述第二工作电压写入至信号输出端，以及响应于所述第二节点处电压的控制，将所述第一工作电压写入至所述信号输出端。
  2. 根据权利要求1所述的移位寄存器，其中，所述信号写入电路包括：反向电路和写入控制电路；
    所述反向电路，与所述信号输入端耦接，配置为将所述信号输入端所提供的输入信号进行反向处理，并输出反向信号；
    所述写入控制电路，与所述反向电路耦接，配置为响应于所述第二时钟信号的控制，将所述反向信号写入至所述第二节点。
  3. 根据权利要求2所述的移位寄存器，其中，所述反向电路包括：第一晶体管、第二晶体管、第三晶体管和第四晶体管；
    所述第一晶体管的控制极、第一极均与所述第二电源端耦接，所述第一晶体管的第二极与所述第二晶体管的控制极、第三晶体管的第一极耦接；
    所述第二晶体管的第一极与所述第二电源端耦接，所述第二晶体管的第二极与所述第四晶体管的第一极耦接；
    所述第三晶体管的控制极与所述信号输入端耦接，所述第三晶体管的第二极与所述第一电源端耦接；
    所述第四晶体管的控制极与所述信号输入端耦接，所述第四晶体管的第一极与所述写入控制电路耦接，所述第四晶体管的第二极与所述第三电源端耦接。
  4. 根据权利要求2所述的移位寄存器，其中，写入控制电路包括：第五晶体管；
    所述第五晶体管的控制极与所述第二时钟信号端耦接，所述第五晶体管的第一极与所述反向电路耦接，所述第五晶体管的第二极与所述第二节点耦接。
  5. 根据权利要求1所述的移位寄存器，其中，所述电压控制电路包括：第一控制电路和第二控制电路；
    所述第一控制电路，与所述第二节点和所述第三节点耦接，配置为响应于所述第一节点处电压的控制，将所述第二时钟信号写入至所述电压控制电路内部的第三节点，以及，响应于所述第二时钟信号的控制，将第二电源端提供的第二工作电压写入至所述第三节点；
    所述第二控制电路，与所述第三节点和所述第一节点耦接，配置响 应于所述第一节点处电压的控制，将所述第一工作电压写入至所述第一节点，以及响应于所述第三节点处电压和所述第一时钟信号的控制，将所述第一时钟信号写入至所述第一节点。
  6. 根据权利要求5所述的移位寄存器，其中，所述第一控制电路包括：第六晶体管和第七晶体管；
    所述第六晶体管的控制极与所述第二节点耦接，所述第六晶体管的第一极与所述第二时钟信号端耦接，所述第六晶体管的第二极与所述第三节点耦接；
    所述第七晶体管的控制极与所述第二时钟信号端耦接，所述第七晶体管的第一极与所述第三节点耦接，所述第七晶体管的第二极与所述第二电源端耦接。
  7. 根据权利要求5所述的移位寄存器，其中，所述第二控制电路包括：第一电容、第八晶体管、第九晶体管和第十晶体管；
    所述第一电容的第一端与所述第八晶体管的控制极耦接，所述第一电容的第二端与所述第晶体管的第一极、所述第九晶体管的第二极耦接；
    所述第八晶体管的第二极与所述第一时钟信号端耦接；
    所述第九晶体管的控制极与所述第一时钟信号端耦接，所述第九晶体管的第一极与所述第一节点耦接；
    所述第十晶体管的控制与所述第二节点耦接，所述第十晶体管的第一极与所述第一电源端耦接。
  8. 根据权利要求1所述的移位机寄存器，其中，还包括：
    稳压电路，与所述第二节点和所述第三节点耦接，配置为响应于所述第三节点处电压和所述第一时钟信号的控制，将第三电源端提供的第 三工作电压写入至所述第二节点。
  9. 根据权利要求8所述的移位机寄存器，其中，所述稳压电压包括：第十一晶体管和第十二晶体管；
    所述第十一晶体管的控制极与所述第三节点，所述第十一晶体管的第一极与所述第三电源端耦接，所述第十一晶体管的第二极与所述第十二晶体管的第一极耦接；
    所述第十二晶体管的控制极与所述第一时钟信号端耦接，所述第十二晶体管的第二极与所述第二节点耦接。
  10. 根据权利要求1所述的移位寄存器，其中，所述输出电路包括：第十三晶体管和第十四晶体管；
    所述第十三晶体管的控制极与所述第一节点耦接，所述第十三晶体管的第一极与所述第二电源耦接，所述第十三晶体管的第二极与所述信号输出端耦接；
    所述第十四晶体管的控制极与所述第二节点耦接，所述第十四晶体管的第一极与所述信号输出端耦接，所述第十四晶体管的第二极与所述第一电源端耦接。
  11. 根据权利要求10所述的移位寄存器，其中，所述输出电路还包括：第二电容和第三电容；
    所述第二电容的第一端与所述第一节点耦接，所述第二电容的第二端与所述第二电源端耦接；
    所述第三电容的第一端与所述第二节点耦接，所述第三电容的第二端与所述第一电源端耦接。
  12. 根据权利要求1-11中任一所述的移位寄存器，其中，所述移位寄存器内的全部晶体管均为N型晶体管；
    或者，所述移位寄存器内的全部晶体管均为P型晶体管。
  13. 一种栅极驱动电路，其中，包括：
    若干个级联的移位寄存器，所述移位寄存器采用上述权利要求1-12中任意一项的所述移位寄存器；
    除第一级移位寄存器外，对于其他任意一级移位寄存器，该移位寄存器的信号输入端与位于该移位寄存器的前一级的移位寄存器的信号输出端耦接。
  14. 一种栅极驱动方法，其中，所述栅极驱动方法基于上述权利要求1-12中任意一项所述的移位寄存器，所述栅极驱动方法包括：
    在输出预备阶段，所述信号写入电路响应于所述第二时钟信号的控制，将处于有效电平状态的输入信号的进行反向处理，并将生成的处于非有效电平状态的反向信号写入至所述第二节点，所述电压控制电路响应于所述第二时钟信号的控制，将第二工作电压写入至所述第三节点；
    在持续输出阶段，所述持续输出阶段包括至少一个持续输出周期，所述持续输出周期包括：一个第一输出子阶段和一个第二输出子阶段；
    在所述第一输出子阶段，所述电压控制电路响应于所述第三节点处电压和所述第一时钟信号的控制，将处于有效电平状态的第一时钟信号写入至所述第一节点，所述输出电路响应于所述第一节点处电压的控制，将所述第二工作电压写入至信号输出端；
    在所述第二输出子阶段，所述信号写入电路响应于所述第二时钟信号的控制，将处于有效电平状态的输入信号的进行反向处理，并将生成的处于非有效电平状态的反向信号写入至所述第二节点，所述第一节点 处于浮接状态，所述第一节点处电压维持有效电平状态；
    在输出最后阶段，所述电压控制电路响应于所述第三节点处电压和所述第一时钟信号的控制，将处于有效电平状态的第一时钟信号写入至所述第一节点，所述输出电路响应于所述第一节点处电压的控制，将所述第二工作电压写入至信号输出；
    在复位阶段，所述信号写入电路响应于所述第二时钟信号的控制，将处于非有效电平状态的输入信号的进行反向处理，并将生成的处于有效电平状态的反向信号写入至所述第二节点，所述电压控制电路响应于所述第二节点处电压的控制将所述第一工作电压写入至所述第一节点，所述输出电路响应于所述第二节点处电压的控制，将所述第一工作电压写入至信号输出端。
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