KR20230034842A - 발광 제어 드라이버, 디스플레이 패널 및 디스플레이 장치 - Google Patents

발광 제어 드라이버, 디스플레이 패널 및 디스플레이 장치 Download PDF

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Abstract

본 명세서는 발광 제어 신호의 신뢰성을 향상시킬 수 있는 발광 제어 드라이버에 관한 것으로, 일 실시예에 따른 발광 제어 드라이버에서 각 발광 제어 스테이지는, Q 노드의 제어에 의해, 출력 라인으로 클럭 신호를 출력하는 제1 출력 트랜지스터와, QB 노드의 제어에 의해 출력 라인으로 고전위 전원 전압을 출력하는 제2 출력 트랜지스터를 포함하는 출력 버퍼, 제1 스캔 드라이버로부터 공급되는 스캔 신호를 이용하여 Q 노드를 충전하고, QB 노드의 제어에 의해 Q 노드를 방전하는 충방전부, 및 Q 노드와 상반되게 QB 노드를 충방전하는 인버터를 구비할 수 있다.

Description

발광 제어 드라이버, 디스플레이 패널 및 디스플레이 장치{Emission Control Driver, Display Panel, and Display Device}
본 명세서는 발광 제어 신호의 신뢰성을 향상시킬 수 있는 발광 제어 드라이버, 디스플레이 패널 및 디스플레이 장치에 관한 것이다.
발광 디스플레이 장치는 전자와 정공의 재결합으로 유기 발광층을 발광시키는 자발광 소자를 이용하여 휘도가 높고 구동 전압이 낮으며 초박막화가 가능할 뿐만 아니라 자유로운 형상으로 구현이 가능한 장점이 있다.
발광 디스플레이 장치는 픽셀 매트릭스를 통해 영상을 표시하는 패널과, 패널을 구동하는 구동 회로를 포함한다. 픽셀 매트릭스를 구성하는 픽셀들 각각은 박막 트랜지스터(Thin Film Transistor; TFT)에 의해 독립적으로 구동된다.
픽셀들의 TFT를 제어하는 게이트 드라이버는 디스플레이 패널의 베젤 영역에 배치될 수 있다. 게이트 드라이버는 각 픽셀의 스위칭 TFT를 제어하는 복수의 스캔 드라이버와, 발광 제어 TFT를 제어하는 발광 제어 드라이버를 포함할 수 있다.
발광 제어 드라이버로부터 출력되는 발광 제어 신호의 라이징 타임 및 폴링 타임이 증가될 수 있다. 발광 제어 신호의 라이징 타임 및 폴링 타임이 증가하면 각 서브픽셀의 보상 시간과 데이터 충전 시간이 부족하여 신뢰성이 저하될 수 있다.
위에서 설명한 배경기술의 내용은 본 명세서의 발명자가 본 명세서의 예를 도출하기 위해 보유하고 있었거나, 본 명세서의 예를 도출 과정에서 습득한 기술 정보로서, 반드시 본 명세서의 출원 이전에 일반 공중에게 공개된 공지기술이라 할 수는 없다.
본 명세서는 발광 제어 신호의 신뢰성을 향상시킬 수 있는 발광 제어 드라이버, 디스플레이 패널 및 디스플레이 장치를 제공한다.
본 명세서의 다양한 실시예에서 해결하고자 하는 과제들은 위에서 언급한 과제로 제한되지 않으며, 언급되지 않은 다른 과제들은 아래의 기재 내용으로부터 본 명세서의 기술 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
일 실시예에 따른 발광 제어 드라이버에서 각 발광 제어 스테이지는, Q 노드의 제어에 의해, 출력 라인으로 클럭 신호를 출력하는 제1 출력 트랜지스터와, QB 노드의 제어에 의해 상기 출력 라인으로 고전위 전원 전압을 출력하는 제2 출력 트랜지스터를 포함하는 출력 버퍼, 제1 스캔 드라이버로부터 공급되는 스캔 신호를 이용하여 Q 노드를 충전하고, QB 노드의 제어에 의해 Q 노드를 방전하는 충방전부, 및 Q 노드와 상반되게 QB 노드를 충방전하는 인버터를 구비할 수 있다.
일 실시예에 따른 디스플레이 패널은, 서브픽셀들을 통해 영상을 표시하는 디스플레이 영역, 디스플레이 영역을 둘러싸는 베젤 영역, 베젤 영역에 배치되고, 서브픽셀들과 접속된 제1 게이트 라인들 각각에 제1 스캔 신호를 공급하는 제1 스캔 드라이버, 베젤 영역에 배치되고, 서브픽셀들과 접속된 제2 게이트 라인들 각각에 제2 스캔 신호를 공급하는 제2 스캔 드라이버, 및 베젤 영역에 배치되고, 서브픽셀들과 접속된 제3 게이트 라인들 각각에 발광 제어 신호를 공급하는 상기 발광 제어 드라이버를 포함할 수 있다.
일 실시예에 따른 디스플레이 장치는, 서브픽셀들을 통해 영상을 표시하는 디스플레이 패널, 디스플레이 패널에 내장되고, 서브픽셀들과 접속된 제1 게이트 라인들 각각에 제1 스캔 신호를 공급하는 제1 스캔 드라이버, 디스플레이 패널에 내장되고, 서브픽셀들과 접속된 제2 게이트 라인들 각각에 제2 스캔 신호를 공급하는 제2 스캔 드라이버, 및 디스플레이 패널에 내장되고, 서브픽셀들과 접속된 제3 게이트 라인들 각각에 발광 제어 신호를 공급하는 상기 발광 제어 드라이버를 포함할 수 있다.
위에서 언급된 과제의 해결 수단 이외의 다양한 실시예에 따른 구체적인 사항들은 아래의 기재 내용 및 도면들에 포함되어 있다.
일 실시예에 따른 발광 제어 드라이버는 각 프레임에서 대부분의 시간을 차지하는 발광 기간 동안 QB 노드에 의해 제어되는 출력 트랜지스터가 고전위 전원 전압을 이용하여 발광 제어 신호의 게이트 온 전압을 안정적으로 공급함으로써 발광 제어 신호의 라이징 타임을 개선할 수 있다.
일 실시예에 따른 발광 제어 드라이버는 Q 노드에 의해 제어되는 출력 트랜지스터가 스캔 드라이버로부터의 스캔 신호와 클럭 신호를 이용하여 발광 제어 신호의 게이트 오프 전압 및 게이트 온 전압을 공급함으로써 발광 제어 신호의 폴링 타임 및 라이징 타임을 개선할 수 있다.
이에 따라, 일 실시예에 따른 발광 제어 드라이버, 디스플레이 패널 및 디스플레이 장치는 발광 제어 신호의 라이징 타임 및 폴링 타임을 개선하여 신뢰성을 개선할 수 있다.
위에서 언급된 해결하고자 하는 과제, 과제 해결 수단, 효과의 내용은 청구범위의 필수적인 특징을 특정하는 것은 아니므로, 청구범위의 권리 범위는 발명의 내용에 기재된 사항에 의하여 제한되지 않는다.
이하에 첨부되는 도면들은 본 명세서의 실시예에 관한 이해를 돕기 위한 것으로, 상세한 설명과 함께 실시예들을 제공한다. 다만, 본 실시예의 기술적 특징이 특정 도면에 한정되는 것은 아니며, 각 도면에서 개시하는 특징들은 서로 조합되어 새로운 실시 예로 구성될 수 있다.
도 1은 일 실시예에 따른 디스플레이 장치의 구성을 나타낸 블록도이다.
도 2는 일 실시예에 따른 픽셀 회로의 구성을 나타낸 등가회로도이다.
도 3은 도 2에 도시된 픽셀 회로의 구동 파형도이다.
도 4는 일 실시예에 따른 픽셀 회로의 구성을 나타낸 등가회로도이다.
도 5는 도 3에 도시된 픽셀 회로의 구동 파형도이다.
도 6은 일 실시예에 따른 발광 제어 드라이버의 일부 스테이지 구성을 개략적으로 나타낸 블록도이다.
도 7은 일 실시예에 따른 발광 제어 드라이버에서 한 발광 제어 스테이지의 회로 구성을 나타낸 등가회로도이다.
도 8은 도 7에 도시된 발광 제어 스테이지의 구동 파형도이다.
도 9는 일 실시예에 따른 발광 제어 드라이버의 일부 TFT 구조를 나타낸 단면도이다.
도 10은 일 실시예에 따른 발광 제어 스테이지의 제1 기간 동안 동작과 구동 파형을 나타낸 도면이다.
도 11 및 도 12는 일 실시예에 따른 발광 제어 스테이지의 제2 기간 동안 동작과 구동 파형을 나타낸 도면이다.
도 13은 일 실시예에 따른 발광 제어 스테이지의 제3 기간 동안 동작과 구동 파형을 나타낸 도면이다.
도 14는 일 실시예에 따른 발광 제어 스테이지의 제4 기간 동안 동작과 동 파형을 나타낸 도면이다.
도 15는 일 실시예에 따른 발광 제어 드라이버에서 한 발광 제어 스테이지의 회로 구성을 나타낸 등가회로도이다.
도 16은 도 15에 도시된 발광 제어 스테이지의 구동 파형도이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 "포함한다," "갖는다," "이루어진다" 등이 사용되는 경우 "만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 오차 범위에 대한 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들면, "상에," "상부에," "하부에," "옆에" 등으로 두 부분의 위치 관계가 설명되는 경우, 예를 들면, "바로" 또는 "직접"이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, "후에," 에 "이어서," "다음에," "전에" 등으로 시간적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 명세서의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결" "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 특별히 명시적인 기재 사항이 없는 간접적으로 연결되거나 또는 접속될 수 있는 각 구성 요소 사이에 다른 구성 요소가 "개재"될 수도 있다고 이해되어야 할 것이다.
"적어도 하나"는 연관된 구성요소의 하나 이상의 모든 조합을 포함하는 것으로 이해되어야 할 것이다. 예를 들면, "제1, 제2, 및 제3 구성요소의 적어도 하나"의 의미는 제1, 제2, 또는 제3 구성요소뿐만 아니라, 제1, 제2, 및 제3 구성요소의 두 개 이상의 모든 구성요소의 조합을 포함한다고 할 수 있다.
본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면 및 실시예를 통해 본 명세서의 실시예를 살펴보면 다음과 같다. 도면에 도시된 구성요소들의 스케일은 설명의 편의를 위해 실제와 다른 스케일을 가지므로, 도면에 도시된 스케일에 한정되지 않는다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치의 구성을 개략적으로 나타낸 블록도이다.
일 실시예에 따른 디스플레이 장치는 유기 발광 다이오드(Organic Light Emitting Diode; OLED) 디스플레이 장치, 퀀텀닷 발광 다이오드(Quantum-dot Light Emitting Diode) 디스플레이 장치, 또는 무기 발광 다이오드(Inorganic Light Emitting Diode) 디스플레이 장치를 포함하는 전계발광 디스플레이 장치(Electroluminescent Display)일 수 있다.
도 1을 참조하면, 디스플레이 장치는 디스플레이 패널(100), 디스플레이 패널(100)에 내장된 게이트 드라이버(200), 데이터 드라이버(300)를 포함할 수 있다.
디스플레이 패널(100)은 복수의 서브픽셀(P)이 매트릭스 형태로 배열된 디스플레이 영역(DA)을 통해 영상을 표시한다. 서브픽셀(P)은 적색광을 방출하는 적색(R) 서브픽셀, 녹색광을 방출하는 녹색(G) 서브픽셀, 청색광을 방출하는 청색(B) 서브픽셀, 백색광을 방출하는 백색(W) 서브픽셀 중 어느 하나일 수 있다. 단위 픽셀은 발광 색이 서로 다른 적어도 2개의 서브픽셀을 포함할 수 있다. 각 서브픽셀(P)은 발광 소자와 발광 소자를 독립적으로 구동하는 복수의 TFT를 포함할 수 있다. 디스플레이 패널(100)에는 각 서브픽셀(P)과 접속된 데이터 라인(DL), 게이트 라인(GL1, GL2, GL3), 전원 라인, 기타 신호 라인을 포함하는 복수의 신호 라인이 배치될 수 있다.
디스플레이 패널(100)은 디스플레이 영역(DA)에 배치되어 사용자의 터치를 센싱하는 터치 센서 스크린을 더 포함할 수 있다.
게이트 드라이버(200)는 디스플레이 패널(100)에서 디스플레이 영역(DA)을 둘러싸며 외곽부에 위치하는 베젤 영역(BZ1~BZ2) 중 적어도 어느 하나의 베젤 영역에 배치될 수 있다. 예를 들면, 게이트 드라이버(200)는 디스플레이 영역(DA)을 두고 마주하는 제1 및 제2 베젤 영역(BZ1, BZ2) 중 어느 하나의 베젤 영역에 배치되거나, 제1 및 제2 베젤 영역(BZ1, BZ2) 양측에 배치될 수 있다. 게이트 드라이버(200)는 디스플레이 영역(DA)에 배치되는 TFT 어레이와 동일 공정에서 형성된 TFT들로 구성되는 GIP(Gate In Panel) 타입으로 될 수 있다.
게이트 드라이버(200)는 각 수평 라인의 픽셀들(P)과 접속된 제1 내지 제3 게이트 라인(GL1, GL2, GL3) 중, 제1 게이트 라인(GL1)을 구동하는 제1 스캔 드라이버(210), 제2 게이트 라인(GL2)을 구동하는 제2 스캔 드라이버(220), 제3 게이트 라인(GL3)을 구동하는 발광 제어 드라이버(230)를 포함할 수 있다.
제1 스캔 드라이버(210), 제2 스캔 드라이버(220), 발광 제어 드라이버(230) 각각은 타이밍 컨트롤러(미도시)로부터 레벨 쉬프터(미도시)를 통해 공급되는 게이트 제어 신호를 공급받아 동작할 수 있다.
제1 스캔 드라이버(210)는 복수의 제1 게이트 라인(GL1)에 개별적으로 제1 스캔 신호를 공급하는 복수의 제1 스캔 스테이지를 포함할 수 있다. 제1 스캔 신호는 제1 게이트 라인(GL1)과 연결된 복수의 서브픽셀(P) 각각의 제1 스위칭 TFT를 제어할 수 있다.
제2 스캔 드라이버(220)는 복수의 제2 게이트 라인(GL2)에 개별적으로 제2 스캔 신호를 공급하는 복수의 제2 스캔 스테이지를 포함할 수 있다. 제2 스캔 신호는 제2 게이트 라인(GL2)과 연결된 복수의 서브픽셀(P) 각각의 제2 스위칭 TFT를 제어할 수 있다.
발광 제어 드라이버(230)는 복수의 제3 게이트 라인(GL3)에 개별적으로 발광 제어 신호를 공급하는 복수의 발광 제어 스테이지를 포함할 수 있다. 발광 제어 신호는 제3 게이트 라인(GL3)과 연결된 복수의 서브픽셀(P) 각각의 발광 제어 TFT를 제어할 수 있다.
발광 제어 드라이버(230)의 복수의 발광 제어 스테이지 각각은 제1 스캔 드라이버(210)의 복수의 제1 스캔 스테이지로부터 복수의 제1 게이트 라인(GL1)으로 공급되는 제1 스캔 신호를 공급받아 발광 제어 신호를 생성할 수 있다.
발광 제어 드라이버(230)는 각 프레임에서 대부분의 시간을 차지하는 각 픽셀 회로의 발광 기간 동안 QB 노드에 의해 제어되는 출력 트랜지스터를 통해 고전위 전원 전압을 발광 제어 신호의 게이트 온 전압으로 안정적으로 공급할 수 있다. 발광 제어 드라이버(230)는 Q 노드에 의해 제어되는 출력 트랜지스터가 제1 스캔 드라이버(210)로부터의 스캔 신호와, 클럭 신호를 이용하여 발광 제어 신호의 게이트 오프 전압 및 게이트 온 전압을 공급할 수 있다.
이에 따라, 발광 제어 드라이버(230)는 발광 제어 신호의 라이징 타임 및 폴링 타임을 개선하여 신뢰성을 향상시킬 수 있다. 이에 대한 구체적인 설명은 후술하기로 한다.
데이터 드라이버(300)는 타이밍 컨트롤러(미도시)로부터 공급받은 디지털 데이터를 아날로그 데이터 신호로 변환하여 디스플레이 패널(100)의 각 데이터 라인(DL)에 각 데이터 전압 신호를 공급할 수 있다. 데이터 드라이버(300)는 감마 전압 생성부(미도시)로부터 공급된 복수의 기준 감마 전압들이 세분화된 계조 전압들을 이용하여 디지털 데이터를 아날로그 데이터 전압 신호로 변환할 수 있다.
데이터 드라이버(300)는 디스플레이 패널(100)에 배치된 복수의 데이터 라인(DL)을 분할 구동하는 복수의 데이터 드라이브 IC(Integrated Circuit)(310)를 포함할 수 있다. 복수의 데이터 드라이브 IC(310) 각각은 COF(Chip On Film) 타입과 같이 각 회로 필름(320) 상에 개별적으로 실장될 수 있다. 데이터 드라이브 IC(310)가 실장된 복수의 COF(320)는 ACF(Anisotropic Conductive Film)를 통해 디스플레이 패널(100)의 베젤 영역(BZ3)에 본딩될 수 있다.
디스플레이 패널(100)의 디스플레이 영역(DA)과, 게이트 드라이버(200)를 포함한 베젤 영역(BZ1~BZ4)에 배치되는 복수의 TFT에는 비정질 실리콘 반도체층을 이용하는 비정질 TFT, 폴리 실리콘 반도체층을 이용하는 폴리 TFT, 금속 산화물 반도체층을 이용하는 산화물 TFT 중 적어도 어느 하나가 적용될 수 있다.
예를 들면, 디스플레이 패널(100)에는 비정질 실리콘 TFT 보다 이동도가 높고, 폴리 실리콘 TFT 보다 저온 공정이 가능하고 대면적에 적용이 용이한 산화물 TFT가 적용될 수 있고, TFT 특성이 좋은 코플라나(Coplanar) 타입의 산화물 TFT가 적용될 수 있다. 산화물 TFT는 산화물 반도체층에 빛이 유입되는 것을 방지하기 위하여 산화물 반도체층의 아래에 버퍼막을 사이에 두고 배치되는 차광층을 추가로 포함할 수 있다.
도 2는 일 실시예에 따른 픽셀 회로의 구성을 나타낸 등가회로도이고, 도 3은 도 2에 도시된 픽셀 회로의 구동 파형도이다.
도 2를 참조하면, 각 서브픽셀(P)의 픽셀 회로는 발광 소자(ED)에 전류를 공급하는 구동 TFT(DT), 스위칭 TFT(ST1), 초기화 TFT(ST2), 발광 제어 TFT(ET), 스토리지 커패시터(Cst1, Cst2)를 포함하는 4T2C 구조를 구비할 수 있다.
각 서브픽셀(P)은 디스플레이 패널(100)에 배치되는 제1 내지 제3 게이트 라인(GL1, GL2, GL3), 데이터 라인(DL), 제1 및 제2 전원 라인(PL1, PL2), 및 초기화 전압 라인(IL)과 접속될 수 있다.
제1 스캔 드라이버(210)는 제1 게이트 라인(GL1)에 제1 스캔 신호(SCAN1)를 공급할 수 있다. 제2 스캔 드라이버(220)는 제2 게이트 라인(GL3)에 제2 스캔 신호(SCAN2)를 공급할 수 있다. 발광 제어 드라이버(230)는 제3 게이트 라인(GL3)에 발광 제어 신호(EM)를 공급할 수 있다. 데이터 드라이버(300)는 데이터 라인(DL)에 데이터 전압(Vdata)를 공급할 수 있다. 전원 회로(미도시)는 제1 전원 라인(PL)에 제1 고전위 전원 전압(ELVDD)을, 제2 전원 라인(PL2)에 저전위 전원 전압(ELVSS)을, 초기화 전압 라인(IL)에 초기화 전압(Vini)을 공급할 수 있다.
도 3을 참조하면, 각 서브픽셀(P)은 각 프레임마다 초기화(Initial) 기간, 샘플링(Sampling) 기간, 프로그램(Program) 기간, 발광(Emission) 기간을 포함하도록 구동될 수 있다.
도 2 및 도 3을 참조하면, 스위칭 TFT(ST1)는 제1 게이트 라인(GL1)에 의해 제어되고 데이터 라인(DL)과, 구동 TFT(DT)의 게이트 전극(G)과 접속된 제1 노드(N1)를 연결시킬 수 있다. 초기화 기간, 샘플링 기간 및 프로그램 기간 동안, 스위칭 TFT(ST1)는 제1 게이트 라인(GL1)의 제1 스캔 신호(SCAN1)의 고전위 전원 전압에 의해 턴-온되어, 데이터 라인(DL)을 통해 공급되는 레퍼런스 전압(Vref) 및 데이터 전압(Vdata)을 제1 노드(N1)에 순차적으로 공급할 수 있다.
초기화 TFT(ST2)는 제2 게이트 라인(GL2)에 의해 제어되고 구동 TFT(DT)의 소스 전극(S) 및 발광 소자(ED)의 애노드와 공통 접속된 제2 노드(N2)와, 초기화 전압 라인(IL)을 연결시킬 수 있다. 초기화 기간 동안, 초기화 TFT(ST2)는 제2 게이트 라인(GL2)의 제2 스캔 신호(SCAN2)의 고전위 전원 전압에 의해 턴-온되어, 초기화 전압 라인(IL)의 초기화 전압(Vini)을 제2 노드(N2)에 공급할 수 있다.
발광 제어 TFT(ET)는 제3 게이트 라인(GL3)에 의해 제어되고 제1 전원 라인(PL1)과, 구동 TFT(DT)의 드레인 전극(D)을 연결시킬 수 있다. 초기화 기간 및 발광 기간 동안, 발광 제어 TFT(ET)는 제3 게이트 라인(GL3)의 발광 제어 신호(EM)의 고전위 전원 전압에 의해 턴-온되어, 제1 전원 라인(PL1)의 제1 전원 전압(ELVDD)을 구동 TFT(DT)의 드레인 전극(D)에 공급할 수 있다.
제1 스토리지 커패시터(Cst1)는 제1 노드(N1)와 제2 노드(N2) 사이에 접속되어 구동 TFT(DT)의 임계 전압(Vth)이 보상된 데이터 전압(Vdata-Vth)을 충전할 수 있다.
제2 스토리지 커패시터(Cst2)는 제1 전원 라인(103)과, 구동 TFT(DT)의 소스 전극(S) 및 발광 소자(ED)의 애노드와 공통 접속된 제2 노드(N2) 사이에 접속되어, 발광 기간 동안 제2 노드(N2)의 전위를 안정적으로 유지시킬 수 있다.
구동 TFT(DT)는 스토리지 커패시터(Cst1)에 충전된 구동 전압(Vdata-Vth)에 따라 발광 소자(ED)로 흐르는 전류(Ids)를 제어함으로써 발광 소자(ED)의 발광 강도를 제어할 수 있다.
발광 소자(ED)는 구동 TFT(DT)의 소스 전극(S)에 접속되는 애노드와, 저전위전원 전압(ELVSS)을 공급하는 제2 전원 라인(PL2)과 접속된 캐소드와, 애노드 및 캐소드 사이의 유기 발광층을 구비할 수 있다. 발광 소자(ED)는 구동 TFT(DT)로부터 공급되는 구동 전류의 전류값에 비례하는 밝기의 광을 발생할 수 있다.
도 3을 참조하면, 초기화 기간 동안, 제1 노드(N1)는 데이터 라인(DL) 및 스위칭 TFT(ST1)를 통해 레퍼런스 전압(Vref)으로 초기화되고, 제2 노드(N2)는 초기화 전압 라인(IL) 및 초기화 TFT(ST2)를 통해 초기화 전압(Vini)으로 초기화되며, 구동 TFT(DT)의 드레인 전극(D)에는 제1 전원 라인(PL1) 및 발광 제어 TFT(ET)를 통해 고전위 전압 전압(ELVDD)이 공급될 수 있다.
샘플링 기간 동안, 구동 TFT(DT)의 소스 팔로우(Source Follow) 동작에 의해 게이트-소스 간 전압(Vgs)이 임계 전압(Vth)이 될 때까지 소스 전극(S)의 전압이 상승하여 스토리지 커패시터(Cst1)는 구동 TFT(DT)의 임계 전압(Vth)을 충전할 수 있다.
프로그램 기간 동안, 제1 노드(N1)에 데이터 전압(Vdata)이 공급되어 스토리지 커패시터(Cst1)는 구동 TFT(DT)의 임계 전압(Vth)이 보상된 데이터 전압(Vdata+Vth)을 충전할 수 있다. 이에 따라, 이후 발광 기간에서 서브픽셀들(P) 간의 구동 TFT(DT)의 임계 전압에 의한 특성 편차가 보상될 수 있다.
발광 기간 동안, 구동 TFT(DT)는 스토리지 커패시터(Cst1)에 충전된 구동 전압(Vdata+Vth)에 따라 발광 소자(ED)를 구동하여 발광 강도를 제어할 수 있다.
도 4는 일 실시예에 따른 픽셀 회로의 구성을 나타낸 등가회로도이고, 도 5는 도 4에 도시된 픽셀 회로의 구동 파형도이다.
도 4를 참조하면, 각 서브픽셀(P)의 픽셀 회로는 발광 소자(ED)에 전류를 공급하는 구동 TFT(DT), 스위칭 TFT(ST1), 초기화 TFT(ST2), 보상 TFT(ST3), 제1 및 제2 발광 제어 TFT(ET1, ET2), 스토리지 커패시터(Cst)를 포함하는 6T1C 구조를 구비할 수 있다.
각 서브픽셀(P)은 디스플레이 패널(100)에 배치되는 제1 내지 제4 게이트 라인(GL1, GL2, GL3, GL4), 데이터 라인(DL), 제1 및 제2 전원 라인(PL1, PL2), 및 초기화 전압 라인(IL)과 접속될 수 있다.
제1 스캔 드라이버(210)는 제1 게이트 라인(GL1)에 제1 스캔 신호(SCAN1)를 공급할 수 있다. 제2 스캔 드라이버(220)는 제2 게이트 라인(GL3)에 제2 스캔 신호(SCAN2)를 공급할 수 있다. 발광 제어 드라이버(230)는 제3 게이트 라인(GL3)에 제1 발광 제어 신호(EM1)를 공급할 수 있고, 제4 게이트 라인(GL4)에 제2 발광 제어 신호(EM2)를 공급할 수 있다. 한편, 발광 제어 드라이버(230)는 제3 게이트 라인(GL3)에 제1 발광 제어 신호(EM1)를 공급하는 제1 발광 제어 드라이버와, 제4 게이트 라인(GL4)에 제2 발광 제어 신호(EM2)를 공급하는 제2 발광 제어 드라이버를 포함할 수 있다. 데이터 드라이버(300)는 데이터 라인(DL)에 데이터 전압(Vdata)를 공급할 수 있다. 전원 회로(미도시)는 제1 전원 라인(PL)에 제1 고전위 전원 전압(ELVDD)을, 제2 전원 라인(PL2)에 저전위 전원 전압(ELVSS)을, 초기화 전압 라인(IL)에 초기화 전압(Vini)을 공급할 수 있다.
도 5를 참조하면, 각 서브픽셀(P)은 각 프레임마다 초기화(Initial) 기간, 샘플링 및 프로그램(Sampling & Program) 기간, 발광(Emission) 기간을 포함하도록 구동될 수 있다.
도 4 및 도 5를 참조하면, 초기화 TFT(ST1)는 제1 게이트 라인(GL1)에 의해 제어되고, 발광 소자(ED)의 애노드와 접속된 제2 노드(N2)와 초기화 전압 라인(IL)을 연결시킬 수 있다. 초기화 기간과 샘플링 및 프로그램 기간 동안, 초기화 TFT(ST1)는 제1 게이트 라인(GL1)의 제1 스캔 신호(SCAN1)의 고전위 전원 전압에 의해 턴-온되어, 초기화 전압 라인(IL)의 초기화 전압(Vini)을 제2 노드(N2)에 공급할 수 있다.
스위칭 TFT(ST2)는 제2 게이트 라인(GL2)에 의해 제어되고 데이터 라인(DL)과, 구동 TFT(DT)의 소스 전극(S)을 연결시킬 수 있다. 샘플링 및 프로그램 기간 동안, 스위칭 TFT(ST2)는 제2 게이트 라인(GL2)의 제2 스캔 신호(SCAN2)의 고전위 전원 전압에 의해 턴-온되어, 데이터 라인(DL)을 통해 공급되는 레퍼런스 전압(Vref) 및 데이터 전압(Vdata)을 구동 TFT(DT)의 소스 전극(S)에 순차적으로 공급할 수 있다.
보상 TFT(ST3)는 제1 게이트 라인(GL1)에 의해 제어되고 구동 TFT(DT)의 게이트 전극(G)과 접속된 제1 노드(N1)와, 구동 TFT(DT)의 드레인 전극(D)과 접속된 제3 노드(N3)를 연결시킬 수 있다. 초기화 기간과 샘플링 및 프로그램 기간 동안, 보상 TFT(ST3)는 제1 게이트 라인(GL1)의 제1 스캔 신호(SCAN1)의 고전위 전원 전압에 의해 턴-온되어, 구동 TFT(DT)의 게이트 전극(G)과 드레인 전극(D)을 연결시킴으로써 구동 TFT(DT)를 다이오드 구조로 연결시킬 수 있다.
제1 발광 제어 TFT(ET1)는 제3 게이트 라인(GL3)에 의해 제어되고 구동 TFT(DT)의 소스 전극(S)과 발광 소자(ED)의 애노드를 연결시킬 수 있다. 발광 기간 동안, 제1 발광 제어 TFT(ET1)는 제3 게이트 라인(GL3)의 제1 발광 제어 신호(EM1)의 고전위 전원 전압에 의해 턴-온되어, 구동 TFT(DT)과 발광 소자(ED)를 연결시킬 수 있다.
제2 발광 제어 TFT(ET2)는 제4 게이트 라인(GL4)에 의해 제어되고 제1 전원 라인(PL1)과, 구동 TFT(DT)의 드레인 전극(D)을 연결시킬 수 있다. 초기화 기간 및 발광 기간 동안, 제2 발광 제어 TFT(ET2)는 제4 게이트 라인(GL4)의 제2 발광 제어 신호(EM2)의 고전위 전원 전압에 의해 턴-온되어, 제1 전원 라인(PL1)의 고전위 전원 전압(ELVDD)을 구동 TFT(DT)의 드레인 전극(D)에 공급할 수 있다.
제1 스토리지 커패시터(Cst1)는 제1 노드(N1)와 제2 노드(N2) 사이에 접속되어, 구동 TFT(DT)의 임계 전압(Vth)이 보상된 데이터 전압(Vdata+Vth)을 구동 전압으로 충전할 수 있다.
구동 TFT(DT)는 스토리지 커패시터(Cst1)에 충전된 구동 전압에 따라 발광 소자(ED)로 흐르는 전류(Ids)를 제어함으로써 발광 소자(ED)의 발광 강도를 제어할 수 있다.
발광 소자(ED)는 제1 발광 제어 TFT(ET1)를 통해 구동 TFT(DT)의 소스 전극(S)에 접속되는 애노드와, 저전위 전원 전압(ELVSS)을 공급하는 제2 전원 라인(PL2)과 접속된 캐소드와, 애노드 및 캐소드 사이의 유기 발광층을 구비할 수 있다. 발광 소자(ED)는 구동 TFT(DT)로부터 제1 발광 제어 TFT(ET1)를 통해 공급되는 구동 전류의 전류값에 비례하는 밝기의 광을 발생할 수 있다.
도 5를 참조하면, 초기화 기간 동안, 구동 TFT(DT)의 게이트 전극(D) 및 소스 전극(S)은 제2 발광 제어 TFT(ET12) 및 다이오드 연결된 구동 TFT(DT)를 통해 제1 전원 라인(PL1)의 고전위 전원 전압(ELVDD)로 초기화되고, 발광 소자(ED)의 애노드는 초기화 TFT(ST1)를 통해 초기화 전압 라인(IL)의 초기화 전압(Vini)으로 초기화될 수 있다.
샘플링 및 프로그램 기간 동안, 스위칭 TFT(ST2)를 통해 구동 TFT(DT)의 소스 전극(S)에 데이터 전압(Vdata)이 공급되고, 다이오드 연결된 구동 TFT(DT)를 통해 게이트 전극(G)의 전압은 구동 TFT(DT)의 임계 전압(Vth)이 보상된 타겟 전압(ELVDD-Vdata+Vth)을 충전할 수 있다. 이에 따라, 서브픽셀들 간의 구동 TFT(DT)의 특성 편차가 보상될 수 있다.
샘플링 및 프로그램 기간과, 발광 기간 사이의 특정 기간 동안, 스토리지 커패시터(Cst)는 타겟 전압(ELVDD-Vdata+Vth)을 충전할 수 있다.
발광 기간 동안, 구동 TFT(DT)는 스토리지 커패시터(Cst)에 충전된 구동 전압(ELVDD-Vdata+Vth)에 따라 발광 소자(ED)를 구동하여 발광 강도를 제어할 수 있다.
도 6은 일 실시예에 따른 발광 제어 드라이버(230)의 구성을 개략적으로 나타낸 블록도이다.
도 6을 참조하면, 일 실시예에 따른 발광 제어 드라이버(230)는 복수의 발광 제어 신호(EM(N)~EM(N+4))(N은 양의 정수)를 순차적으로 출력하는 복수의 발광 제어 스테이지(EM_ST(N)~EM_ST(N+4))를 포함할 수 있다. 도 6에서는 편의상 5개의 발광 제어 스테이지(EM_ST(N)~EM_ST(N+4))만 도시되어 있다.
복수의 발광 제어 스테이지(EM_ST(N)~EM_ST(N+4))는 위상이 서로 다른 복수의 클럭 신호(CLK1~CLK4) 중 어느 하나의 클럭 신호를 공급받을 수 있다. 복수의 발광 제어 스테이지(EM_ST(N)~EM_ST(N+4))는 고전위 전원 전압(VDD)과, 저전위 전원 전압(VSS)을 공통적으로 공급받을 수 있다.
복수의 발광 제어 스테이지(EM_ST(N)~EM_ST(N+4)) 각각은 제1 스캔 드라이버(210)로부터 출력되는 복수의 제1 스캔 신호를 제1 및 제2 입력 신호로 공급받을 수 있다.
예를 들면, N번째 발광 제어 스테이지(EM_ST(N))는 제1 스캔 드라이버(210)의 N-1번째 스캔 스테이지로부터 N-1번째 수평 라인의 제1 게이트 라인(GL1)에 공급되는 제1(N-1) 스캔 신호(SCAN1(N-1))와, N+3번째 스캔 스테이지로부터 N+3번째 수평 라인의 제1 게이트 라인(GL1)에 공급되는 제1(N+3) 스캔 신호(SCAN1(N+3))를 제1 및 제2 입력 신호로 공급받아 Q 노드 및 QB 노드를 충방전할 수 있다.
N+1번째 발광 제어 스테이지(EM_ST(N+1))는 제1 스캔 드라이버(210)의 N번째 스캔 스테이지로부터의 제1(N) 스캔 신호(SCAN1(N))와 N+4번째 스캔 스테이지로부터의 제1(N+4) 스캔 신호(SCAN1(N+4))를 제1 및 제2 입력 신호로 공급받아 Q 노드 및 QB 노드를 충방전할 수 있다.
N+2번째 발광 제어 스테이지(EM_ST(N+2))는 제1 스캔 드라이버(210)의 N+1번째 스캔 스테이지로부터의 제1(N+1) 스캔 신호(SCAN1(N+1))와 N+5번째 스캔 스테이지로부터의 제1(N+5) 스캔 신호(SCAN1(N+5))를 제1 및 제2 입력 신호로 공급받아 Q 노드 및 QB 노드를 충방전할 수 있다.
N+3번째 발광 제어 스테이지(EM_ST(N+3))는 제1 스캔 드라이버(210)의 N+2번째 스캔 스테이지로부터의 제1(N+2) 스캔 신호(SCAN1(N+2))와 N+6번째 스캔 스테이지로부터의 제1(N+6) 스캔 신호(SCAN1(N+6))를 제1 및 제2 입력 신호로 공급받아 Q 노드 및 QB 노드를 충방전할 수 있다.
N+4번째 발광 제어 스테이지(EM_ST(N+4))는 제1 스캔 드라이버(210)의 N+3번째 스캔 스테이지로부터의 제1(N+3) 스캔 신호(SCAN1(N+3))와 N+7번째 스캔 스테이지로부터의 제1(N+7) 스캔 신호(SCAN1(N+7))를 제1 및 제2 입력 신호로 공급받아 Q 노드 및 QB 노드를 충방전할 수 있다.
도 7은 일 실시예에 따른 발광 제어 드라이버에서 각 발광 제어 스테이지의 구성을 나타낸 등가회로도이고, 도 8은 도 7에 도시된 발광 제어 스테이지의 구동 파형도이다.
도 7을 참조하면, 각 발광 제어 스테이지(EM_STn)는 제1 스캔 드라이버(210)의 N-1번째 스캔 스테이지로부터의 제1(N-1) 스캔 신호(SCAN1(N-1))가 공급되는 제1 입력 라인(21), 제1 스캔 드라이버(210)의 N+3번째 스캔 스테이지로부터의 제1(N+3) 스캔 신호(SCAN1(N-1))가 공급되는 제2 입력 라인(22), 클럭 신호(CLK(N))가 공급되는 클럭 라인(23), 고전위 전원 전압(VDD)이 공급되는 제1 전원 라인(24), 저전위 전원 전압(VSS)이 공급되는 제2 전원 라인(25), 발광 제어 신호(EM(N))를 출력하는 출력 라인(26)과 접속될 수 있다.
고전위 전원 전압(VDD)은 게이트 하이 전압 또는 게이트 온 전압으로 정의될 수 있다. 고전위 전원 전압(VDD)보다 낮은 저전위 전원 전압(VSS)은 게이트 로우 전압 또는 게이트 오프 전압으로 정의될 수 있다.
클럭 신호(CLK(N))는 위상이 서로 다른 복수의 클럭 신호 중 어느 하나일 수 있다. 각 클럭 신호(CLK(N))는 특정 수평 기간의 게이트 온(하이) 레벨과 특정 수평 기간의 게이트 오프(로우) 레벨이 교번하는 펄스 형태로 공급될 수 있다. 각 클럭 신호(CLK(N))의 게이트 온 레벨은 고전위 전원 전압(VDD)과 같고, 게이트 오프 레벨은 저전위 전원 전압(VSS)과 같을 수 있다.
도 8에서 제1 내지 제4 기간(t1, t2, t3, t4)는, 발광 제어 신호(EM(N))가 공급되는 픽셀 회로의 초기화 기간, 샘플링 기간, 프로그램 기간, 발광 기간에 각각 대응할 수 있다. 각 발광 제어 스테이지(EM_ST(N))는 초기화 기간에 대응하는 제1 기간(t1) 및 프로그램 기간에 대응하는 제3 기간(t2)에서 게이트 오프 전압을 갖고, 샘플링 기간에 대응하는 제2 기간(t) 및 발광 기간에 대응하는 제4 기간(t4) 동안 게이트 온 전압을 갖는 펄스 형태의 발광 제어 신호(EM(N))를 출력할 수 있다.
각 발광 제어 스테이지(EM_ST(N))는 충방전부(232), 인버터(234), 출력 버퍼(236)를 구비할 수 있다. 충방전부(232)는 출력 버퍼(236)의 제1 제어 노드인 Q 노드를 제어하는 제1 노드 제어부로 정의되고, 인버터(234)는 출력 버퍼(236)의 제2 제어 노드인 QB 노드를 제어하는 제2 노드 제어부로 정의될 수 있다. 충방전부(232) 및 인버터(234)는 모두 Q 노드 및 QB 노드를 제어하는 제어부로 정의될 수 있다.
충방전부(232)는 Q 노드를 충전하는 충전 트랜지스터(T1a, T1b)와, Q 노드를 방전하는 방전 트랜지스터(T3)을 포함할 수 있다. 인버터(234)는 QB 노드를 충전하는 충전 트랜지스터(T4)와, QB 노드를 방전하는 방전 트랜지스터(T5a, T5b, T5q)를 포함할 수 있다. 출력 버퍼(236)는 발광 제어 신호(EM(N))를 출력하는 출력 라인(28)을 충반전하는 출력 트랜지스터(T6, T7)와, 커패시터(CE)를 포함할 수 있다.
충방전부(232)는 제1 입력 라인(21)에 공급되는 제1 스캔 드라이버(210)의 제1(N-1) 스캔 신호(SCAN1(N-1))에 응답하여 Q 노드를 충전시킬 수 있고, 제2 입력 라인(22)에 공급되는 제1 스캔 드라이버(210)의 제1(N+3) 스캔 신호(SCAN1(N+3))에 응답하여 Q 노드를 충전시킬 수 있다. 충방전부(232)는 QB 노드의 제어에 응답하여 Q 노드를 저전위 전원 전압(VSS)으로 방전시킬 수 있다.
충방전부(232)는 제1 입력 라인(21)에 게이트 전극 및 드레인 전극이 다이오드 구조로 접속되고 Q 노드에 소스 전극이 접속된 제1 충전 트랜지스터(T1a)를 포함할 수 있다. 제1 충전 트랜지스터(T1a)는 제1(N-1) 스캔 신호(SCAN1(N-1))가 온 레벨로 활성화되는 기간(t1, t2 일부) 동안, 제1(N-1) 스캔 신호(SCAN1(N-1))의 온 레벨로 Q 노드를 충전할 수 있다. 제1 충전 트랜지스터(T1a)는 제1 충전 다이오드로 정의될 수 있다.
충방전부(232)는 제2 입력 라인(22)에 게이트 전극 및 드레인 전극이 다이오드 구조로 접속되고 Q 노드에 소스 전극이 접속된 제2 충전 트랜지스터(T1b)를 포함할 수 있다. 제2 충전 트랜지스터(T1b)는 제1(N+3) 스캔 신호(SCAN1(N+3))가 온 레벨로 활성화되는 기간(t3, t4 일부) 동안, 제1(N+3) 스캔 신호(SCAN1(N+3))의 온 레벨로 Q 노드를 충전할 수 있다. 제2 충전 트랜지스터(T1b)는 제2 충전 다이오드로 정의될 수 있다.
충방전부(232)는 QB 노드에 게이트 전극이 접속되고 Q 노드에 드레인 전극이 접속되고 제2 전원 라인(25)에 소스 전극이 접속된 제1 방전 트랜지스터(T3)를 포함할 수 있다. 제1 방전 트랜지스터(T3)는 QB 노드가 온 레벨로 활성화되는 기간(t2 일부, t4) 동안, Q 노드를 저전위 전원 전압으로 방전시킬 수 있다.
인버터(234)는 Q 노드와 상반되게 QB 노드를 제어할 수 있다. 인버터(234)는 제1 전원 라인(24)과 QB 노드 사이에 다이오드 구조로 연결된 제3 충전 트랜지스터(T4)를 포함할 수 있다. 제3 충전 트랜지스터(T4)는 고전위 전원 전압(VDD)에 의해 턴-온되어 고전위 전원 전압(VDD)으로 QB 노드를 충전할 수 있다. 제3 충전 트랜지스터(T4)는 제3 충전 다이오드로 정의될 수 있다.
인버터(234)는 제1 입력 라인(21)에 공급되는 제1(N-1) 스캔 신호(SCAN1(N-1))에 의해 제어되어 QB 노드를 저전위 전원 전압(VSS)으로 방전하는 제2 방전 트랜지스터(T5a)를 포함할 수 있다. 제2 방전 트랜지스터(T5a)는 제1(N-1) 스캔 신호(SCAN1(N-1))가 온 레벨로 활성화되는 기간(t1, t2 일부) 동안, QB 노드를 저전위 전원 전압(VSS)으로 방전시킬 수 있다.
인버터(234)는 제2 입력 라인(22)에 공급되는 제1(N+3) 스캔 신호(SCAN1(N+3))에 의해 제어되어 QB 노드를 저전위 전원 전압(VSS)으로 방전하는 제3 방전 트랜지스터(T5b)를 포함할 수 있다. 제3 방전 트랜지스터(T5b)는 제1(N+3) 스캔 신호(SCAN1(N+3))가 온 레벨로 활성화되는 기간(t3, t4 일부) 동안, QB 노드를 저전위 전원 전압(VSS)으로 방전시킬 수 있다.
인버터(234)는 Q 노드에 의해 제어되어 QB 노드를 저전위 전원 전압(VSS)으로 방전하는 제4 방전 트랜지스터(T5q)를 포함할 수 있다. 제4 방전 트랜지스터(T5q)는 Q노드가 온 레벨로 활성화되는 기간(t1, t2 일부, t3, t4 일부) 동안, QB 노드를 저전위 전원 전압(VSS)으로 방전시킬 수 있다.
출력 버퍼(236)는 QB 노드의 제어에 응답하여, 제1 전원 라인(24)에 공급되는 고전위 전원 전압(VDD)을 출력 라인(26)으로 출력하는 제2 출력 트랜지스터(T7)를 포함할 수 있다. 제2 출력 트랜지스터(T7)는 QB 노드가 온 레벨로 활성화되는 대부분의 기간(t4) 동안, 고전위 전원 전압(VDD)을 출력 라인(26)을 통해 발광 제어 신호(EM)의 온 레벨로 안정적으로 공급할 수 있다.
출력 버퍼(236)는 Q 노드의 제어에 응답하여, 클럭 라인(23)에 공급되는 클럭 신호(CLK(N))를 출력 라인(26)으로 출력하는 제1 출력 트랜지스터(T6)를 포함할 수 있다. 제1 출력 트랜지스터(T6)는 Q 노드가 온 레벨로 활성화되는 기간 동안(t1, t2 일부, t3, t4 일부), 클럭 신호(CLK(N))를 출력 라인(26)을 통해 발광 제어 신호(EM)의 오프 레벨 및 온 레벨로 출력할 수 있다.
발광 제어 드라이버(230)의 발광 제어 스테이지(EM_ST(N))는, 각 프레임 기간마다, 해당 픽셀 회로의 초기화 기간(T1) 및 프로그램 기간(T3) 동안 오프 레벨을 갖고, 샘플링 기간(T2)과 발광 기간(T4) 동안 온 레벨을 갖는 발광 제어 신호(EM(N))를 출력 라인(26)을 통해 제3 게이트 라인(GL3)으로 출력할 수 있다.
각 스테이지(EM_ST(N))를 구성하는 트랜지스터들(T1a, T1b, T3, T4, T5a, T5b, T5q, T6, T7)은 도 9에 도시된 바와 같이 차광층(112)을 포함하는 코플라나 타입의 산화물 TFT일 수 있다.
도 9는 일 실시예에 따른 발광 제어 드라이버의 일부 TFF, 예를 들면 출력 트랜지스터(T6, T7)의 단순화된 단면 구조를 예시적으로 나타낸 도면이다.
출력 트랜지스터(T6, T7)는, 기판(110) 상에 배치된 차광층(112), 차광층(112)을 덮는 버퍼막(114), 버퍼막(114) 상에 배치된 반도체층(116), 반도체층(116)을 덮는 게이트 절연막(118), 게이트 절연막(118) 상에 배치된 게이트 전극(120), 게이트 전극(120)을 덮는 층간 절연막(122), 층간 절연막(112) 상에 배치되고 컨택홀(101, 103)을 통해 반도체층(116)의 도체화 영역과 각각 접속된 소스 전극(126) 및 드레인 전극(124)을 포함할 수 있다. 발광 제어 드라이버(230)의 나머지 트랜지스터들(T1a, T1b, T3, T4, T5a, T5b, T5q)도 출력 트랜지스터(T6, T7)와 유사한 구조를 가질 수 있다.
발광 제어 드라이버(230)는 소스 전극(126) 및 드레인 전극(124)을 덮으며 적층된 무기 절연막(130) 및 유기 절연막(132), 유기 절연막(132) 상에 배치된 클럭 라인(23) 및 전원 라인(24), 클럭 라인(23) 및 전원 라인(24)을 유기 절연막(138), 유기 절연막(138) 상에 적층된 무기 절연막(142), 유기 절연막(144), 무기 절연막(146)을 구비하는 봉지층(140)을 더 포함할 수 있다. 클럭 라인(23)은 컨택홀(107)을 통해 출력 트랜지스터(T6)의 드레인 전극(124)와 접속되고, 전원 라인(24)은 컨택홀(109)를 통해 출력 트랜지스터(T7)의 소스 전극(126)과 접속될 수 있다. 클럭 라인(23) 및 전원 라인(24)과 동일층에 다른 전원 라인(25)이 배치될 수 있다.
반도체층(116)은 게이트 절연막(118)을 사이에 두고 게이트 전극(120과 오버랩하는 채널 영역, 채널 영역의 양측에 배치되고 소스 전극(126) 및 드레인 전극(124)과 각각 오믹(ohmic) 컨택하도록 도체화된 도체화 영역을 구비할 수 있다. 반도체층(116)은 산화물 반도체 물질을 포함할 수 있다. 예를 들면, 반도체층(116)은 IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계 및 ITZO(InSnZnO)계 중 적어도 하나를 포함할 수 있다.
차광층(112)은 불투명한 금속으로 이루어지고 외부광 또는 내부광을 흡수함으로써 산화물 반도체층(116)에 빛이 유입되는 것을 방지할 수 있다.
각 스테이지(EM_ST(N))를 구성하는 트랜지스터들(T1a, T1b, T3, T4, T5a, T5b, T5q, T6, T7)의 차광층(112)은 플로팅 되거나, 게이트 전극(120) 또는 소스 전극(126)과 접속될 수 있다.
도 10 내지 도 14는 도 7에 도시된 발광 제어 스테이지(EM_ST(N))의 제1 내지 제4 기간(t1, t2, t3, t4)의 동작 및 구동 파형을 나타낸 도면이다.
도 10을 참조하면, 제1 기간(t1) 동안, 제1 스캔 드라이버(210)로부터 공급된 제1(N-1) 스캔 신호(SCAN1(N-1))의 온 레벨에 응답하여, 제1 충전 트랜지스터(T1a)는 Q 노드를 온 레벨로 충전하고, 제2 및 제4 방전 트랜지스터(T5a, T5q)는 QB 노드를 저전위 전원 전압(VSS)으로 방전시킬 수 있다. Q 노드의 온 레벨에 의해 제1 출력 트랜지스터(T6)가 턴-온되어, 클럭 신호(CLK(N))의 오프 레벨을 발광 제어 신호(EM(N))의 오프 레벨로 출력할 수 있다. 이에 따라, 발광 제어 신호(EM(N))가 공급되는 픽셀 회로의 초기화 기간에 대응하는 제1 기간(t1) 동안, 발광 제어 스테이지(EM_ST(N))는 오프 레벨의 발광 제어 신호(EM(N))를 출력할 수 있다.
도 11을 참조하면, 제2 기간(t2) 중 제1 기간(t21)에서, 제1(N-1) 스캔 신호(SCAN1(N-1))의 온 레벨에 응답하여 제1 충전 트랜지스터(T1a)는 Q 노드를 온 레벨로 충전할 수 있고, 제2 방전 트랜지스터(T5a)는 QB 노드를 오프 레벨로 방전시킬 수 있다. Q 노드의 온 레벨에 의해 턴-온 상태를 유지하는 제1 출력 트랜지스터(T6)는 클럭 신호(CLK(N))의 온 레벨을 발광 제어 신호(EM(N))의 온 레벨로 출력할 수 있다. 이때, Q 노드와 출력 라인(26) 사이에 접속된 커패시터(CE)의 부트스트래핑 동작에 의해 Q 노드 온 레벨이 상승하여 제1 출력 트랜지스터(T6)의 전류 능력을 향상시킬 수 있다. 이에 따라, 발광 제어 신호(EM(N))의 라이징 타임을 개선할 수 있다.
도 12을 참조하면, 제2 기간(t2) 중 제2 기간(t22)에서, 제1(N-1) 스캔 신호(SCAN1(N-1))의 오프 레벨에 응답하여 제1 충전 트랜지스터(T1a)와 제2 방전 트랜지스터(T5a)가 턴-오프되고, QB 노드는 제3 충전 트랜지스터(T4)를 통해 공급되는 고전위 전원 전압(VDD)에 의해 온 레벨로 충전될 수 있다. QB 노드의 온 레벨에 의해 제2 출력 트랜지스터(T7)는 고전위 전원 전압(VDD)을 발광 제어 신호(EM(N))의 온 레벨로 출력할 수 있다. QB 노드의 온 레벨에 의해 제1 방전 트랜지스터(T3)가 턴-온되어 Q 노드는 저전위 전원 전압(VSS)의 오프 레벨로 방전되고 제1 출력 트랜지스터(T6)는 턴-오프될 수 있다.
이에 따라, 발광 제어 신호(EM(N))가 공급되는 픽셀 회로의 샘플링 기간에 대응하는 제2 기간(t2) 동안, 발광 제어 스테이지(EM_ST(N))는 온 레벨의 발광 제어 신호(EM(N))를 출력할 수 있다.
도 13을 참조하면, 제3 기간(t3) 동안, 제1 스캔 드라이버(210)로부터 공급된 제1(N+3) 스캔 신호(SCAN1(N+3))의 온 레벨에 응답하여, 제2 충전 트랜지스터(T1b)는 Q 노드를 온 레벨로 충전하고, 제3 방전 트랜지스터(T5b)는 QB 노드를 저전위 전원 전압(VSS)으로 방전시킬 수 있다. Q 노드의 온 레벨에 의해 제1 출력 트랜지스터(T6)가 턴-온되어, 클럭 신호(CLK(N))의 오프 레벨을 발광 제어 신호(EM(N))의 오프 레벨로 출력할 수 있다. 이에 따라, 발광 제어 신호(EM(N))가 공급되는 픽셀 회로의 프로그램 기간에 대응하는 제3 기간(t3) 동안, 발광 제어 스테이지(EM_ST(N))는 오프 레벨의 발광 제어 신호(EM(N))를 출력할 수 있다.
그 다음, 제4 기간(t4) 중 제1(N+3) 스캔 신호(SCAN1(N+3))의 온 레벨이 유지되는 제1 기간(t41)에서, Q 노드의 온 레벨에 의해 턴-온된 제1 출력 트랜지스터(T6)는 클럭 신호(CLK(N))의 온 레벨을 발광 제어 신호(EM(N))의 온 레벨로 출력할 수 있다. 이때, Q 노드와 출력 라인(26) 사이에 접속된 커패시터(CE)의 부트스트래핑 동작에 의해 Q 노드 온 레벨이 상승하여 제1 출력 트랜지스터(T6)의 전류 능력을 향상시킬 수 있다. 이에 따라, 발광 제어 신호(EM(N))의 라이징 타임을 개선할 수 있다.
도 14를 참조하면, 제4 기간(t4) 중 제2 기간(t42)에서, 제1(N+3) 스캔 신호(SCAN1(N+3))의 오프 레벨에 응답하여 제2 충전 트랜지스터(T1b)와 제3 방전 트랜지스터(T5b)가 턴-오프되고, QB 노드는 제3 충전 트랜지스터(T4)를 통해 공급되는 고전위 전원 전압(VDD)에 의해 온 레벨로 충전될 수 있다. QB 노드의 온 레벨에 의해 제2 출력 트랜지스터(T7)는 고전위 전원 전압(VDD)을 발광 제어 신호(EM(N))의 온 레벨로 출력할 수 있다. QB 노드의 온 레벨에 의해 제1 방전 트랜지스터(T3)가 턴-온되어 Q 노드는 저전위 전워 전압(VSS)의 오프 레벨로 방전되고 제1 출력 트랜지스터(T6)는 턴-오프될 수 있다.
이에 따라, 발광 제어 신호(EM(N))가 공급되는 픽셀 회로의 발광 기간에 대응하는 제4 기간(t4) 동안, 발광 제어 스테이지(EM_ST(N))는 온 레벨의 발광 제어 신호(EM(N))를 출력할 수 있다.
도 15는 일 실시예에 따른 발광 제어 드라이버에서 한 발광 제어 스테이지의 회로 구성을 나타낸 등가회로도이고, 도 16은 도 15에 도시된 발광 제어 스테이지의 구동 파형도이다.
도 15에 도시된 발광 제어 스테이지(EM_ST(N))는, 도 7에 도시된 발광 제어 스테이지(EM_ST(N))과 대비하여 도 7에 도시된 제2 충전 트랜지스터(T1b) 및 제3 방전 트랜지스터(T5b)가 생략된 구조를 가질 수 있다. 도 7과 중복된 구성들에 대한 설명은 생략하기로 한다.
도 15에 도시된 발광 제어 스테이지(EM_ST(N))는, 앞서 설명한 도 5에 도시된 바와 같이, 샘플링 및 프로그램 기간에 대응하는 제2 및 제3 기간(t2+t3)에서만 오프 레벨을 갖고, 초기화 기간에 대응하는 제1 기간(t1) 및 발광 기간에 대응하는 제4 기간(t)에서 온 레벨을 갖는 발광 제어 신호(EM((N))를 출력할 수 있다.
도 16에서 제1, 제2, 제3, 제4 기간(t1, t2, t3, t4))은 픽셀 회로의 초기화 기간, 샘플링 기간, 프로그램 기간, 발광 기간에 각각 대응할 수 있다.
도 15 및 도 16을 참조하면, 제1 기간(t1) 동안, 제1 스캔 드라이버(210)로부터 공급된 제1(N-1) 스캔 신호(SCAN1(N-1))의 오프 레벨에 의해 제1 충전 트랜지스터(T1a)와 제1 방전 트랜지스터(T5a)가 턴-오프되고, QB 노드는 제3 충전 트랜지스터(T4)를 통해 공급되는 고전위 전원 전압(VDD)에 의해 온 레벨로 충전될 수 있다. QB 노드의 온 레벨에 의해 제2 출력 트랜지스터(T7)는 고전위 전원 전압(VDD)을 발광 제어 신호(EM(N))의 온 레벨로 출력할 수 있다. QB 노드의 온 레벨에 의해 제1 방전 트랜지스터(T3)가 턴-온되어 Q 노드는 저전위 전워 전압(VSS)의 오프 레벨로 방전되고 제1 출력 트랜지스터(T6)는 턴-오프될 수 있다.
제2 기간(t2) 및 제3 기간(t3) 동안, 제1(N-1) 스캔 신호(SCAN1(N-1))의 온 레벨에 응답하여, 제1 충전 트랜지스터(T1a)가 Q 노드를 온 레벨로 충전하고, 제2 방전 트랜지스터(T5a)는 QB 노드를 저전위 전원 전압(VSS)의 오프 레벨로 방전시킬 수 있다. Q 노드의 온 레벨에 의해 제1 출력 트랜지스터(T6)가 턴-온되어, 클럭 신호(CLK(N))의 오프 레벨을 발광 제어 신호(EM(N))의 오프 레벨로 출력할 수 있다.
제4 기간(t4) 중 제1(N-1) 스캔 신호(SCAN1(N-1))의 온 레벨이 유지되는 기간에서, Q 노드의 온 레벨에 의해 턴-온된 제1 출력 트랜지스터(T6)는 클럭 신호(CLK(N))의 온 레벨을 발광 제어 신호(EM(N))의 온 레벨로 출력할 수 있다. 이때, Q 노드와 출력 라인(26) 사이에 접속된 커패시터(CE)의 부트스트래핑 동작에 의해 Q 노드 온 레벨이 상승하여 제1 출력 트랜지스터(T6)의 전류 능력을 향상시킬 수 있다. 이에 따라, 발광 제어 신호(EM(N))의 라이징 타임을 개선할 수 있다.
제4 기간(t4) 중 제1(N-1) 스캔 신호(SCAN1(N-1))가 오프 레벨로 공급되는 기간 동안, 제1(N-1) 스캔 신호(SCAN1(N-1))의 오프 레벨에 응답하여 제1 충전 트랜지스터(T1a)와 제1 방전 트랜지스터(T5a)가 턴-오프되고, QB 노드는 제3 충전 트랜지스터(T4)를 통해 공급되는 고전위 전원 전압(VDD)에 의해 온 레벨로 충전될 수 있다. QB 노드의 온 레벨에 의해 제2 출력 트랜지스터(T7)는 고전위 전원 전압(VDD)을 발광 제어 신호(EM(N))의 온 레벨로 출력할 수 있다. QB 노드의 온 레벨에 의해 제1 방전 트랜지스터(T3)가 턴-온되어 Q 노드는 저전위 전워 전압(VSS)의 오프 레벨로 방전되고 제1 출력 트랜지스터(T6)는 턴-오프될 수 있다.
이와 같이, 일 실시예에 따른 발광 제어 드라이버는 각 프레임에서 대부분의 시간을 차지하는 발광 기간 동안 QB 노드에 의해 제어되는 출력 트랜지스터가 고전위 전원 전압을 이용하여 발광 제어 신호의 게이트 온 전압을 안정적으로 공급함으로써 발광 제어 신호의 라이징 타임을 개선할 수 있다.
일 실시예에 따른 발광 제어 드라이버는 Q 노드에 의해 제어되는 출력 트랜지스터가 스캔 드라이버로부터의 스캔 신호와 클럭 신호를 이용하여 발광 제어 신호의 게이트 오프 전압 및 게이트 온 전압을 공급함으로써 발광 제어 신호의 폴링 타임 및 라이징 타임을 개선할 수 있다.
이에 따라, 일 실시예에 따른 발광 제어 드라이버, 디스플레이 패널 및 디스플레이 장치는 발광 제어 신호의 라이징 타임 및 폴링 타임을 개선하여 신뢰성을 개선할 수 있다.
일 실시예에 따른 발광 제어 드라이버 및 그를 포함하는 디스플레이 장치는 다양한 전자 기기에 적용될 수 있다. 예를 들어, 일 실시예에 따른 발광 제어 드라이버 및 그를 포함하는 디스플레이 장치는 모바일 디바이스, 영상 전화기, 스마트 와치(smart watch), 와치 폰(watch phone), 웨어러블 기기(wearable device), 폴더블 기기(foldable device), 롤러블 기기(rollable device), 벤더블 기기(bendable device), 플렉서블 기기(flexible device), 커브드 기기(curved device), 전자 수첩, 전자 책, PMP(portable multimedia player), PDA(personal digital assistant), MP3 플레이어, 모바일 의료기기, 데스크탑 PC(desktop PC), 랩탑 PC(laptop PC), 넷북 컴퓨터(netbook computer), 워크스테이션(workstation), 네비게이션, 차량용 네비게이션, 차량용 표시장치, 텔레비전, 월페이퍼(wall paper) 표시장치, 샤이니지(signage) 기기, 게임기기, 노트북, 모니터, 카메라, 캠코더, 및 가전 기기 등에 적용될 수 있다.
상술한 본 명세서의 다양한 예에 설명된 특징, 구조, 효과 등은 본 명세서의 적어도 하나의 예에 포함되며, 반드시 하나의 예에만 한정되는 것은 아니다. 나아가, 본 명세서의 적어도 하나의 예에서 예시된 특징, 구조, 효과 등은 본 명세서의 기술 사상이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 명세서의 기술 범위 또는 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 설명한 본 명세서는 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 명세서의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 명세서의 범위는 후술하는 청구범위에 의하여 나타내어지며, 청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 명세서의 범위에 포함되는 것으로 해석되어야 한다.
100: 디스플레이 패널 200: 게이트 드라이버
210, 220: 스캔 드라이버 230: 발광 제어 드라이버
300: 데이터 드라이버 310: 데이터 드라이버 IC
320: 회로 필름 232: 충방전부
234: 인버터 236: 출력 버퍼
21: 제1 입력 라인 22: 제2 입력 라인
23: 클럭 라인 24: 제1 전원 라인
25: 제2 전원 라인 26: 출력 라인
110: 기판 112: 차광층
114: 버퍼막 116: 반도체층
118: 게이트 절연막 122: 층간 절연막
124: 드레인 전극 126: 소스 전극
130, 142, 146: 무기 절연막 132, 138, 144: 유기 절연막
140: 봉지층 120: 게이트 전극

Claims (20)

  1. 복수의 발광 제어 신호를 각각 공급하는 복수의 발광 제어 스테이지를 포함하고,
    상기 복수의 발광 제어 스테이지 각각은,
    제1 제어 노드(이하 Q 노드)의 제어에 의해, 출력 라인으로 클럭 신호를 출력하는 제1 출력 트랜지스터와, 제2 제어 노드(이하 QB 노드)의 제어에 의해 상기 출력 라인으로 고전위 전원 전압을 출력하는 제2 출력 트랜지스터를 포함하는 출력 버퍼;
    제1 스캔 드라이버로부터 공급되는 스캔 신호를 이용하여 상기 Q 노드를 충전하고, 상기 QB 노드의 제어에 의해 상기 Q 노드를 방전하는 충방전부; 및
    상기 Q 노드와 상반되게 상기 QB 노드를 충방전하는 인버터를 구비하는 발광 제어 드라이버.
  2. 청구항 1에 있어서,
    상기 출력 버퍼는
    상기 Q 노드에 의해 제어되고, 클럭 라인에 공급되는 상기 클럭 신호를 상기 출력 라인으로 출력하는 제1 출력 트랜지스터; 및
    상기 QB 노드에 의해 제어되고, 제1 전원 라인에 공급되는 상기 고전위 전원 전압을 상기 출력 라인으로 출력하는 제2 출력 트랜지스터를 포함하는 발광 제어 드라이버.
  3. 청구항 2에 있어서,
    상기 출력 버퍼는
    상기 Q 노드와 상기 출력 라인 사이에 접속된 커패시터를 추가로 포함하는 발광 제어 드라이버.
  4. 청구항 1에 있어서,
    상기 충방전부는
    상기 스캔 드라이버로부터 공급되는 제1 스캔 신호를 이용하여 상기 Q 노드를 상기 제1 스캔 신호로 충전하는 제1 충전 트랜지스터;
    상기 스캔 드라이버로부터 공급되는 제2 스캔 신호를 이용하여 상기 Q 노드를 상기 제2 스캔 신호로 충전하는 제2 충전 트랜지스터; 및
    상기 QB 노드에 의해 제어되어 상기 Q 노드를 제2 전원 라인에 공급되는 저전위 전원 전압으로 방전시키는 제1 방전 트랜지스터를 포함하는 발광 제어 드라이버.
  5. 청구항 4에 있어서,
    상기 인버터는
    상기 고전위 전원 전압을 이용하여 상기 QB 노드를 충전하는 제2 충전 트랜지스터;
    상기 제1 스캔 신호에 의해 제어되어 상기 QB 노드를 상기 저전위 전원 전압으로 방전시키는 제2 방전 트랜지스터;
    상기 제2 스캔 신호에 의해 제어되어 상기 QB 노드를 상기 저전위 전원 전압으로 방전시키는 제3 방전 트랜지스터; 및
    상기 Q 노드에 의해 제어되어 상기 QB 노드를 상기 저전위 전원 전압으로 방전시키는 제4 방전 트랜지스터를 포함하는 발광 제어 드라이버.
  6. 청구항 5에 있어서,
    상기 발광 제어 스테이지는 N번째(N은 2보다 큰 정수) 발광 제어 신호를 출력하는 N번째 발광 제어 스테이지이고,
    상기 제1 스캔 신호는 상기 제1 스캔 드라이버의 N-1번째 스캔 스테이지에서 출력되는 N-1번째 스캔 신호이고,
    상기 제2 스캔 신호는 상기 제1 스캔 드라이버의 N+3번째 스캔 스테이지에서 출력되는 N+3번째 스캔 신호이고,
    상기 N번째 발광 제어 신호는 각 프레임에 포함되는 제1 내지 제4 기간 중, 상기 제1 기간 및 제3 기간에서 게이트 오프 레벨을 갖고, 상기 제2 기간 및 제4 기간에서 게이트 온 레벨을 갖는 발광 제어 드라이버.
  7. 청구항 6에 있어서,
    상기 N번째 발광 제어 신호의 상기 제1 내지 제4 기간에서,
    상기 제1 기간은 상기 N번째 발광 제어 신호가 공급되는 픽셀 회로의 초기화 기간에 대응하고,
    상기 제2 기간은 상기 픽셀 회로의 샘플링 기간에 대응하고,
    상기 제3 기간은 상기 픽셀 회로의 프로그램 기간에 대응하고,
    상기 제4 기간은 상기 픽셀 회로의 발광 기간에 대응하는 발광 제어 드라이버.
  8. 청구항 6에 있어서,
    상기 제1 기간 동안,
    상기 제1 충전 트랜지스터는 상기 N-1번째 스캔 신호의 온 레벨로 상기 Q 노드를 충전하여, 상기 제1 출력 트랜지스터는 상기 클럭 신호의 오프 레벨을 상기 N번째 발광 제어 신호의 게이트 오프 레벨로 출력하는 발광 제어 드라이버.
  9. 청구항 6에 있어서,
    상기 제2 기간 중, 상기 N-1번째 스캔 신호가 온 레벨인 제2-1 기간 동안,
    상기 제1 출력 트랜지스터는 상기 클럭 신호의 온 레벨을 상기 N번째 발광 제어 신호의 게이트 온 레벨로 출력하고,
    상기 제2 기간 중, 상기 N-1번째 스캔 신호가 오프 레벨인 제2-2 기간 동안,
    상기 QB 노드는 상기 고전위 전원 전압을 온 레벨로 충전하고, 상기 제2 출력 트랜지스터는 상기 고전위 전원 전압을 상기 N번째 발광 제어 신호의 게이트 온 레벨로 출력하는 발광 제어 드라이버.
  10. 청구항 6에 있어서,
    상기 제3 기간 동안,
    상기 제2 충전 트랜지스터는 상기 N+3번째 스캔 신호의 온 레벨로 상기 Q 노드를 충전하여, 상기 제1 출력 트랜지스터는 상기 클럭 신호의 오프 레벨을 상기 N번째 발광 제어 신호의 게이트 오프 레벨로 출력하는 발광 제어 드라이버.
  11. 청구항 6에 있어서,
    상기 제4 기간 중, 상기 N+3번째 스캔 신호의 온 레벨인 제4-1 기간 동안,
    상기 제1 출력 트랜지스터는 상기 클럭 신호의 온 레벨을 상기 N번째 발광 제어 신호의 게이트 온 레벨로 출력하고,
    상기 제4 기간 중, 상기 N+3번째 스캔 신호의 오프 레벨인 제4-2 기간 동안,
    상기 QB 노드는 상기 고전위 전원 전압을 온 레벨로 충전하고, 상기 제2 출력 트랜지스터는 상기 고전위 전원 전압을 상기 N번째 발광 제어 신호의 게이트 온 레벨로 출력하는 발광 제어 드라이버.
  12. 청구항 1에 있어서,
    상기 충방전부는
    상기 스캔 드라이버로부터 공급되는 제1 스캔 신호를 이용하여 상기 Q 노드를 상기 제1 스캔 신호로 충전하는 제1 충전 트랜지스터; 및
    상기 QB 노드에 의해 제어되어 상기 Q 노드를 제2 전원 라인에 공급되는 저전위 전원 전압으로 방전시키는 제1 방전 트랜지스터를 포함하는 발광 제어 드라이버.
  13. 청구항 12에 있어서,
    상기 인버터는
    상기 고전위 전원 전압을 이용하여 상기 QB 노드를 충전하는 제2 충전 트랜지스터;
    상기 제1 스캔 신호에 의해 제어되어 상기 QB 노드를 상기 저전위 전원 전압으로 방전시키는 제2 방전 트랜지스터; 및
    상기 Q 노드에 의해 제어되어 상기 QB 노드를 상기 저전위 전원 전압으로 방전시키는 제4 방전 트랜지스터를 포함하는 발광 제어 드라이버.
  14. 청구항 13에 있어서,
    상기 발광 제어 스테이지가 N번째(N은 2보다 큰 정수) 발광 제어 신호를 출력하는 N번째 발광 제어 스테이지인 경우,
    상기 제1 스캔 신호는 상기 제1 스캔 드라이버의 N-1번째 스캔 스테이지에서 출력되는 N-1번째 스캔 신호이고,
    상기 N번째 발광 제어 신호는 각 프레임에 포함되는 제1 내지 제4 기간 중, 상기 제2 기간 및 제3 기간에서 게이트 오프 레벨을 갖고, 상기 제1 기간 및 제4 기간에서 게이트 온 레벨을 갖는 발광 제어 드라이버.
  15. 청구항 14에 있어서,
    상기 N번째 발광 제어 신호의 상기 제1 내지 제4 기간에서,
    상기 제1 기간은 상기 N번째 발광 제어 신호가 공급되는 픽셀 회로의 초기화 기간에 대응하고,
    상기 제2 기간은 상기 픽셀 회로의 샘플링 기간에 대응하고,
    상기 제3 기간은 상기 픽셀 회로의 프로그램 기간에 대응하고,
    상기 제4 기간은 상기 픽셀 회로의 발광 기간에 대응하는 발광 제어 드라이버.
  16. 청구항 14에 있어서,
    상기 제1 기간 동안,
    상기 N-1번째 스캔 신호의 오프 레벨에 의해 상기 제1 충전 트랜지스터 및 제1 방전 트랜지스터가 오프되고,
    상기 QB 노드는 상기 고전위 전원 전압을 온 레벨로 충전하고, 상기 제2 출력 트랜지스터는 상기 고전위 전원 전압을 상기 N번째 발광 제어 신호의 게이트 온 레벨로 출력하는 발광 제어 드라이버.
  17. 청구항 14에 있어서,
    상기 제2 기간 및 제3 기간 동안,
    상기 Q 노드는 상기 제1 충전 트랜지스터를 통해 상기 N-1번째 스캔 신호의 온 레벨로 충전되고,
    상기 제1 출력 트랜지스터는 상기 클럭 신호의 오프 레벨을 상기 N번째 발광 제어 신호의 게이트 오프 레벨로 출력하는 발광 제어 드라이버.
  18. 청구항 14에 있어서,
    상기 제4 기간 중, 상기 N-1번째 스캔 신호의 온 레벨인 제4-1 기간 동안,
    상기 제1 출력 트랜지스터는 상기 클럭 신호의 온 레벨을 상기 N번째 발광 제어 신호의 게이트 온 레벨로 출력하고,
    상기 제4 기간 중, 상기 N-1번째 스캔 신호의 오프 레벨인 제4-2 기간 동안,
    상기 QB 노드는 상기 고전위 전원 전압을 온 레벨로 충전하고, 상기 제2 출력 트랜지스터는 상기 고전위 전원 전압을 상기 N번째 발광 제어 신호의 게이트 온 레벨로 출력하는 발광 제어 드라이버.
  19. 서브픽셀들을 통해 영상을 표시하는 디스플레이 영역;
    상기 디스플레이 영역을 둘러싸는 베젤 영역;
    상기 베젤 영역에 배치되고, 상기 서브픽셀들과 접속된 제1 게이트 라인들 각각에 제1 스캔 신호를 공급하는 제1 스캔 드라이버;
    상기 베젤 영역에 배치되고, 상기 서브픽셀들과 접속된 제2 게이트 라인들 각각에 제2 스캔 신호를 공급하는 제2 스캔 드라이버; 및
    상기 베젤 영역에 배치되고, 상기 서브픽셀들과 접속된 제3 게이트 라인들 각각에 상기 발광 제어 신호를 공급하는 청구항 1 내지 청구항 18 중 어느 한 청구항에 기재된 발광 제어 드라이버를 포함하는 디스플레이 패널.
  20. 서브픽셀들을 통해 영상을 표시하는 디스플레이 패널;
    상기 디스플레이 패널에 내장되고, 상기 서브픽셀들과 접속된 제1 게이트 라인들 각각에 제1 스캔 신호를 공급하는 제1 스캔 드라이버;
    상기 디스플레이 패널에 내장되고, 상기 서브픽셀들과 접속된 제2 게이트 라인들 각각에 제2 스캔 신호를 공급하는 제2 스캔 드라이버; 및
    상기 디스플레이 패널에 내장되고, 상기 서브픽셀들과 접속된 제3 게이트 라인들 각각에 상기 발광 제어 신호를 공급하는 청구항 1 내지 청구항 18 중 어느 한 청구항에 기재된 발광 제어 드라이버를 포함하는 디스플레이 장치.
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