KR20230081042A - 게이트 드라이버를 갖는 디스플레이 장치 - Google Patents

게이트 드라이버를 갖는 디스플레이 장치 Download PDF

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Abstract

본 명세서는 캐리 신호 필요없이 게이트 라인들을 안정적으로 구동할 수 있는 게이트 드라이버 및 디스플레이 장치에 관한 것으로, 일 실시예에 따른 게이트 드라이버는 복수의 그룹 신호와, 복수의 블록 신호와, 복수의 클럭 신호를 조합하여 복수의 게이트 라인을 개별적으로 구동하는 복수의 스테이지를 포함하고, 독립적으로 구동되는 복수의 스테이지는 각각은, 제1 및 제2 노드의 제어에 의해 스캔 신호를 생성하여 출력하는 출력 버퍼, 복수의 그룹 신호 중 그룹 라인을 통해 공급받은 그룹 신호와, 복수의 블록 신호 중 블록 라인을 통해 공급받은 블록 신호와, 복수의 클럭 신호 중 클럭 라인을 통해 공급받은 클럭 신호를 조합하여 제1 노드를 제어하는 제1 제어부, 및 그룹 신호, 블록 신호, 클럭 신호를 조합하여 제2 노드를 제1 노드와 상반되게 제어하는 제2 제어부를 포함할 수 있다.

Description

게이트 드라이버를 갖는 디스플레이 장치{Display Device having Gate Driver}
본 명세서는 캐리 신호 필요없이 게이트 라인들을 안정적으로 구동할 수 있는 게이트 드라이버 및 디스플레이 장치에 관한 것이다.
디스플레이 장치는 픽셀 매트릭스를 통해 영상을 표시하는 패널과, 패널을 구동하는 구동 회로를 포함한다. 구동 회로 중 게이트 드라이버는 각 픽셀의 박막 트랜지스터(Thin Film Transistor; TFT)와 연결된 게이트 라인을 구동하고, 데이터 드라이버는 TFT와 연결된 데이터 라인을 구동한다.
게이트 드라이버는 게이트 라인들을 개별적으로 구동하는 복수의 스테이지를 포함하고, 복수의 스테이지는 서로 종속적으로 연결된다. 복수의 스테이지 각각은 각 게이트 라인에 스캔 신호를 출력함과 동시에 다른 스테이지의 동작을 제어하기 위한 캐리 신호를 출력한다. 각 스테이지는 다른 스테이지로부터 출력되는 캐리 신호를, 세트 신호와 리셋 신호로 공급받아 동작할 수 있다.
그런데, 복수의 스테이지 중 어느 한 스테이지의 불량으로 캐리 신호가 미출력되는 경우 이후 유기적으로 연결된 스테이지들의 동작이 불가능하여 스캔 신호를 출력할 수 없으므로 패널에 영상을 표시할 수 없는 문제점이 있다.
게이트 드라이버의 각 스테이지는 안정된 스캔 신호 및 캐리 신호를 출력하기 위하여, 각 스테이지에서 입력부, 리셋부, 인버터, 출력 버퍼, 안정화부 등을 구성하는 다수의 TFT들이 필요함에 따라 게이트 드라이버의 크기가 증가하여 베젤 영역의 크기가 증가하는 단점이 있다.
위에서 설명한 배경기술의 내용은 본 명세서의 발명자가 본 명세서의 예를 도출하기 위해 보유하고 있었거나, 본 명세서의 예를 도출 과정에서 습득한 기술 정보로서, 반드시 본 명세서의 출원 이전에 일반 공중에게 공개된 공지기술이라 할 수는 없다.
본 명세서는 캐리 신호 필요없이 게이트 라인들을 안정적으로 구동할 수 있는 게이트 드라이버 및 디스플레이 장치를 제공한다.
본 명세서는 각 스테이지의 TFT 개수를 줄여 베젤 영역의 크기를 감소시킬 수 있는 게이트 드라이버 및 디스플레이 장치를 제공한다.
본 명세서의 다양한 실시예에서 해결하고자 하는 과제들은 위에서 언급한 과제로 제한되지 않으며, 언급되지 않은 다른 과제들은 아래의 기재 내용으로부터 본 명세서의 기술 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
일 실시예에 따른 게이트 드라이버는 복수의 그룹 신호와, 복수의 블록 신호와, 복수의 클럭 신호를 조합하여 복수의 게이트 라인을 개별적으로 구동하는 복수의 스테이지를 포함하고, 독립적으로 구동되는 복수의 스테이지는 각각은, 제1 노드의 제어에 의해 스캔 신호의 게이트 온 레벨을 생성하여 출력하는 풀-업 트랜지스터와, 제2 노드의 제어에 의해 스캔 신호의 게이트 오프 레벨을 생성하여 출력하는 풀-다운 트랜지스터를 포함하는 출력 버퍼, 복수의 그룹 신호 중 그룹 라인을 통해 공급받은 그룹 신호와, 복수의 블록 신호 중 블록 라인을 통해 공급받은 블록 신호와, 복수의 클럭 신호 중 클럭 라인을 통해 공급받은 클럭 신호를 조합하여 제1 노드를 제어하는 제1 제어부, 및 그룹 신호, 블록 신호, 클럭 신호를 조합하여 제2 노드를 제1 노드와 상반되게 제어하는 제2 제어부를 포함할 수 있다.
일 실시예에 따른 디스플레이 장치는 디스플레이 패널에 내장된 상기 게이트 드라이버를 포함할 수 있다.
위에서 언급된 과제의 해결 수단 이외의 다양한 실시예에 따른 구체적인 사항들은 아래의 기재 내용 및 도면들에 포함되어 있다.
일 실시예에 따른 게이트 드라이버 및 디스플레이 장치는 게이트 드라이버의 각 스테이지에서 타이밍 컨트롤러 또는 레벨 쉬프터로부터 직접 공급받은 그룹 신호, 블록 신호 및 클럭 신호의 조합에 의해 스캔 신호를 생성하여 출력함으로써 캐리 신호 자체가 불필요하므로 캐리 신호의 미출력으로 인한 표시 불량을 방지할 수 있다.
일 실시예에 따른 게이트 드라이버 및 디스플레이 장치는 게이트 드라이버의 각 스테이지에서 TFT들의 개수를 9개로 감소시킬 수 있으므로 게이트 드라이버의 회로 구성 및 크기를 감소시킬 수 있고, 디스플레이 패널에서 게이트 드라이버가 차지하는 베젤 영역의 크기를 감소시킬 수 있다.
위에서 언급된 해결하고자 하는 과제, 과제 해결 수단, 효과의 내용은 청구범위의 필수적인 특징을 특정하는 것은 아니므로, 청구범위의 권리 범위는 발명의 내용에 기재된 사항에 의하여 제한되지 않는다.
이하에 첨부되는 도면들은 본 명세서의 실시예에 관한 이해를 돕기 위한 것으로, 상세한 설명과 함께 실시예들을 제공한다. 다만, 본 실시예의 기술적 특징이 특정 도면에 한정되는 것은 아니며, 각 도면에서 개시하는 특징들은 서로 조합되어 새로운 실시 예로 구성될 수 있다.
도 1은 일 실시예에 따른 디스플레이 장치의 구성을 나타낸 시스템 구성도이다.
도 2는 일 실시예에 따른 서브픽셀의 구성을 나타낸 등가회로도이다.
도 3은 일 실시예에 따른 게이트 드라이버의 구성을 개략적으로 나타낸 블록도이다.
도 4는 일 실시예에 따른 게이트 드라이버의 구성을 나타낸 블록도이다.
도 5는 일 실시예에 따른 게이트 드라이버의 구성을 예시적으로 나타낸 블록도이다.
도 6은 일 실시예에 따른 게이트 드라이버의 각 스테이지의 구성을 나타낸 등가회로도이다.
도 7은 일 실시예에 따른 게이트 드라이버의 구동 파형도이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 "포함한다," "갖는다," "이루어진다" 등이 사용되는 경우 "만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 오차 범위에 대한 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들면, "상에," "상부에," "하부에," "옆에" 등으로 두 부분의 위치 관계가 설명되는 경우, 예를 들면, "바로" 또는 "직접"이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, "후에," 에 "이어서," "다음에," "전에" 등으로 시간적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 명세서의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결" "결합" 또는 "연결"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 연결될 수 있지만, 특별히 명시적인 기재 사항이 없는 간접적으로 연결되거나 또는 연결될 수 있는 각 구성 요소 사이에 다른 구성 요소가 "개재"될 수도 있다고 이해되어야 할 것이다.
"적어도 하나"는 연관된 구성요소의 하나 이상의 모든 조합을 포함하는 것으로 이해되어야 할 것이다. 예를 들면, "제1, 제2, 및 제3 구성요소의 적어도 하나"의 의미는 제1, 제2, 또는 제3 구성요소뿐만 아니라, 제1, 제2, 및 제3 구성요소의 두 개 이상의 모든 구성요소의 조합을 포함한다고 할 수 있다.
본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면 및 실시예를 통해 본 명세서의 실시예를 살펴보면 다음과 같다. 도면에 도시된 구성요소들의 스케일은 설명의 편의를 위해 실제와 다른 스케일을 가지므로, 도면에 도시된 스케일에 한정되지 않는다.
도 1 및 도 3은 일 실시예에 따른 디스플레이 장치의 구성을 나타낸 시스템 구성도이고, 도 2는 일 실시예에 따른 서브픽셀의 구성을 나타낸 등가회로도이다.
일 실시예에 따른 디스플레이 장치는 액정 디스플레이 장치, 전계발광 디스플레이 장치(Electroluminescent Display), 마이크로(Micro) LED(Light Emitting Diode) 디스플레이 장치 등을 포함하는 다양한 디스플레이 장치 중 어느 하나일 수 있다. 전계발광 디스플레이 장치는 유기 발광 다이오드(Organic Light Emitting Diode; OLED) 디스플레이 장치, 퀀텀닷 발광 다이오드(Quantum-dot Light Emitting Diode) 디스플레이 장치, 또는 무기 발광 다이오드(Inorganic Light Emitting Diode) 디스플레이 장치일 수 있다.
일 실시예에 따른 디스플레이 장치는 디스플레이 패널(100)이 폴더블(Foldable), 벤더블(Bendable), 롤러블(Rollable), 스트레처블(Strechable) 디스플레이 패널과 같이 형상 변형이 가능한 플렉서블(Flexible) 디스플레이 장치일 수 있다.
도 1을 참조하면, 디스플레이 장치는 디스플레이 패널(100), 게이트 드라이버(200), 데이터 드라이버(300), 타이밍 컨트롤러(400), 레벨 쉬프터(600), 감마 전압 생성부(700), 전원 관리 회로(500) 등을 포함할 수 있다. 게이트 드라이버(200) 및 데이터 드라이버(300)는 디스플레이 패널(100)을 구동하는 패널 드라이버로 정의될 수 있다. 게이트 드라이버(200), 데이터 드라이버(300), 타이밍 컨트롤러(400), 감마 전압 생성부(700), 레벨 쉬프터(600) 등은 디스플레이 드라이버로 정의될 수 있다. 레벨 쉬프터(600)는 전원 관리 회로(500)에 내장되거나 생략될 수 있다.
디스플레이 패널(100)은 서브픽셀들(SP)이 매트릭스 형태로 배열된 디스플레이 영역(AA)을 통해 영상을 표시한다. 디스플레이 패널(100)은 디스플레이 영역(AA)의 픽셀 매트릭스와 오버랩하는 터치 센서 스크린이 내장되거나 부착된 패널일 수 있다. 서브픽셀들(SP)은 적색광을 방출하는 적색 서브픽셀, 녹색광을 방출하는 녹색 서브픽셀, 청색광을 방출하는 청색 서브픽셀을 포함하고, 휘도 증가를 위하여 백색광을 방출하는 백색 서브픽셀을 포함할 수 있다. 각 서브픽셀(SP)은 디스플레이 패널(100)에 배치된 신호 라인들과 접속될 수 있다. 디스플레이 패널(100)에 배치된 신호 라인들은 적어도 게이트 라인(GL), 데이터 라인(DL)을 포함하고 전원 라인, 레퍼런스 라인 등을 더 포함할 수 있다.
예를 들면, 도 2에 도시된 바와 같이 각 서브픽셀(SP)은 고전위 구동전압(제1 구동 전압; EVDD)을 공급하는 제1 전원 라인(PW1)과, 저전위 구동전압(제2 구동전압; EVSS)을 공급하는 제2 전원 라인(PW2) 사이에 연결된 발광 소자(EL)와, 발광 소자(EL)를 독립적으로 구동하기 위하여 제1 및 제2 스위칭 TFT(ST1, ST2) 및 구동 TFT(DT)와 스토리지 커패시터(Cst)를 적어도 포함하는 픽셀 회로를 구비할 수 있다.
발광 소자(EL)는 구동 TFT(DT)의 소스 노드(N2)와 연결된 애노드와, 제2 전원 라인(PW2)과 연결된 캐소드와, 애노드 및 캐소드 사이의 유기 발광층을 구비할 수 있다. 애노드는 서브픽셀별로 독립적이지만 캐소드는 전체 서브픽셀들이 공유하는 공통 전극일 수 있다. 발광 소자(EL)는 구동 TFT(DT)로부터 구동 전류가 공급되면 캐소드로부터의 전자가 유기 발광층으로 주입되고, 애노드로부터의 정공이 유기 발광층으로 주입되어, 유기 발광층에서 전자 및 정공의 재결합으로 형광 또는 인광 물질을 발광시킴으로써, 구동 전류의 전류값에 비례하는 밝기의 광을 발생할 수 있다.
제1 스위칭 TFT(ST1)는 게이트 드라이버(200)로부터 게이트 라인(GLn)에 공급되는 스캔 신호(SCANn)에 의해 구동되고, 데이터 드라이버(300)로부터 데이터 라인(DLm)에 공급되는 데이터 전압(Vdata)을 구동 TFT(DT)의 게이트 노드(N1)에 공급한다.
제2 스위칭 TFT(ST2)는 게이트 드라이버(200)로부터 게이트 라인(GLn)에 공급되는 스캔 신호(SCANn)에 의해 구동되고, 데이터 드라이버(300)로부터 레퍼런스 라인(RLm)에 공급되는 레퍼런스 전압(Vref)을 구동 TFT(DT)의 소스 노드(N2)에 공급한다. 한편, 센싱 모드일 때 제2 스위칭 TFT(ST2)는 구동 TFT(DT)의 특성이나 발광 소자(EL)의 특성이 반영된 전류를 레퍼런스 라인(RLm)으로 출력할 수 있다.
제1 및 제2 스위칭 TFT(ST1, ST2)는 도 2와 같이 동일 게이트 라인(GLn)에 의해 제어되거나, 서로 다른 게이트 라인에 의해 제어될 수 있다.
구동 TFT(DT)의 게이트 노드(N1) 및 소스 노드(N2) 사이에 연결된 스토리지 커패시터(Cst)는 제1 및 제2 스위칭 TFT(ST1, ST2)를 통해 게이트 노드(N1) 및 소스 노드(N2)에 각각 공급된 데이터 전압(Vdata)과 레퍼런스 전압(Vref)의 차전압을 구동 TFT(DT)의 구동 전압(Vgs)으로 충전하고, 제1 및 제2 스위칭 TFT(ST1, ST2)가 오프되는 발광 기간 동안 충전된 구동 전압(Vgs)을 홀딩한다.
구동 TFT(DT)는 스토리지 커패시터(Cst)에 충전된 구동 전압(Vgs)에 따라 발광 소자(EL)로 흐르는 전류(Ids)를 제어함으로써 발광 소자(EL)의 발광 강도를 제어할 수 있다.
전원 관리 회로(500)는 외부로부터 공급받은 입력 전압을 이용하여 디스플레이 장치의 모든 구성, 즉 패널(100), 게이트 드라이버(200), 데이터 드라이버(300), 타이밍 컨트롤러(400), 레벨 쉬프터(600), 감마 전압 생성부(700) 등의 동작에 필요한 각종 구동 전압들을 생성하여 출력할 수 있다.
타이밍 컨트롤러(400)는 외부 호스트 시스템으로부터 영상 데이터 및 동기 신호들을 공급받을 수 있다. 호스트 시스템은 컴퓨터, TV 시스템, 셋탑 박스, 태블릿이나 휴대폰 등과 같은 휴대 단말기의 시스템 중 어느 하나일 수 있다. 동기 신호들은 도트 클럭, 데이터 인에이블 신호, 수직 동기 신호, 수평 동기 신호 등을 포함할 수 있다.
타이밍 컨트롤러(400)는 동기 신호들과 내부에 저장된 타이밍 설정 정보(스타트 타이밍, 펄스폭 등)를 이용하여, 복수의 데이터 제어 신호를 생성하여 데이터 드라이버(300)로 공급하고, 복수의 제어 신호를 생성하여 레벨 쉬프터(600)로 공급할 수 있다.
타이밍 컨트롤러(400)는 영상 데이터를 소비 전력 감소를 위한 휘도 보정이나, 화질 보정 등과 같은 다양한 영상 처리를 수행하고, 영상 처리된 데이터를 데이터 드라이버(300)로 공급할 수 있다.
타이밍 컨트롤러(400)는 영상 처리된 데이터를 데이터 드라이버(300)로 공급하기 이전에 메모리에 저장된 각 서브픽셀의 특성 편차에 대한 보상값을 적용하여 추가로 보정할 수 있다. 센싱 모드일 때, 타이밍 컨트롤러(400)는 데이터 드라이버(300)를 통해 디스플레이 패널(100)의 각 서브픽셀(SP)의 특성(구동 TFT의 임계 전압, 구동 TFT의 이동도, 발광 소자의 임계 전압 등)을 센싱하고 센싱 결과를 이용하여 메모리에 저장된 각 서브픽셀의 보상값을 업데이트할 수 있다. 디스플레이 장치의 센싱 모드는 호스트 시스템의 지시에 따라 수행되거나, 호스트 시스템을 통한 사용자 요청에 의해 수행되거나, 타이밍 컨트롤러(400)의 구동 시퀀스에 따라 수행될 수 있다.
감마 전압 생성부(700)는 전압 레벨이 서로 다른 복수의 기준 감마 전압들을 포함하는 기준 감마 전압 세트를 생성하여 데이터 드라이버(300)로 공급할 수 있다. 감마 전압 생성부(700)는 타이밍 컨트롤러(400)의 제어에 따라 디스플레이 장치의 감마 특성에 대응하는 복수의 기준 감마 전압들을 생성하여 데이터 드라이버(300)로 공급할 수 있다. 감마 전압 생성부(700)는 프로그래머블 감마(Programmable Gamma) IC로 구성될 수 있고, 타이밍 컨트롤러(400)로부터 감마 데이터를 공급받고 감마 데이터에 따라 기준 감마 전압 레벨을 생성하거나 조정하여 데이터 드라이버(300)로 출력할 수 있다.
데이터 드라이버(300)는 타이밍 컨트롤러(400)로부터 공급받은 데이터 제어 신호에 따라 제어되고, 타이밍 컨트롤러(400)로부터 공급받은 디지털 데이터를 아날로그 데이터 신호로 변환하며 디스플레이 패널(100)의 각 데이터 라인(DLm)에 각 데이터 신호를 공급한다. 데이터 드라이버(300)는 감마 전압 생성부(700)로부터 공급된 복수의 기준 감마 전압들이 세분화된 계조 전압들을 이용하여 디지털 데이터를 아날로그 데이터 신호로 변환할 수 있다.
데이터 드라이버(300)는 레퍼런스 라인(RLm)에 레퍼런스 전압(Vref)을 공급할 수 있다. 센싱 모드일 때, 데이터 드라이버(300)는 레퍼런스 라인(RLm)을 통해 각 서브픽셀(SP)의 전기적인 특성을 센싱하고 센싱 결과를 타이밍 컨트롤러(400)로 출력할 수 있다.
레벨 쉬프터(600)는 타이밍 컨트롤러(400)로부터 공급받은 복수의 제어 신호를 기초로 복수의 게이트 제어 신호를 생성하여 게이트 드라이버(200)로 공급할 수 있다. 레벨 쉬프터(600)는 타이밍 컨트롤러(400)로부터 공급받은 복수의 제어 신호를 레벨 쉬프팅하거나 로직 처리함으로써 복수의 그룹 신호, 복수의 블록 신호, 복수의 클럭 신호를 생성하여 게이트 드라이버(200)로 공급할 수 있다.
한편, 레벨 쉬프터(600)가 생략되는 경우, 타이밍 컨트롤러(400)는 복수의 그룹 신호, 복수의 블록 신호, 복수의 클럭 신호를 포함하는 복수의 게이트 제어 신호를 생성하여 게이트 드라이버(200)로 공급할 수 있다.
게이트 드라이버(200)는 타이밍 컨트롤러(400) 또는 레벨 쉬프터(600)로부터 공급받은 복수의 게이트 제어 신호에 따라 제어되고, 디스플레이 패널(100)의 게이트 라인들을 개별적으로 구동할 수 있다. 게이트 드라이버(200)는 각 게이트 라인의 구동 기간에 게이트 온 레벨의 스캔 신호를 해당 게이트 라인에 공급하고, 각 게이트 라인의 비구동 기간에는 게이트 오프 레벨을 해당 게이트 라인에 공급할 수 있다.
게이트 드라이버(200)는 디스플레이 영역(AA)의 픽셀 매트릭스의 TFT들과 함께 형성되어 베젤 영역에 게이트 인 패널(Gate In Panel; GIP) 형태로 디스플레이 패널(100)에 내장될 수 있다. 게이트 드라이버(200)는 디스플레이 영역(AA)과 인접한 일측 베젤 영역에 배치되어 게이트 라인들 각각의 일측단에 스캔 신호를 공급할 수 있다. 한편, 게이트 드라이버(200)는 디스플레이 영역(AA)과 인접한 양측 베젤 영역에 배치되어 게이트 라인들 각각의 양측단에 스캔 신호를 공급할 수 있다.
디스플레이 패널(100)의 디스플레이 영역(AA)과, 게이트 드라이버(200)를 포함한 베젤 영역에 배치되는 TFT에는 비정질 실리콘 반도체층을 이용하는 비정질 TFT, 폴리 실리콘 반도체층을 이용하는 폴리 TFT, 금속 산화물 반도체층을 이용하는 산화물 TFT 중 적어도 어느 하나가 적용될 수 있다.
특히, 게이트 드라이버(200)는 타이밍 컨트롤러(400) 또는 레벨 쉬프터(600)로부터 공급되는 복수의 그룹 신호, 복수의 블록 신호 및 복수의 클럭 신호의 조합에 의해 복수의 스캔 신호를 생성하여 복수의 게이트 라인 각각에 각 스캔 신호를 출력할 수 있다. 게이트 드라이버(200)는 x개(x는 2이상의 정수)의 클럭 신호와, y개(y는 2이상의 정수)의 블록 신호와, z개(z는 2이상의 정수)의 그룹 신호의 조합에 의해 n(=x×y×z)개의 스캔 신호를 생성하여 n개의 게이트 라인들을 개별적으로 구동할 수 있다.
이에 따라, 게이트 드라이버(200)의 각 스테이지는 다른 스테이지의 동작을 제어하는 캐리 신호의 출력이 불필요하고, 각 스테이지를 구성하는 TFT들의 개수를 감소시킬 수 있다. 이에 대한 구체적인 설명은 후술하기로 한다.
도 3을 참조하면, 일 실시예에 따른 디스플레이 장치는 GIP 타입의 게이트 드라이버(200L, 200R)를 포함하는 디스플레이 패널(100), 데이터 드라이버(300), 타이밍 컨트롤러(400)가 실장된 제어 PCB(Printed Circuit Board)(410), 레벨 쉬프터(600L, 600R)가 실장된 소스 PCB(800L, 800R) 등을 포함할 수 있다.
제어 PCB(410) 상에 실장된 타이밍 컨트롤러(400)는 FFC(Flat Flexible Cable)(420L, 420R)를 통해 소스 PCB(800L, 800R)에 연결될 수 있다. 제어 PCB(410)에는 도 1에 도시된 감마 전압 생성부(700) 및 전원 관리 회로(500) 등이 더 실장될 수 있다.
데이터 드라이버(300)는 디스플레이 패널(100)의 디스플레이 영역(AA)에 배치된 데이터 라인들을 분할 구동하기 위하여 X축 방향으로 배치된 복수의 데이터 IC(Integrated Circuit)(310)로 구성되고, 복수의 데이터 IC(310) 각각은 COF(Chip On Film; 330) 등과 같이 각 회로 필름(320)에 개별적으로 실장될 수 있다. 데이터 IC(310)가 실장된 복수의 COF(330)는 ACF(Anisotropic Conductive Film)를 통해 디스플레이 패널(100) 및 소스 PCB(800L, 800R)와 TAB(Tape Automatic Bonding) 방식으로 본딩 및 연결되고, 패널(100) 및 소스 PCB(800L, 800R) 사이에 위치할 수 있다.
레벨 쉬프터(600L, 600R) 각각은 소스 PCB(800L, 800R) 상에 각각 실장될 수 있다. 레벨 쉬프터(600L, 600R)는 최외곽 COF(330)를 통해 게이트 제어 신호들을 제1 및 제2 게이트 드라이버(200L, 200R)로 각각 공급할 수 있다.
GIP 타입의 게이트 드라이버(200L, 200R)는 디스플레이 패널(100)에서 디스플레이 영역(AA)과 인접한 양측부 베젤 영역에 각각 배치될 수 있다. 게이트 드라이버(200L, 200R)는 레벨 쉬프터(600L, 600R) 각각으로부터 복수의 게이트 제어 신호를 공급받아 디스플레이 영역(AA)에 배치된 게이트 라인들을 개별적으로 구동할 수 있다.
게이트 드라이버(200L, 200R)는 레벨 쉬프터(600L, 600R)로부터 각각 공급받은 복수의 그룹 신호, 복수의 블록 신호 및 복수의 클럭 신호의 조합에 의해 복수의 스캔 신호를 생성하여 복수의 게이트 라인 각각에 각 스캔 신호를 출력할 수 있다..
이에 따라, 게이트 드라이버(200L, 200R)의 각 스테이지는 다른 스테이지의 동작을 제어하는 캐리 신호의 출력이 불필요하고, 각 스테이지를 구성하는 TFT들의 개수를 감소시킬 수 있다. 이에 대한 구체적인 설명은 후술하기로 한다.
이와 같이, 일 실시예에 따른 게이트 드라이버(200, 200L, 200R)는 캐리 신호가 불필요함으로써 캐리 신호의 미출력으로 인한 표시 불량을 방지할 수 있다. 또한, 게이트 드라이버(200, 200L, 200R)를 구성하는 TFT들의 개수를 감소시켜서 게이트 드라이버(200, 200L, 200R)의 회로 구성 및 크기를 감소시킬 수 있고 디스플레이 패널(100)에서 게이트 드라이버(200, 200L, 200R)가 위치하는 베젤 영역의 크기를 감소시킬 수 있다.
도 4 및 도 5는 일 실시예에 따른 게이트 드라이버의 구성을 개략적으로 나타낸 블록도이다.
도 4를 참조하면, 게이트 드라이버(200)는 복수의 게이트 라인에 복수의 스캔 신호(SCAN1~SCAN(n))를 개별적으로 출력하는 복수의 스테이지(GIP#1~GIP#n)를 포함한다. 여기서, n은 디스플레이 패널(100)에 배치되는 게이트 라인들의 총 개수를 의미한다.
게이트 드라이버(200)는 타이밍 컨트롤러(400) 또는 레벨 쉬프터(600)로부터 복수의 게이트 제어 신호를 공급받을 수 있다. 복수의 게이트 제어 신호는 z개의 그룹 신호(GROUP1~GROUPz), y개의 블록 신호(BLOCK1~BLOCKy), x개의 클럭 신호(SCCLK1~SCCLKx)를 포함할 수 있다.
게이트 드라이버(200)를 구성하는 n개의 스테이지(GIP#1~GIP#n)는 전원 관리 회로(500)로부터 출력된 복수의 전원 전압(GVDD0, GVDD1, GVDD2, GVSS0, GVSS1)을 공통적으로 공급받을 수 있다.
게이트 드라이버(200)를 구성하는 n개의 스테이지(GIP#1~GIP#n) 각각은 z개의 그룹 신호(GROUP1~GROUPz) 중 어느 하나의 그룹 신호와, y개의 블록 신호(BLOCK1~BLOCKy) 중 어느 하나의 블록 신호와, x개의 클럭 신호(SCCLK1~SCCLKx) 중 어느 하나의 클럭 신호를 직접 공급받아 각 스캔 신호(SCANk, k=1~n)를 생성하여 출력할 수 있다.
n개의 스테이지(GIP#1~GIP#n)는 z개의 그룹 신호(GROUP1~GROUPz)가 개별적으로 공급되는 z개의 그룹으로 분할될 수 있다. z개의 그룹 각각은 y개의 블록 신호(BLOCK1~BLOCKy)가 개별적으로 공급되는 y개의 블록으로 분할될 수 있다. 그리고, y개의 블록 각각은 x개의 클럭 신호(SCCLK1~SCCLKx)가 개별적으로 공급되는 x개의 스테이지들을 포함할 수 있다.
n개의 스테이지(GIP#1~GIP#n)는 z개 그룹 신호와, y개 블록 신호와, x개 클럭 신호의 조합에 의해 n(=x×y×z)개의 스캔 신호를 생성하여 n개의 게이트 라인들을 개별적으로 구동할 수 있다.
예를 들면, UHD 2160개의 게이트 라인들을 구동하는 게이트 드라이버(200)는, 2160개의 스테이지들을 포함할 수 있고, 12개의 클럭 신호와, 12개의 블록 신호와, 15개의 그룹 신호의 조합에 의해 2160(=12Х12Х15)개의 스캔 신호를 개별적으로 생성하여 출력할 수 있다.
도 5는 설명의 편의상 게이트 드라이버(200)가 18(n=18)개의 스테이지(GIP#1~GIP#18)를 구비하는 경우를 예시적으로 나타낸 것이다.
제1 내지 제18 스테이지(GIP#1~GIP#18)를 포함하는 게이트 드라이버(200)는 타이밍 컨트롤러(400) 또는 레벨 쉬프터(600)로부터 2개의 그룹 신호(GROUP1, GROUP2), 3개의 블록 신호(BLOCK1~BLOCK3), 3개의 클럭 신호(SCCLK1~SCCLK3)를 공급받아 18개의 스캔 신호(SCAN1~SCAN18)를 개별적으로 생성하여 18개의 게이트 라인들에 각각 출력할 수 있다.
제1 내지 제18 스테이지(GIP#1~GIP#18)는 제1 그룹 신호(GROUP1)가 공급되는 제1 그룹(G1)과, 제2 그룹 신호(GROUP2)가 공급되는 제2 그룹(G2)으로 분할될 수 있다. 제1 그룹(G1)은 제1 블록 신호(BLOCK1)가 공급되는 제1-1 블록(B11)과, 제2 블록 신호(BLOCK2)가 공급되는 제1-2 블록(B12)과, 제3 블록 신호(BLOCK3)가 공급되는 제1-3 블록(B13)으로 분할될 수 있다. 제2 그룹(G2)은 제1 블록 신호(BLOCK1)가 공급되는 제2-1 블록(B21)과, 제2 블록 신호(BLOCK2)가 공급되는 제2-2 블록(B22)과, 제3 블록 신호(BLOCK3)가 공급되는 제2-3 블록(B23)으로 분할될 수 있다. 제1 그룹(G1)에 속하는 제1-1 블록(B11), 제1-2 블록(B12), 제1-3 블록(B13) 각각과, 제2 그룹(G2)에 속하는 제2-1 블록(B21), 제2-2 블록(B22), 제2-3 블록(B23) 각각은 제1 내지 제3 클럭 신호(SCCLK1~SCCLK3)가 개별적으로 공급되는 3개의 스테이지(GIP#3k-2~GIP#3k, k=1~6)를 포함할 수 있다.
이와 같이, 일 실시예에 따른 게이트 드라이버(200)는 타이밍 컨트롤러(400) 또는 레벨 쉬프터(600)로부터 직접 공급받은 z개 그룹 신호(GROUP1~GROUPz), y개 블록 신호(BLOCK1~BLOCKy) 및 x개 클럭 신호(SCCLK1~SCCLKx)의 조합에 의해 n(=x×y×z)개 스캔 신호를 생성하여 출력함으로써, n개 스테이지(GIP#1~GIP#n) 각각은 다른 스테이지를 제어하기 위한 캐리 신호가 불필요하여 캐리 신호로 인한 불량 문제를 방지할 수 있다.
도 6은 일 실시예에 따른 게이트 드라이버에서 각 GIP 스테이지의 기본 구성을 나타낸 등가회로도이다.
도 6을 참조하면, 각 스테이지(GIP#k, k=1~n)는 각 스테이지(GIP#k)는 x개 클럭 신호(SCCLK1~SCCLKx) 중 어느 하나의 클럭 신호(SCCLKx)를 공급받는 클럭 라인(232), y개 블록 신호(BLOCK1~BLOCKy) 중 어느 하나의 블록 신호(BLOCKy)를 공급받는 블록 라인(234), z개 그룹 신호(GROUP1~GROUPz) 중 어느 하나의 그룹 신호(GROUPz)를 공급받는 그룹 라인(236)을 포함할 수 있다.
각 스테이지(GIP#k)는 복수의 전원 전압(GVDD0, GVDD1, GVDD2, GVSS0, GVSS1)을 각각 공급받는 복수의 전원 라인(242, 244, 246, 252, 254)을 포함할 수 있다.
예를 들면, 각 스테이지(GIP#k)는 제1 게이트 온 전압(GVDD0)을 공급받는 제1 전원 라인(242), 제2 게이트 온 전압(GVDD1)을 공급받는 제2 전원 라인(244), 제3 게이트 온 전압(GVDD2)을 공급받는 제3 전원 라인(246), 제1 게이트 오프 전압(GVSS0)을 공급받는 제4 전원 라인(252), 제2 게이트 오프 전압(GVSS1)을 공급받는 제5 전원 라인(254)을 포함할 수 있다.
여기서, 제1 내지 제3 게이트 온 전압(GVDD0, GVDD1, GVDD2)은 TFT를 턴-온시키는 활성화 전압 레벨을 의미하며 제1 내지 제3 게이트 하이 전압으로 정의되거나, 제1 내지 제3 고전위 전원 전압으로 정의될 수 있다. 제1 내지 제3 게이트 온 전압(GVDD0, GVDD1, GVDD2)은 서로 동일하거나, GVDD0<GVDD1<GVDD2의 크기 관계를 갖는 서른 다른 전압일 수 있다. 제1 및 제2 게이트 오프 전압(GVSS0, GVSS1)은 TFT를 턴-오프시키는 비활성화 전압 레벨을 의미하며 제1 및 제2 게이트 로우 전압으로 정의되거나, 제1 및 제2 저전위 전원 전압으로 정의될 수 있다. 제1 및 제2 게이트 오프 전압(GVSS0, GVSS1)은 서로 동일하거나, GVSS1<GVSS0의 크기 관계를 갖는 서로 다른 전압일 수 있다.
각 스테이지(GIP#k)는 제1 노드(Q) 및 제2 노드(QB)의 제어에 응답하여 제1 게이트 온 전압(GVDD0)과 제1 게이트 오프 전압(GVSS0)을 갖는 스캔 신호(SCANk)를 생성하여 출력 노드(OUT)를 통해 출력하는 출력 버퍼(220)를 포함할 수 있다. 각 스테이지(GIP#k)는 클럭 신호(SCCLKx), 블록 신호(BLOCKy), 그룹 신호(GROUPz)의 조합에 의해 제1 노드(Q) 및 제2 노드(QB)를 통해 출력 버퍼(220)를 제어하는 제어부(210)를 포함할 수 있다. 각 스테이지(GIP#k)의 제어부는 클럭 신호(SCCLKx), 블록 신호(BLOCKy), 그룹 신호(GROUPz)의 조합에 의해 제1 노드(Q)를 제어하는 제1 제어부(212)와, 클럭 신호(SCCLKx), 블록 신호(BLOCKy), 그룹 신호(GROUPz)의 조합에 의해 제2 노드(QB)를 제1 노드(Q)와 상반되게 제어하는 제2 제어부(214)를 포함할 수 있다.
출력 버퍼(220)는 제1 노드(Q)의 전압에 의해 제어되어 제1 게이트 온 전압(GVDD0)을 출력 노드(OUT)로 출력하는 풀업 트랜지스터(T8)와, 제2 노드(QB)의 전압에 의해 제어되어 제1 게이트 오프 전압(GVSS0)을 출력 노드(OUT)로 출력하는 풀다운 트랜지스터(T9)를 포함할 수 있다.
풀업 TFT(T8)는 제1 제어부(212)의 출력인 제1 노드(Q)의 전압이 게이트 온 레벨일 때 턴-온되고, 제1 전원 라인(242)을 통해 공급받은 제1 게이트 온 전압(GVDD0)을 이용하여 스캔 신호(SCANk)의 게이트 온 레벨을 출력할 수 있다.
풀다운 TFT(T9)는 제2 제어부(214)의 출력인 제2 노드(QB)의 전압이 게이트 온 레벨일 때 턴-온되고, 제4 전원 라인(252)을 통해 공급받은 제1 게이트 오프 전압(GVSS0)을 이용하여 스캔 신호(SCANk)의 게이트 오프 레벨을 출력할 수 있다.
제1 제어부(212)는 클럭 신호(SCCLKx), 블록 신호(BLOCKy), 그룹 신호(GROUPz)가 모두 게이트 온 레벨(예를 들면 하이 레벨)일 때, 제1 노드(Q)로 클럭 신호(SCCLKx)의 게이트 온 레벨을 출력하여 제1 노드(Q)를 활성화시킴으로써, 풀업 TFT(T8)를 턴-온시킬 수 있다. 제1 제어부(212)는 클럭 신호(SCCLKx), 블록 신호(BLOCKy), 그룹 신호(GROUPz) 중 적어도 어느 하나가 게이트 오프 레벨(예를 들면 로우 레벨)일 때, 제1 노드(Q)로 클럭 신호(SCCLKx)의 게이트 오프 레벨 또는 제2 게이트 오프 전압(GVSS1)을 출력하여 제1 노드(Q)를 비활성화시킴으로써, 풀업 TFT(T8)를 턴-오프시킬 수 있다.
예를 들면, 제1 제어부(212)는 클럭 라인(232)과 제1 노드(Q) 사이에 직렬 연결되고 블록 신호(BLOCKy) 및 그룹 신호(GROUPz)에 의해 각각 제어되는 제1 및 제2 TFT(T1, T2)와, 제1 노드(Q)와 제5 전원 라인(254) 사이에 연결되고 제3 게이트 온 전압(GVDD2)에 의해 제어되는 제3 TFT(T3)를 포함할 수 있다.
제1 TFT(T1)는 블록 라인(234)으로부터 게이트 전극으로 공급되는 블록 신호(BLOCKy)에 의해 제어되어 턴-온되고, 클럭 라인(232)으로부터 드레인 전극으로 공급되는 클럭 신호(SCCLKx)를 제2 TFT(T2)의 드레인 전극으로 출력할 수 있다.
제2 TFT(T2)는 그룹 라인(236)으로부터 게이트 전극으로 공급되는 그룹 신호(GROUPz)에 의해 제어되어 턴-온되고, 제1 TFT(T1)를 통해 공급되는 클럭 신호(SCCLKx)를 제1 노드(Q)로 출력할 수 있다.
제3 TFT(T3)는 제3 전원 라인(246)으로부터 게이트 전극으로 공급되는 제3 게이트 온 전압(GVDD2)에 의해 턴-온되고, 제1 노드(Q)를 제5 전원 라인(254)의 제2 게이트 오프 전압(GVSS1)에 연결시킬 수 있다.
제1 및 제2 TFT(T1, T2)는 클럭 신호(SCCLKx), 블록 신호(BLOCKy), 그룹 신호(GROUPz)가 모두 게이트 온 레벨(하이 레벨)일 때, 클럭 신호(SCCLKx)의 게이트 온 레벨을 제1 노드(Q)로 출력하여 제1 노드(Q)를 활성화시킴으로써, 풀업 TFT(T8)를 턴-온시킬 수 있다.
제1 및 제2 TFT(T1, T2)는 블록 신호(BLOCKy) 및 그룹 신호(GROUPz)가 게이트 온 레벨이고, 클럭 신호(SCCLKx)가 게이트 오프 레벨일 때, 클럭 신호(SCCLKx)의 게이트 오프 레벨을 제1 노드(Q)로 출력하여 제1 노드(Q)를 비활성화시킴으로써, 풀업 TFT(T8)를 턴-오프시킬 수 있다.
클럭 신호(SCCLKx), 블록 신호(BLOCKy), 그룹 신호(GROUPz) 중 적어도 어느 하나가 게이트 오프 레벨일 때, 제3 TFT(T3)는 제2 게이트 오프 전압(GVSS1)을 제1 노드(Q)로 출력하여 제1 노드(Q)를 비활성화시킴으로써, 풀업 TFT(T8)를 턴-오프시킬 수 있다.
제2 제어부(214)는 클럭 신호(SCCLKx), 블록 신호(BLOCKy), 그룹 신호(GROUPz)가 모두 게이트 온 레벨일 때, 제2 노드(QB)로 제2 게이트 오프 전압(GVSS1)을 출력하여 제2 노드(QB)를 비활성화시킴으로써, 풀다운 TFT(T9)를 턴-오프시킬 수 있다. 제2 제어부(214)는 클럭 신호(SCCLKx), 블록 신호(BLOCKy), 그룹 신호(GROUPz) 중 적어도 어느 하나가 게이트 오프 레벨일 때, 제2 노드(QB)로 제2 게이트 온 전압(GVDD1)을 출력하여 제2 노드(QB)를 활성화시킴으로써, 풀다운 TFT(T9)를 턴-온시킬 수 있다.
예를 들면, 제2 제어부(214)는 제2 전원 라인(244)과 제2 노드(QB) 사이에 연결되고 제3 전원 라인(246)의 제3 게이트 온 전압(GVDD2)에 의해 제어되는 제4 TFT(T4)와, 제2 노드(QB)와 제5 전원 라인(254) 사이에 직렬 연결되고 클럭 신호(SCCLKx), 블록 신호(BLOCKy), 그룹 신호(GROUPz)에 의해 각각 제어되는 제5 내지 제7 TFT(T5, T6, T7)를 포함할 수 있다.
제4 TFT(T4)는 제3 전원 라인(246)으로부터 게이트 전극으로 공급되는 제3 게이트 온 전압(GVDD2)에 의해 턴-온되고, 제2 전원 라인(244)으로부터 드레인 전극으로 공급되는 제2 게이트 온 전압(GVDD1)을 제2 노드(QB)로 출력할 수 있다. 제4 TFT(T4)는 게이트 전극의 제3 게이트 온 전압(GVDD2)에 의해 턴-온될 때, 게이트 전극의 제3 게이트 온 전압(GVDD2)이 드레인 전극의 제2 게이트 온 전압(GVDD1) 보다 높음에 따라, 제4 TFT(T4)는 확실한 턴-온 상태를 유지할 수 있다.
제5 TFT(T5)는 클럭 라인(232)으로부터 게이트 전극으로 공급되는 클럭 신호(SCCLKx)에 의해 제어되고, 제2 노드(QB)를 제6 TFT(T6)의 드레인 전극과 연결시킬 수 있다.
제6 TFT(T6)는 블록 라인(234)으로부터 게이트 전극으로 공급되는 블록 신호(BLOCKy)에 의해 제어되고, 제5 TFT(T5)의 소스 전극을 제7 TFT(T7)의 드레인 전극과 연결시킬 수 있다.
제7 TFT(T7)는 그룹 라인(236)으로부터 게이트 전극으로 공급되는 그룹 신호(GROUPz)에 의해 제어되고, 제6 TFT(T6)의 소스 전극을 제5 전원 라인(254)의 제2 게이트 오프 전압(GVSS1)과 연결시킬 수 있다.
제5 내지 제7 TFT(T7)는 클럭 신호(SCCLKx), 블록 신호(BLOCKy), 그룹 신호(GROUPz)가 모두 게이트 온 레벨일 때, 제2 노드(QB)를 제5 전원 라인(254)의 제2 게이트 오프 전압(GVSS2)에 연결시켜 제2 노드(QB)를 비활성화시킴으로써, 풀다운 TFT(T9)를 턴-오프시킬 수 있다.
풀업 TFT(T8) 및 풀다운 TFT(T9)는 해당 게이트 전극의 제2 게이트 오프 전압(GVSS1)에 의해 턴-오프될 때, 해당 게이트 전극의 제2 게이트 오프 전압(GVSS1)이 해당 소스 전극의 제1 게이트 오프 전압(GVSS0) 보다 낮음에 따라, 풀업 TFT(T8) 및 풀다운 TFT(T9)는 네거티브 임계 전압을 갖더라도 확실한 턴-오프 상태를 유지하여 누설 전류를 방지할 수 있다.
제1 제어부(212)에서 제1 TFT(T1)의 드레인 전극에 클럭 신호(SCCLKx)를 연결하여, 제1 제어부(212)를 구성하는 TFT들(T1~T3)의 개수를 제2 제어부(214)를 구성하는 TFT들(T4~T7)의 개수보다 감소시킬 수 있다.
이와 같이, 각 스테이지(GIP#k)는 클럭 신호(SCCLKx), 블록 신호(BLOCKy), 그룹 신호(GROUPz)가 모두 게이트 온 레벨일 때 풀업 TFT(T8)를 턴-온시키고 풀다운 TFT(T9)를 턴-오프시킴으로써 제1 게이트 온 전압(GVDD0)을 스캔 신호(SCANk)의 게이트 온 레벨로 출력할 수 있다. 반대로, 각 스테이지(GIP#k)는 클럭 신호(SCCLKx), 블록 신호(BLOCKy), 그룹 신호(GROUPz) 중 적어도 하나가 게이트 오프 레벨일 때 풀업 TFT(T8)를 턴-오프시키고 풀다운 TFT(T9)를 턴-온시킴으로써 제1 게이트 오프 전압(GVSS0)을 스캔 신호(SCANk)의 게이트 오프 레벨로 출력할 수 있다.
이에 따라, 일 실시예에 따른 게이트 드라이버(200)는 각 스테이지(GIP#k, k=1~n)가 9개의 TFT로 구성됨으로써, 캐리 신호가 필요한 비교예에 따른 게이트 드라이버의 각 스테이지가 입력부, 리셋부, 인버터, 출력 버퍼, 안정화부를 갖는 구성과 대비하여, TFT의 개수를 감소시킬 수 있고, 이 결과 게이트 드라이버(200)의 회로 구성 및 크기를 감소시키고 베젤 영역의 크기를 감소시킬 수 있다.
도 7은 일 실시예에 따른 도 5 및 도 6에 도시된 게이트 드라이버의 구동 파형도이다.
도 5 내지 도 7을 참조하면, 18개 스테이지(GIP#1~GIP#18)를 구비하는 게이트 드라이버(200)는, x=3개의 클럭 신호(SCCLK1, SCCLK2, SCCLK3), y=3개의 블록 신호(BLOCK1, BLOCK2, BLOCK3), z=2개의 그룹 신호(GROUP1, GROUP2)를 공급받아, 캐리 신호를 이용하지 않으면서도, 18개의 스캔 신호(SCAN1~SCAN18)를 순차적으로 생성하여 출력할 수 있다. 18개의 스캔 신호(SCAN1~SCAN18)는 제1 내지 제18 기간(T1~T18) 각각에서 순차적으로 스캔 신호(SCAN1~SCAN18)의 게이트 온 레벨을 출력할 수 있다.
위상이 서로 다른 3상 클럭 신호(SCCLK1, SCCLK2, SCCLK3)는 제1 기간의 게이트 온 레벨(하이 레벨) 구간과, 제2 기간의 게이트 오프 레벨(로우 레벨) 구간을 포함하는 제1 주기를 갖고, 제1 기간의 게이트 온 레벨 구간이 순차적으로 위상 지연되는 형태로 공급될 수 있다.
클럭 신호(SCCLK1, SCCLK2, SCCLK3) 각각의 제1 기간은 각 게이트 라인에 게이트 온 레벨의 스캔 신호가 공급되는 기간에 해당하는 것으로 적어도 1 수평 기간(H)을 포함할 수 있다. 제2 기간은 제1 기간보다 길게 설정될 수 있다.
위상이 서로 다른 3상 블록 신호(BLOCK1, BLOCK2, BLOCK3)는 제3 기간의 게이트 온 레벨(하이 레벨) 구간과 제4 기간의 게이트 오프 레벨(로우 레벨) 구간을 포함하는 제2 주기를 갖고, 제3 기간의 게이트 온 레벨 구간이 순차적으로 위상 지연되는 형태로 공급될 수 있다.
블록 신호(BLOCK1, BLOCK2, BLOCK3) 각각의 제3 기간은 클럭 신호들(SCCLK1, SCCLK2, SCCLK3)의 제1 기간들과 오버랩하는 시간 이상으로 설정될 수 있고, 제4 기간은 제3 기간보다 길게 설정될 수 있다. 다시 말하여, y개의 블록 신호(BLOCK1~BLOCKy) 각각의 게이트 온 레벨의 제3 기간은 x개 클럭 신호(SCCLK1~SCCLKx)의 제1 기간들과 오버랩하는 시간 이상으로 설정될 수 있다.
위상이 서로 다른 2상 그룹 신호(GROUP1, GROUP2)는 제5 기간의 게이트 온 레벨(하이 레벨)과 제6 기간의 게이트 오프 레벨(로우 레벨)을 포함하는 제3 주기를 갖고, 제5 기간의 게이트 온 레벨 구간이 위상 지연되는 형태로 공급될 수 있다.
그룹 신호(GROUP1, GROUP2) 각각의 제5 기간은 블록 신호들(BLOCK1, BLOCK2, BLOCK3)의 제3 기간들과 오버랩하는 시간 이상으로 설정될 수 있고, 제6 기간은 제5 기간 이상으로 설정될 수 있다. 다시 말하여, z개의 그룹 신호(GROUP1~GROUPz) 각각의 게이트 온 레벨의 제5 기간은 y개 블록 신호들(BLOCK1~BLOCKy)의 제1 기간들과 오버랩하는 시간 이상으로 설정될 수 있다.
도 5 및 도 7을 참조하면, 제1 그룹 신호(GROUP1)를 공급받는 제1 그룹(G1)에 속하는 제1 내지 제9 스테이지(GIP#1~GIP#9) 중, 제1 블록 신호(BLOCK1)를 공급받는 제1-1 블록(B11)의 제1 내지 제3 스테이지(GIP#1, GIP#2, GIP#3)는 제1 내지 제3 클럭 신호(SCCLK1, SCCLK2, SCCLK3)를 각각 공급받을 수 있다. 제1 내지 제3 스테이지(GIP#1, GIP#2, GIP#3)는 제1 그룹 신호(GROUP1)의 게이트 온 레벨과 제1 블록 신호(BLOCK1)의 게이트 온 레벨이 오버랩하는 구간에서 제1 내지 제3 클럭 신호(SCCLK1, SCCLK2, SCCLK3)의 게이트 온 레벨과 각각 오버랩하는 제1 내지 제3 스캔 신호(SCAN1, SCAN2, SCAN3)의 게이트 온 레벨을 순차적으로 출력할 수 있고, 나머지 구간에서는 게이트 오프 레벨을 출력할 수 있다.
제1 그룹(G1)의 제1 내지 제9 스테이지(GIP#1~GIP#9) 중, 제2 블록 신호(BLOCK2)를 공급받는 제1-2 블록(B12)의 제4 내지 제6 스테이지(GIP#4, GIP#5, GIP#6)는 제1 내지 제3 클럭 신호(SCCLK1, SCCLK2, SCCLK3)를 각각 공급받을 수 있다. 제4 내지 제6 스테이지(GIP#4, GIP#5, GIP#6)는 제1 그룹 신호(GROUP1)의 게이트 온 레벨과 제2 블록 신호(BLOCK2)의 게이트 온 레벨이 오버랩하는 구간에서 제1 내지 제3 클럭 신호(SCCLK1, SCCLK2, SCCLK3)의 게이트 온 레벨과 각각 오버랩하는 제4 내지 제6 스캔 신호(SCAN6, SCAN7, SCAN8)의 게이트 온 레벨을 순차적으로 출력할 수 있고, 나머지 구간에서는 게이트 오프 레벨을 출력할 수 있다.
제1 그룹(G1)의 제1 내지 제9 스테이지(GIP#1~GIP#9) 중, 제3 블록 신호(BLOCK3)를 공급받는 제1-3 블록(B13)의 제7 내지 제9 스테이지(GIP#7, GIP#8, GIP#9)는 제1 내지 제3 클럭 신호(SCCLK1, SCCLK2, SCCLK3)를 각각 공급받을 수 있다. 제7 내지 제9 스테이지(GIP#7, GIP#8, GIP#9)는 제1 그룹 신호(GROUP1)의 게이트 온 레벨과 제3 블록 신호(BLOCK3)의 게이트 온 레벨이 오버랩하는 구간에서 제1 내지 제3 클럭 신호(SCCLK1, SCCLK2, SCCLK3)의 게이트 온 레벨과 각각 오버랩하는 제7 내지 제9 스캔 신호(SCAN7, SCAN8, SCAN9)의 게이트 온 레벨을 순차적으로 출력할 수 있고, 나머지 구간에서는 게이트 오프 레벨을 출력할 수 있다.
제2 그룹 신호(GROUP1)를 공급받는 제2 그룹(G2)에 속하는 제10 내지 제18 스테이지(GIP#10~GIP#18) 중, 제1 블록 신호(BLOCK1)를 공급받는 제2-1 블록(B21)의 제10 내지 제12 스테이지(GIP#10, GIP#11, GIP#12)는 제1 내지 제3 클럭 신호(SCCLK1, SCCLK2, SCCLK3)를 각각 공급받을 수 있다. 제10 내지 제18 스테이지(GIP#10~GIP#18)는 제2 그룹 신호(GROUP2)의 게이트 온 레벨과 제1 블록 신호(BLOCK1)의 게이트 온 레벨이 오버랩하는 구간에서 제1 내지 제3 클럭 신호(SCCLK1, SCCLK2, SCCLK3)의 게이트 온 레벨과 각각 오버랩하는 제10 내지 제12 스캔 신호(SCAN10, SCAN11, SCAN12)의 게이트 온 레벨을 순차적으로 출력할 수 있고, 나머지 구간에서는 게이트 오프 레벨을 출력할 수 있다.
제2 그룹(G2)의 제10 내지 제18 스테이지(GIP#10~GIP#18) 중, 제2 블록 신호(BLOCK2)를 공급받는 제2-2 블록(B22)의 제13 내지 제15 스테이지(GIP#13, GIP#14, GIP#15)는 제1 내지 제3 클럭 신호(SCCLK1, SCCLK2, SCCLK3)를 각각 공급받을 수 있다. 제13 내지 제15 스테이지(GIP#13, GIP#14, GIP#15)는 제2 그룹 신호(GROUP2)의 게이트 온 레벨과 제2 블록 신호(BLOCK2)의 게이트 온 레벨이 오버랩하는 구간에서 제1 내지 제3 클럭 신호(SCCLK1, SCCLK2, SCCLK3)의 게이트 온 레벨과 각각 오버랩하는 제13 내지 제15 스캔 신호(SCAN13, SCAN14, SCAN15)의 게이트 온 레벨을 순차적으로 출력할 수 있고, 나머지 구간에서는 게이트 오프 레벨을 출력할 수 있다.
제2 그룹(G2)의 제10 내지 제18 스테이지(GIP#10~GIP#18) 중, 제3 블록 신호(BLOCK3)를 공급받는 제2-3 블록(B23)의 제16 내지 제18 스테이지(GIP#16, GIP#17, GIP#18)는 제1 내지 제3 클럭 신호(SCCLK1, SCCLK2, SCCLK3)를 각각 공급받을 수 있다. 제16 내지 제18 스테이지(GIP#16, GIP#17, GIP#18)는 제2 그룹 신호(GROUP1)의 게이트 온 레벨과 제3 블록 신호(BLOCK3)의 게이트 온 레벨이 오버랩하는 구간에서 제1 내지 제3 클럭 신호(SCCLK1, SCCLK2, SCCLK3)의 게이트 온 레벨과 각각 오버랩하는 제16 내지 제18 스캔 신호(SCAN16, SCAN17, SCAN18)의 게이트 온 레벨을 순차적으로 출력할 수 있고, 나머지 구간에서는 게이트 오프 레벨을 출력할 수 있다.
이와 같이, 일 실시예에 따른 디스플레이 장치의 게이트 드라이버(200, 200L, 200R)는 타이밍 컨트롤러(400) 또는 레벨 쉬프터(600, 600L, 600R)로부터 직접 공급받은 z개 그룹 신호(GROUP1~GROUPz), y개 블록 신호(BLOCK1~BLOCKy) 및 x개 클럭 신호(SCCLK1~SCCLKx)의 조합에 의해 n(=x×y×z)개 스캔 신호를 생성하여 출력함으로써, n개 스테이지(GIP#1~GIP#n) 각각은 다른 스테이지를 제어하기 위한 캐리 신호가 불필요하여 캐리 신호로 인한 불량 문제를 방지할 수 있다.
또한, 일 실시예에 따른 디스플레이 장치의 게이트 드라이버(200, 200L, 200R)는 각 스테이지(GIP#k)가 9개의 TFT로 구성됨으로써, 캐리 신호가 필요한 비교예에 따른 게이트 드라이버의 각 스테이지와 대비하여, TFT의 개수를 감소시킬 수 있으므로, 게이트 드라이버(200, 200L, 200R)의 회로 구성 및 크기를 감소시킬 수 있고, 디스플레이 패널(100)에서 베젤 영역의 크기를 저감할 수 있다.
일 실시예에 따른 게이트 드라이버 및 그를 포함하는 디스플레이 장치는 다양한 전자 기기에 적용될 수 있다. 예를 들어, 일 실시예에 따른 게이트 드라이버 및 그를 포함하는 디스플레이 장치는 모바일 디바이스, 영상 전화기, 스마트 와치(smart watch), 와치 폰(watch phone), 웨어러블 기기(wearable device), 폴더블 기기(foldable device), 롤러블 기기(rollable device), 벤더블 기기(bendable device), 플렉서블 기기(flexible device), 커브드 기기(curved device), 전자 수첩, 전자 책, PMP(portable multimedia player), PDA(personal digital assistant), MP3 플레이어, 모바일 의료기기, 데스크탑 PC(desktop PC), 랩탑 PC(laptop PC), 넷북 컴퓨터(netbook computer), 워크스테이션(workstation), 네비게이션, 차량용 네비게이션, 차량용 표시장치, 텔레비전, 월페이퍼(wall paper) 표시장치, 샤이니지(signage) 기기, 게임기기, 노트북, 모니터, 카메라, 캠코더, 및 가전 기기 등에 적용될 수 있다.
일 실시예에 따른 게이트 드라이버는 복수의 그룹 신호과, 복수의 블록 신호과, 복수의 클럭 신호를 조합하여 복수의 게이트 라인을 개별적으로 구동하는 복수의 스테이지를 포함하고, 독립적으로 구동되는 상기 복수의 스테이지는 각각은, 제1 노드의 제어에 의해 스캔 신호의 게이트 온 레벨을 생성하여 출력하는 풀-업 트랜지스터와, 제2 노드의 제어에 의해 상기 스캔 신호의 게이트 오프 레벨을 생성하여 출력하는 풀-다운 트랜지스터를 포함하는 출력 버퍼, 상기 복수의 그룹 신호 중 그룹 라인을 통해 공급받은 그룹 신호와, 상기 복수의 블록 신호 중 블록 라인을 통해 공급받은 블록 신호와, 상기 복수의 클럭 신호 중 클럭 라인을 통해 공급받은 클럭 신호를 조합하여 상기 제1 노드를 제어하는 제1 제어부, 및 상기 그룹 신호, 상기 블록 신호, 상기 클럭 신호를 조합하여 상기 제2 노드를 상기 제1 노드와 상반되게 제어하는 제2 제어부를 포함할 수 있다.
상기 제1 제어부는 상기 클럭 신호, 상기 블록 신호, 및 상기 그룹신호가 모두 게이트 온 레벨일 때, 상기 제1 노드를 통해 상기 풀업 트랜지스터를 턴-온시키고, 상기 클럭 신호, 상기 블록 신호, 및 상기 그룹신호 중 적어도 어느 하나가 게이트 오프 레벨일 때, 상기 제1 노드를 통해 상기 풀업 트랜지스터를 턴-오프시킬 수 있다.
상기 제2 제어부는 상기 클럭 신호, 상기 블록 신호, 및 상기 그룹신호가 모두 게이트 온 레벨일 때, 상기 제2 노드를 통해 상기 풀다운 트랜지스터를 턴-오프시키고, 상기 클럭 신호, 상기 블록 신호, 및 상기 그룹신호 중 적어도 어느 하나가 게이트 오프 레벨일 때, 상기 제2 노드를 통해 상기 풀다운 트랜지스터를 턴-온시킬 수 있다.
상기 풀업 트랜지스터는 상기 제1 제어부에 의해 턴-온될 때, 제1 전원 라인을 통해 공급받은 제1 게이트 온 전압을 상기 스캔 신호의 게이트 온 레벨로 출력하고, 상기 풀다운 트랜지스터는 상기 제2 제어부에 의해 턴-온될 때, 제4 전원 라인을 통해 공급받은 제1 게이트 오프 전압을 상기 스캔 신호의 게이트 오프 레벨로 출력할 수 있다.
상기 제1 제어부는 상기 블록 신호에 의해 제어되어 상기 클럭 신호를 출력하는 제1 트랜지스터, 상기 그룹 신호에 의해 제어되어 상기 제1 트랜지스터를 상기 제1 노드와 연결하는 제2 트랜지스터, 및 제3 전원 라인을 통해 공급받은 제3 게이트 온 전압에 의해 제어되어 제2 게이트 오프 전압이 공급되는 제5 전원 라인을 상기 제1 노드에 연결하는 제3 트랜지스터를 구비할 수 있다.
상기 제1 제어부는 상기 블록 신호 및 상기 그룹 신호가 모두 게이트 온 레벨일 때, 상기 제1 및 제2 트랜지스터를 통해 상기 클럭 신호를 상기 제1 노드로 출력하고, 상기 클럭 신호, 상기 블록 신호 및 상기 그룹 신호 중 적어도 하나가 게이트 오프 레벨일 때, 제3 트랜지스터를 통해 상기 제2 게이트 오프 전압을 상기 제1 노드로 출력할 수 있다.
상기 제2 제어부는 제3 전원 라인을 통해 공급받은 제3 게이트 온 전압에 의해 제어되어 제2 게이트 온 전압이 공급되는 제2 전원 라인을 상기 제2 노드에 연결하는 제4 트랜지스터, 상기 제2 노드와 제2 게이트 오프 전압이 공급되는 제5 전원 라인 사이에 직렬 연결되고, 상기 클럭 신호, 상기 블록 신호 및 상기 그룹 신호에 의해 각각 제어되는 제5, 제6, 제7 트랜지스터를 포함할 수 있다.
상기 제2 제어부는 상기 블록 신호 및 상기 그룹 신호가 모두 게이트 온 레벨일 때, 상기 제5 내지 제7 트랜지스터를 통해 상기 제2 게이트 오프 전압을 상기 제2 노드로 출력하고, 상기 클럭 신호, 상기 블록 신호 및 상기 그룹 신호 중 적어도 하나가 게이트 오프 레벨일 때, 제4 트랜지스터를 통해 상기 제2 게이트 온 전압을 상기 제2 노드로 출력할 수 있다.
상기 제2 게이트 오프 전압은 상기 제2 게이트 오프 전압보다 낮고, 상기 제2 게이트 온 전압은 상기 제1 게이트 온 전압보다 높고, 상기 제3 게이트 온 전압보다 낮을 수 있다.
상기 복수의 스테이지는 z개(z는 2이상의 정수)의 그룹 신호가 개별적으로 공급되는 z개의 그룹을 포함하고, 상기 z개의 그룹 각각은 y개(y는 2이상의 정수)의 블록 신호가 개별적으로 공급되는 y개의 블록을 포함하고, 상기 y개의 블록 각각은 x개(x는 2이상의 정수)의 클럭 신호가 개별적으로 공급되는 x개의 스테이지를 포함하여, n(=x×y×z)개의 스테이지를 포함할 수 있다.
상기 x개의 클럭 신호 각각은, 제1 기간의 게이트 온 레벨 구간과, 제2 기간의 게이트 오프 레벨 구간을 포함하는 제1 주기를 갖고, 제1 기간의 게이트 온 레벨 구간이 순차적으로 위상 지연되는 형태로 공급될 수 있다.
상기 y개의 블록 신호 각각은, 제3 기간의 게이트 온 레벨 구간과, 제4 기간의 게이트 오프 레벨 구간을 포함하는 제2 주기를 갖고, 제3 기간의 게이트 온 레벨 구간이 순차적으로 위상 지연되는 형태로 공급되고, 상기 제3 기간은 상기 x개 클럭 신호들의 제1 기간들과 오버랩하는 시간 이상으로 설정될 수 있다.
상기 z개의 그룹 신호 각각은, 제5 기간의 게이트 온 레벨 구간과, 제6 기간의 게이트 오프 레벨 구간을 포함하는 제3 주기를 갖고, 제5 기간의 게이트 온 레벨 구간이 순차적으로 위상 지연되는 형태로 공급되고, 상기 제5 기간은 상기 y개 블럭 신호들의 제3 기간들과 오버랩하는 시간 이상으로 설정될 수 있다.
상술한 본 명세서의 다양한 예에 설명된 특징, 구조, 효과 등은 본 명세서의 적어도 하나의 예에 포함되며, 반드시 하나의 예에만 한정되는 것은 아니다. 나아가, 본 명세서의 적어도 하나의 예에서 예시된 특징, 구조, 효과 등은 본 명세서의 기술 사상이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 명세서의 기술 범위 또는 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 설명한 본 명세서는 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 명세서의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 명세서의 범위는 후술하는 청구범위에 의하여 나타내어지며, 청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 명세서의 범위에 포함되는 것으로 해석되어야 한다.
100: 디스플레이 패널 200, 200L, 200R: 게이트 드라이버
300: 데이터 드라이버 400: 타이밍 컨트롤러
500: 전원 관리 회로 600, 600L, 600R: 레벨 쉬프터
700: 감마 전압 생성부 310: 데이터 IC
320: 회로 필름 330: COF
410: 제어 PCB 420L, 420R: FFC
800L, 800R: 소스 PCB

Claims (12)

  1. 복수의 그룹 신호와, 복수의 블록 신호와, 복수의 클럭 신호를 조합하여 복수의 게이트 라인을 개별적으로 구동하는 복수의 스테이지를 포함하고,
    독립적으로 구동되는 상기 복수의 스테이지는 각각은,
    제1 노드의 제어에 의해 스캔 신호의 게이트 온 레벨을 생성하여 출력하는 풀-업 트랜지스터와, 제2 노드의 제어에 의해 상기 스캔 신호의 게이트 오프 레벨을 생성하여 출력하는 풀-다운 트랜지스터를 포함하는 출력 버퍼;
    상기 복수의 그룹 신호 중 그룹 라인을 통해 공급받은 그룹 신호와, 상기 복수의 블록 신호 중 블록 라인을 통해 공급받은 블록 신호와, 상기 복수의 클럭 신호 중 클럭 라인을 통해 공급받은 클럭 신호를 조합하여 상기 제1 노드를 제어하는 제1 제어부; 및
    상기 그룹 신호, 상기 블록 신호, 상기 클럭 신호를 조합하여 상기 제2 노드를 상기 제1 노드와 상반되게 제어하는 제2 제어부를 포함하는 게이트 드라이버.
  2. 청구항 1에 있어서,
    상기 제1 제어부는
    상기 클럭 신호, 상기 블록 신호, 및 상기 그룹신호가 모두 게이트 온 레벨일 때, 상기 제1 노드를 활성화시켜서 상기 풀업 트랜지스터를 턴-온시키고,
    상기 클럭 신호, 상기 블록 신호, 및 상기 그룹신호 중 적어도 어느 하나가 게이트 오프 레벨일 때, 상기 제1 노드를 비활성화시켜서 상기 풀업 트랜지스터를 턴-오프시키는 게이트 드라이버.
  3. 청구항 1에 있어서,
    상기 제2 제어부는
    상기 클럭 신호, 상기 블록 신호, 및 상기 그룹신호가 모두 게이트 온 레벨일 때, 상기 제2 노드를 비활성화시켜서 상기 풀다운 트랜지스터를 턴-오프시키고,
    상기 클럭 신호, 상기 블록 신호, 및 상기 그룹신호 중 적어도 어느 하나가 게이트 오프 레벨일 때, 상기 제2 노드를 활성화시켜서 상기 풀다운 트랜지스터를 턴-온시키는 게이트 드라이버.
  4. 청구항 1에 있어서,
    상기 풀업 트랜지스터는 상기 제1 제어부에 의해 턴-온될 때, 제1 전원 라인을 통해 공급받은 제1 게이트 온 전압을 상기 스캔 신호의 게이트 온 레벨로 출력하고,
    상기 풀다운 트랜지스터는 상기 제2 제어부에 의해 턴-온될 때, 제4 전원 라인을 통해 공급받은 제1 게이트 오프 전압을 상기 스캔 신호의 게이트 오프 레벨로 출력하는 게이트 드라이버.
  5. 청구항 1에 있어서,
    상기 제1 제어부는
    상기 블록 신호에 의해 제어되어 상기 클럭 신호를 출력하는 제1 트랜지스터;
    상기 그룹 신호에 의해 제어되어 상기 제1 트랜지스터를 상기 제1 노드와 연결하는 제2 트랜지스터;
    제3 전원 라인을 통해 공급받은 제3 게이트 온 전압에 의해 제어되어 제2 게이트 오프 전압이 공급되는 제5 전원 라인을 상기 제1 노드에 연결하는 제3 트랜지스터를 구비하는 게이트 드라이버.
  6. 청구항 5에 있어서,
    상기 제1 제어부는
    상기 블록 신호 및 상기 그룹 신호가 모두 게이트 온 레벨일 때, 상기 제1 및 제2 트랜지스터를 통해 상기 클럭 신호를 상기 제1 노드로 출력하고,
    상기 클럭 신호, 상기 블록 신호 및 상기 그룹 신호 중 적어도 하나가 게이트 오프 레벨일 때, 제3 트랜지스터를 통해 상기 제2 게이트 오프 전압을 상기 제1 노드로 출력하는 게이트 드라이버.
  7. 청구항 1에 있어서,
    상기 제2 제어부는
    제3 전원 라인을 통해 공급받은 제3 게이트 온 전압에 의해 제어되어 제2 게이트 온 전압이 공급되는 제2 전원 라인을 상기 제2 노드에 연결하는 제4 트랜지스터;
    상기 제2 노드와 제2 게이트 오프 전압이 공급되는 제5 전원 라인 사이에 직렬 연결되고, 상기 클럭 신호, 상기 블록 신호 및 상기 그룹 신호에 의해 각각 제어되는 제5, 제6, 제7 트랜지스터를 포함하는 게이트 드라이버.
  8. 청구항 7에 있어서,
    상기 제2 제어부는
    상기 블록 신호 및 상기 그룹 신호가 모두 게이트 온 레벨일 때, 상기 제5 내지 제7 트랜지스터를 통해 상기 제2 게이트 오프 전압을 상기 제2 노드로 출력하고,
    상기 클럭 신호, 상기 블록 신호 및 상기 그룹 신호 중 적어도 하나가 게이트 오프 레벨일 때, 제4 트랜지스터를 통해 상기 제2 게이트 온 전압을 상기 제2 노드로 출력하는 게이트 드라이버.
  9. 청구항 8에 있어서,
    상기 제2 게이트 오프 전압은 상기 제2 게이트 오프 전압보다 낮고,
    상기 제2 게이트 온 전압은 상기 제1 게이트 온 전압보다 높고, 상기 제3 게이트 온 전압보다 낮은 게이트 드라이버.
  10. 청구항 1에 있어서,
    상기 복수의 스테이지는
    z개(z는 2이상의 정수)의 그룹 신호가 개별적으로 공급되는 z개의 그룹을 포함하고,
    상기 z개의 그룹 각각은 y개(y는 2이상의 정수)의 블록 신호가 개별적으로 공급되는 y개의 블록을 포함하고,
    상기 y개의 블록 각각은 x개(x는 2이상의 정수)의 클럭 신호가 개별적으로 공급되는 x개의 스테이지를 포함하여,
    n(=x×y×z)개의 스테이지를 포함하는 게이트 드라이버.
  11. 청구항 10에 있어서,
    상기 x개의 클럭 신호 각각은, 제1 기간의 게이트 온 레벨 구간과, 제2 기간의 게이트 오프 레벨 구간을 포함하는 제1 주기를 갖고, 제1 기간의 게이트 온 레벨 구간이 순차적으로 위상 지연되는 형태로 공급되고,
    상기 y개의 블록 신호 각각은, 제3 기간의 게이트 온 레벨 구간과, 제4 기간의 게이트 오프 레벨 구간을 포함하는 제2 주기를 갖고, 제3 기간의 게이트 온 레벨 구간이 순차적으로 위상 지연되는 형태로 공급되고, 상기 제3 기간은 상기 x개 클럭 신호들의 제1 기간들과 오버랩하는 시간 이상으로 설정되며,
    상기 z개의 그룹 신호 각각은, 제5 기간의 게이트 온 레벨 구간과, 제6 기간의 게이트 오프 레벨 구간을 포함하는 제3 주기를 갖고, 제5 기간의 게이트 온 레벨 구간이 순차적으로 위상 지연되는 형태로 공급되고, 상기 제5 기간은 상기 y개 블럭 신호들의 제3 기간들과 오버랩하는 시간 이상으로 설정되는 게이트 드라이버.
  12. 디스플레이 패널; 및
    상기 디스플레이 패널에 내장된 청구항 1 내지 11 중 어느 한 청구항에 기재된 게이트 드라이버를 포함하는 디스플레이 장치.
KR1020210168716A 2021-11-30 2021-11-30 게이트 드라이버를 갖는 디스플레이 장치 KR20230081042A (ko)

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