JPWO2016175117A1 - シフトレジスタ - Google Patents

Abstract

シフトレジスタの単位回路１１に、全オン出力時にドレイン端子を介してノードｎ１にオフ電位を与えるトランジスタＴｒ１０を設ける。トランジスタＴｒ１０のゲート端子には、全オン制御信号ＡＯＮを与える。トランジスタＴｒ１０のソース端子には、電源回路から供給されるローレベル電位ＶＳＳではなく、全オン制御時にローレベルになる初期化信号ＩＮＩＴを与える。全オン制御信号ＡＯＮと初期化信号ＩＮＩＴは外部から供給されるので、通常動作時にローレベル電位ＶＳＳにノイズが載る場合でも、トランジスタＴｒ１０はオンせず、ノードｎ１から電荷が抜けない。これにより、電源回路から供給されるオフ電位に載るノイズによるシフトレジスタの誤動作を防止する。

Description

本発明は、シフトレジスタに関し、特に、表示装置の駆動回路などに好適に使用されるシフトレジスタに関する。

アクティブマトリクス型の表示装置は、２次元状に配置された画素回路を行単位で選択し、選択した画素回路に画像データに応じた電圧を書き込むことにより、画像を表示する。画素回路を行単位で選択するためには、走査線駆動回路として、クロック信号に基づき出力信号を順にシフトするシフトレジスタが用いられる。また、点順次駆動を行う表示装置では、データ線駆動回路の内部に同様のシフトレジスタが設けられる。

液晶表示装置などでは、画素回路内のＴＦＴ（Thin Film Transistor）を形成するための製造プロセスを用いて、画素回路の駆動回路を画素回路と一体に形成することがある。この場合には、製造コストを削減するために、シフトレジスタを含む駆動回路をＴＦＴと同じ導電型のトランジスタで形成することが好ましい。

シフトレジスタについては、従来から各種の回路が知られている。例えば、特許文献１には、図３８に示す単位回路９０１を多段接続したシフトレジスタが記載されている。このシフトレジスタは、全オン制御信号ＡＯＮがローレベルで、全オン制御信号の否定信号ＡＯＮＢがハイレベルのときに通常動作を行う。このときトランジスタＱ２１、Ｑ２３、Ｑ２４はオフし、トランジスタＱ２２はオンする。

以下、単位回路９０１の通常動作を説明する。まず入力信号ＩＮがハイレベルに変化すると、トランジスタＱ１がオンし、ノードＮ１の電位は（ＶＤＤ−Ｖｔｈ）（ＶｔｈはＴＦＴの閾値電圧）まで上昇し、ノードＮ１はフローティング状態になり、トランジスタＱ２、Ｑ３１はオンする。このときクロック信号ＣＫはローレベルであるので、出力信号ＯＵＴ１、ＯＵＴ２はローレベルである。また、入力信号ＩＮがハイレベルに変化すると、トランジスタＱ７がオンし、ノードＮ２の電位はローレベルになる。次に入力信号ＩＮがローレベルに変化すると、トランジスタＱ１、Ｑ７はオフする。

次にクロック信号ＣＫがハイレベルに変化すると、出力信号ＯＵＴ１、ＯＵＴ２はハイレベルになる。このとき、コンデンサＣ１やトランジスタＱ２、Ｑ３１の寄生容量を介して、ノードＮ１の電位が突き上げられ、ノードＮ１の電位は（ＶＤＤ＋Ｖｔｈ）よりも高くなる。このため、出力信号ＯＵＴ１、ＯＵＴ２の電位はＶＤＤになる。次にクロック信号ＣＫがローレベルに変化すると、ノードＮ１の電位は（ＶＤＤ−Ｖｔｈ）に戻り、出力信号ＯＵＴ１、ＯＵＴ２はローレベルになる。

次にクロック信号ＣＫＢがハイレベルに変化すると、トランジスタＱ６がオンし、ノードＮ２の電位は（ＶＤＤ−Ｖｔｈ）まで上昇し、ノードＮ２はフローティング状態になる。このため、トランジスタＱ３、Ｑ４、Ｑ３２がオンし、ノードＮ１の電位はローレベルになる。次にクロック信号ＣＫＢがローレベルに変化すると、トランジスタＱ６はオフする。

その後、クロック信号ＣＫＢは、所定の周期でハイレベルとローレベルになる。クロック信号ＣＫＢのハイレベル期間では、トランジスタＱ６がオンし、ノードＮ２にハイレベル電位が印加される。クロック信号ＣＫＢのローレベル期間では、トランジスタＱ６はオフし、ノードＮ２はフローティング状態でハイレベル電位を保持する。

シフトレジスタは、全オン制御信号ＡＯＮがハイレベルで、全オン制御信号の否定信号ＡＯＮＢがローレベルのときに、出力信号ＯＵＴ１をすべてオンレベル（トランジスタがオンするレベル）にする動作（以下、全オン出力という）を行う。このときトランジスタＱ２１、Ｑ２３、Ｑ２４はオンし、トランジスタＱ２２はオフする。このため、ノードＮ２の電位はハイレベルになり、トランジスタＱ４、Ｑ３２はオンし、ノードＮ１の電位はローレベルになり、トランジスタＱ２、Ｑ３１はオフする。また、トランジスタＱ３のゲート電位はローレベルになるので、トランジスタＱ３はオフする。このようにトランジスタＱ２、Ｑ３がオフし、トランジスタＱ２４がオンするので、出力信号ＯＵＴ１はハイレベルになる。一方、トランジスタＱ３１がオフし、トランジスタＱ３２がオンするので、出力信号ＯＵＴ２はローレベルになる。

シフトレジスタを走査線駆動回路として備えた表示装置（後述する図３５を参照）では、シフトレジスタは、例えば、電源オン時や電源オフ時に全オン出力を行う。これにより、すべての走査線を一括して選択し、表示領域内のすべての画素回路に含まれる書き込み制御トランジスタをオンさせて、画素回路に蓄積された電荷をデータ線に放電することができる。また、シフトレジスタが表示パネルの検査時に全オン出力を行うことにより、表示領域内のすべての画素回路に含まれる書き込み制御トランジスタをオンさせて、すべての画素回路に一括して検査用電圧を書き込むことができる。

なお、本願発明に関連して、特許文献２には、シフトレジスタの単位回路に一端を出力トランジスタの制御端子に接続し、制御端子に初期化信号を与えた初期化トランジスタを設け、初期化トランジスタの他端を初期化時にはオフ電位を有し、かつ、オン電位を有するクロック信号が出力されるときにはクロック信号と同じレベルのオン電位を有するノードに接続することが記載されている。

国際公開第２００９／８４２６７号 国際公開第２０１４／１４８１７１号

表示装置では、走査線は、表示領域内でデータ線と交差する。このため、データ線に印加されたデータ電圧が変化すると、交差部を介して走査線上の信号にノイズが載る。走査線駆動回路として機能するシフトレジスタは、複数の走査線の中から選択した１本の走査線にハイレベル電位ＶＤＤを印加し、残りの走査線にローレベル電位ＶＳＳを印加する。このため、表示領域で発生したノイズの大部分は、ローレベル電位ＶＳＳに載る。

単位回路９０１を多段接続したシフトレジスタには、ローレベル電位ＶＳＳに載るノイズによって誤動作する可能性があるという問題がある。このシフトレジスタの通常動作時には、トランジスタＱ２２はオンし、トランジスタＱ２３はオフする。クロック信号ＣＫＢのローレベル期間では、ノードＮ２はフローティング状態でハイレベル電位を保持する。トランジスタＱ２３のゲート端子に与えられる全オン制御信号ＡＯＮは、シフトレジスタの外部に設けられた表示制御回路（電源回路以外の回路）から供給される。このため、全オン制御信号ＡＯＮは、表示領域で発生するノイズの影響を受けない。一方、トランジスタＱ２３のソース端子に印加されるローレベル電位ＶＳＳは、電源回路から供給される。このため、ローレベル電位ＶＳＳにはノイズが載りやすい。

図３９に示すように、電源回路から供給されるローレベル電位ＶＳＳにノイズが載り、ローレベル電位ＶＳＳが一時的に（ＶＳＳ−β）（βはノイズによる電位低下分）まで低下したとき、トランジスタＱ２３のゲート−ソース間電圧はβになる。電圧βがトランジスタの閾値電圧Ｖｔｈを超えると、トランジスタＱ２３はオンし、ノードＮ２に蓄積された電荷が抜け、ノードＮ２の電位は低下する。このため、トランジスタＱ４がオフし、ノードＮ１がフローティング状態になることがある。ノードＮ１がフローティング状態のときにクロック信号ＣＫが変化すると、ノードＮ１の電位にはトランジスタＱ２、Ｑ３１の寄生容量を介してカップリングノイズが発生する。ノードＮ１の電位がノイズによって上昇し、トランジスタＱ２、Ｑ３１がオンすると、シフトレジスタは誤動作する。この問題は、１水平期間を複数の期間に分割し、データ線を複数のグループに分割し、各期間ではグループ内のデータ線を駆動する表示装置において発生することがある。水平期間において同じ走査線を選択したままで、データ線の電圧が複数回変化するからである。また、水平期間を分割せずにデータ線を駆動する表示装置においても、一度に駆動するデータ線の本数が多くなることから、ノイズによる電位変動が大きくなるので、同様にシフトレジスタの誤動作が発生することがある。

また、ノードＮ１、Ｎ２が共にフローティング状態でローレベル電位を保持するので、トランジスタＱ２、Ｑ３、Ｑ３１、Ｑ３２はすべてオフし、出力端子ＯＵＴ１、ＯＵＴ２はフローティング状態になる。出力信号ＯＵＴ１には各種のノイズが載りやすいので、シフトレジスタの後段に接続された回路が誤動作することがある。

また、シフトレジスタの初段の単位回路９０１には、入力信号ＩＮとしてスタート信号が与えられる。トランジスタＱ７のソース端子に印加されるローレベル電位ＶＳＳは、電源回路から供給される。一方、トランジスタＱ７のゲート端子に与えられるスタート信号は、電源回路以外の回路から供給される。このため、トランジスタＱ７についても、トランジスタＱ２３と同様の問題が起こり得る。

近年の表示装置では、高解像度化に伴い、表示領域で発生するノイズが問題となっている。表示領域で発生し、電源回路から供給されるローレベル電位ＶＳＳに載るノイズを小さくする方法として、電源配線を太くして低抵抗化する方法がある。しかしながら、ノイズ対策を行いながら、表示領域の周囲にある額縁部分を狭くすることも要求されるので、電源配線を十分に太くすることができない場合が多い。

それ故に、本発明は、電源回路から供給されるオフ電位に載るノイズによる誤動作を防止したシフトレジスタを提供することを目的とする。

本発明の第１の局面は、複数の単位回路を多段接続した構成を有し、外部から供給されたクロック信号および制御信号に従い動作するシフトレジスタであって、
前記単位回路は、
前記クロック信号を入力するためのクロック端子に接続された第１導通端子と、前記クロック信号を出力するための出力端子に接続された第２導通端子と、第１ノードに接続された制御端子とを有する出力トランジスタと、
前記出力端子に接続された第１導通端子と、オフ電位が印加された第２導通端子と、第２ノードに接続された制御端子とを有する出力リセットトランジスタと、
前記第１および第２ノードの電位を制御するノード制御部とを備え、
前記ノード制御部は、前記第１および第２ノードの少なくとも一方に対応して設けられ、対応するノードの電位を第１導通端子を介して制御する制御トランジスタを含み、
前記制御トランジスタは、前記制御信号のうち少なくとも通常動作時にオフレベルになる第１制御信号が与えられた制御端子と、前記制御信号のうち前記第１制御信号がオンレベルのときにオフレベルになる第２制御信号が与えられた第２導通端子とを有することを特徴とする。

本発明の第２の局面は、本発明の第１の局面において、
前記第１制御信号は、全オン出力時にオンレベルになる全オン制御信号であり、
前記第２制御信号は、初期化時にオンレベルになる初期化信号、前記全オン制御信号の否定信号、および、シフト開始時にオンレベルになるスタート信号のいずれかであることを特徴とする。

本発明の第３の局面は、本発明の第２の局面において、
前記ノード制御部は、前記制御トランジスタとして、前記第１ノードに対応して設けられ、前記第１ノードの電位を第１導通端子を介して制御する第１制御トランジスタと、前記第２ノードに対応して設けられ、前記第２ノードの電位を第１導通端子を介して制御する第２制御トランジスタとを含むことを特徴とする。

本発明の第４の局面は、本発明の第１の局面において、
前記制御トランジスタは、前記第１ノードに対応して設けられ、
前記第１制御信号は、初期化時にオンレベルになる初期化信号であり、
前記第２制御信号は、全オン出力時にオンレベルになる全オン制御信号、シフト開始時にオンレベルになるスタート信号、および、前記初期化信号の否定信号のいずれかであることを特徴とする。

本発明の第５の局面は、本発明の第１の局面において、
前記制御トランジスタは、前記第２ノードに対応して設けられ、
前記第１制御信号は、全オン出力時にオンレベルになる全オン制御信号であり、
前記第２制御信号は、シフト開始時にオンレベルになるスタート信号、および、前記全オン制御信号の否定信号のいずれかであることを特徴とする。

本発明の第６の局面は、本発明の第１の局面において、
前記ノード制御部は、
前記単位回路の入力信号に応じて前記第１ノードの電位をオンレベルに制御する第１トランジスタと、
前記第２ノードの電位に応じて前記第１ノードの電位をオフレベルに制御する第２トランジスタと、
前記入力信号に応じて前記第２ノードの電位をオフレベルに制御する第３トランジスタと、
前記単位回路の第２クロック信号に応じて前記第２ノードの電位をオンレベルに制御する第４トランジスタとをさらに含むことを特徴とする。

本発明の第７の局面は、本発明の第６の局面において、
前記ノード制御部は、
初期化時にオンレベルになる初期化信号に応じて前記第２ノードの電位をオンレベルに制御する第５トランジスタと、
前記第２ノードに接続された第１導通端子と、オフ電位が印加された第２導通端子と、前記出力端子に接続された制御端子とを有するトランジスタとをさらに含み、
前記単位回路は、全オン出力時にオンレベルになる全オン制御信号に応じて前記出力端子の電位をオンレベルに制御するトランジスタをさらに備えることを特徴とする。

本発明の第８の局面は、本発明の第７の局面において、
前記第１トランジスタは、前記入力信号に応じて前記第１ノードに前記全オン制御信号の否定信号を与えることを特徴とする。

本発明の第９の局面は、本発明の第７の局面において、
前記ノード制御部は、
前記全オン制御信号の否定信号に応じて前記第１トランジスタにオン電位を供給するトランジスタと、
前記第２ノードに接続された導通端子と、第３ノードに接続された導通端子と、前記全オン制御信号の否定信号が与えられた制御端子とを有するトランジスタと、
前記全オン制御信号に応じて前記第２ノードの電位をオフレベルに制御するトランジスタとをさらに含み、
前記第２トランジスタの制御端子、前記第４トランジスタの第２導通端子、および、前記第５トランジスタの第２導通端子は、前記第３ノードに接続されることを特徴とする。

本発明の第１０の局面は、本発明の第６の局面において、
初段の前記単位回路では、前記第３トランジスタの第２導通端子に前記第２制御信号が与えられることを特徴とする。

本発明の第１１の局面は、本発明の第６の局面において、
前記ノード制御部は、前記第１ノードに接続された導通端子と、前記第１および第２トランジスタの一方の導通端子に接続された導通端子と、オン電位が固定的に印加された制御端子とを有するトランジスタをさらに含むことを特徴とする。

本発明の第１２の局面は、本発明の第６の局面において、
前記第１および第２トランジスタの一方の導通端子は、前記第１ノードに接続されることを特徴とする。

本発明の第１３の局面は、本発明の第１の局面において、
前記単位回路は、前記出力トランジスタ、および、前記出力リセットトランジスタを複数個ずつ備えることを特徴とする。

本発明の第１４の局面は、複数の単位回路を多段接続した構成を有し、外部から供給されたクロック信号および制御信号に従い動作するシフトレジスタであって、
前記単位回路は、
前記クロック信号を入力するためのクロック端子に接続された第１導通端子と、前記クロック信号を出力するための出力端子に接続された第２導通端子と、第１ノードに接続された制御端子とを有する出力トランジスタと、
前記出力端子に接続された第１導通端子と、オフ電位が印加された第２導通端子と、第２クロック信号が与えられた制御端子とを有する出力リセットトランジスタと、
前記第１ノードの電位を制御するノード制御部とを備え、
前記ノード制御部は、前記第１ノードの電位を第１導通端子を介して制御する制御トランジスタを含み、
前記制御トランジスタは、前記制御信号のうち少なくとも通常動作時にオフレベルになる第１制御信号が与えられた制御端子と、前記制御信号のうち前記第１制御信号がオンレベルのときにオフレベルになる第２制御信号が与えられた第２導通端子とを有することを特徴とする。

本発明の第１５の局面は、本発明の第１４の局面において、
前記第１制御信号は、全オン出力時にオンレベルになる全オン制御信号であり、
前記第２制御信号は、初期化時にオンレベルになる初期化信号、前記全オン制御信号の否定信号、および、シフト開始時にオンレベルになるスタート信号のいずれかであることを特徴とする。

本発明の第１６の局面は、本発明の第１４の局面において、
前記第１制御信号は、初期化時にオンレベルになる初期化信号であり、
前記第２制御信号は、全オン出力時にオンレベルになる全オン制御信号、シフト開始時にオンレベルになるスタート信号、および、前記初期化信号の否定信号のいずれかであることを特徴とする。

本発明の第１７の局面は、本発明の第１４の局面において、
前記ノード制御部は、
前記単位回路の入力信号に応じて前記第１ノードの電位をオンレベルに制御する第１トランジスタと、
前記第２クロック信号に応じて前記第１ノードの電位をオフレベルに制御する第２トランジスタとをさらに含むことを特徴とする。

本発明の第１８の局面は、本発明の第１７の局面において、
前記単位回路は、
全オン出力時にオンレベルになる全オン制御信号に応じて前記出力端子の電位をオンレベルに制御するトランジスタと、
初期化時にオンレベルになる初期化信号に応じて前記出力端子の電位をオフレベルに制御するトランジスタとをさらに備え、
前記ノード制御部は、前記全オン制御信号の否定信号に応じて前記第１トランジスタの第１導通端子に前記入力信号を与えるトランジスタをさらに含むことを特徴とする。

本発明の第１９の局面は、回路であって、
第１〜第１８のいずれかの発明に係るシフトレジスタと、
前記シフトレジスタに供給される制御信号を生成する制御信号生成回路とを備え、
前記制御信号生成回路は、
ノードにオン電位を印加するセットトランジスタと、
前記ノードに接続された第１導通端子と、少なくとも通常動作時にオフレベルになる第１制御信号が外部から与えられた制御端子と、前記第１制御信号がオンレベルのときにオフレベルになる第２制御信号が外部から与えられた第２導通端子とを有するリセットトランジスタとを含むことを特徴とする。

本発明の第２０の局面は、表示装置であって、
互いに平行に配置された複数の走査線と、
前記走査線と直交するように互いに平行に配置された複数のデータ線と、
前記走査線および前記データ線の交点に対応して配置された複数の画素回路と、
前記走査線を駆動する走査線駆動回路として、第１〜第１８のいずれかの発明に係るシフトレジスタとを備える。

本発明の第１の局面によれば、制御トランジスタを設けることにより、第１制御信号がオンレベルのときにノードの電位をオフレベルに制御することができる。また、制御トランジスタの制御端子と第２導通端子に外部から供給された制御信号を与えることにより、電源回路から供給される電位に載るノイズによるノードからの電荷抜けを防止し、シフトレジスタの誤動作を防止することができる。

本発明の第２の局面によれば、全オン出力時にノードの電位をオフレベルに制御することができる。また、制御トランジスタの制御端子と第２導通端子に外部から供給された制御信号を与えることにより、電源回路から供給される電位に載るノイズによるノードからの電荷抜けを防止し、シフトレジスタの誤動作を防止することができる。

本発明の第３の局面によれば、全オン出力時に第１および第２ノードの電位をオフレベルに制御することができる。また、第１および第２制御トランジスタの制御端子と第２導通端子に外部から供給された制御信号を与えることにより、電源回路から供給される電位に載るノイズによる第１および第２ノードからの電荷抜けを防止し、シフトレジスタの誤動作を防止することができる。

本発明の第４または第１６の局面によれば、初期化時に第１ノードの電位をオフレベルに制御することができる。また、制御トランジスタの制御端子と第２導通端子に外部から供給された制御信号を与えることにより、電源回路から供給される電位に載るノイズによる第１ノードからの電荷抜けを防止し、シフトレジスタの誤動作を防止することができる。

本発明の第５の局面によれば、全オン出力時に第２ノードの電位をオフレベルに制御することができる。また、制御トランジスタの制御端子と第２導通端子に外部から供給された制御信号を与えることにより、電源回路から供給される電位に載るノイズによる第２ノードからの電荷抜けを防止し、シフトレジスタの誤動作を防止することができる。

本発明の第６の局面によれば、入力信号と第２クロック信号に基づき、単位回路の状態を第１ノードの電位がオンレベルで第２ノードの電位がオフレベルである状態と、その逆の状態とに切り替えることができる。

本発明の第７の局面によれば、初期化時に第２ノードの電位をオンレベルに制御し、出力端子の電位がオンレベルのときに第２ノードの電位を安定化させ、全オン出力時に出力端子の電位をオンレベルに制御することができる。

本発明の第８の局面によれば、通常動作時に全オン制御信号の否定信号はオンレベルになるので、これを用いて第１ノードの電位をオンレベルに制御することができる。

本発明の第９の局面によれば、通常動作時には、第２ノードと第３ノードは電気的に接続され、第１トランジスタは入力信号に応じて第１ノードの電位をオンレベルに制御する。全オン出力時には、第３ノードの電位はオンレベル、第１および第２ノードの電位はオフレベルになり、出力トランジスタはオフし、出力端子の電位はオンレベルになる。このようにしてシフトレジスタは、通常動作と全オン出力を選択的に行うことができる。

本発明の第１０の局面によれば、初段の単位回路の第３トランジスタの第２導通端子に外部から供給された制御信号を与えることにより、電源回路から供給される電位に載るノイズによる初段の単位回路内の第２ノードからの電荷抜けを防止し、シフトレジスタの誤動作を防止することができる。

本発明の第１１の局面によれば、第１および第２トランジスタを用いて第１ノードの電位を制御すると共に、第１ノードに接続されるトランジスタの端子間に高電圧が印加されることを防止することができる。

本発明の第１２の局面によれば、第１および第２トランジスタを用いて第１ノードの電位を直接制御することができる。

本発明の第１３の局面によれば、１個の単位回路から複数の信号を出力することにより、シフトレジスタの回路量を削減することができる。

本発明の第１４の局面によれば、制御トランジスタを設けることにより、第１制御信号がオンレベルのときに第１ノードの電位をオフレベルに制御することができる。また、制御トランジスタの制御端子と第２導通端子に外部から供給された制御信号を与えることにより、電源回路から供給される電位に載るノイズによる第１ノードからの電荷抜けを防止し、シフトレジスタの誤動作を防止することができる。

本発明の第１５の局面によれば、全オン出力時に第１ノードの電位をオフレベルに制御することができる。また、制御トランジスタの制御端子と第２導通端子に外部から供給された制御信号を与えることにより、電源回路から供給される電位に載るノイズによる第１ノードからの電荷抜けを防止し、シフトレジスタの誤動作を防止することができる。

本発明の第１７の局面によれば、入力信号と第２クロック信号に基づき、単位回路の状態を第１ノードの電位がオンレベルである状態と、第１ノードの電位がオフレベルである状態とに切り替えることができる。

本発明の第１８の局面によれば、初期化時に出力端子の電位をオフレベルに制御し、全オン制御時に出力端子の電位をオンレベルに制御し、通常動作時に第１トランジスタの第１導通端子に入力信号を与えることができる。

本発明の第１９の局面によれば、リセットトランジスタの制御端子と第２導通端子に外部から供給された制御信号を与えることにより、電源回路から供給される電位に載るノイズによるノードからの電荷抜けを防止することができる。これにより、制御信号生成回路の誤動作を防止し、シフトレジスタの誤動作を防止することができる。

本発明の第２０の局面によれば、電源回路から供給される電位に載るノイズによる誤動作を防止したシフトレジスタを用いて、信頼性の高い表示装置を構成することができる。

本発明の第１の実施形態に係るシフトレジスタの構成を示すブロック図である。 図１に示すシフトレジスタの単位回路の回路図である。 図１に示すシフトレジスタのタイミングチャートである。 比較例に係るシフトレジスタの単位回路の回路図である。 第１の実施形態の第１変形例に係るシフトレジスタの単位回路の回路図である。 第１の実施形態の第２変形例に係るシフトレジスタの単位回路の回路図である。 第１の実施形態の第３変形例に係るシフトレジスタの単位回路の回路図である。 第１の実施形態の第４変形例に係るシフトレジスタの単位回路の回路図である。 本発明の第２の実施形態に係るシフトレジスタの単位回路の回路図である。 本発明の第３の実施形態に係るシフトレジスタの構成を示すブロック図である。 図１０に示すシフトレジスタの単位回路の回路図である。 本発明の第４の実施形態に係るシフトレジスタの単位回路の回路図である。 本発明の第５の実施形態に係るシフトレジスタの構成を示すブロック図である。 図１３に示すシフトレジスタの他の構成を示すブロック図である。 図１３および図１４に示すシフトレジスタの初段の単位回路の回路図である。 本発明の第６の実施形態に係るシフトレジスタおよび初期化信号生成回路の構成を示すブロック図である。 図１６に示すシフトレジスタの単位回路の回路図である。 図１６に示すシフトレジスタのタイミングチャートである。 図１６に示す初期化信号生成回路の回路図である。 図１６に示すシフトレジスタの電源オン時のタイミングチャートである。 比較例に係る初期化信号生成回路の回路図である。 本発明の第７の実施形態に係るシフトレジスタの単位回路の回路図である。 本発明の第８の実施形態の第１例に係るシフトレジスタの構成を示すブロック図である。 図２３に示すシフトレジスタの単位回路の回路図である。 図２３に示すシフトレジスタのタイミングチャートである。 第８の実施形態の第２例に係るシフトレジスタの構成を示すブロック図である。 図２６に示すシフトレジスタの単位回路の回路図である。 図２６に示すシフトレジスタのタイミングチャートである。 第８の実施形態の第３例に係るシフトレジスタの構成を示すブロック図である。 図２９に示すシフトレジスタのタイミングチャートである。 第８の実施形態の第４例に係るシフトレジスタの構成を示すブロック図である。 図３１に示すシフトレジスタのタイミングチャートである。 本発明の第９の実施形態に係るシフトレジスタの単位回路の回路図である。 第９の実施形態に係るシフトレジスタのタイミングチャートである。 本発明の第１０の実施形態に係る液晶表示装置の構成を示すブロック図である。 第１０の実施形態に係る液晶表示装置の他の構成を示すブロック図である。 図３６に示す液晶表示装置が２倍パルス駆動を行う場合のタイミングチャートである。 従来のシフトレジスタの単位回路の回路図である。 従来のシフトレジスタにおけるノード電位の低下を示す図である。

以下、図面を参照して、本発明の実施形態に係るシフトレジスタについて説明する。以下の説明では、トランジスタの導通端子がソース端子にもドレイン端子にもなる場合には、一方の導通端子を固定的にソース端子と呼び、他方の導通端子を固定的にドレイン端子と呼ぶ。また、ある端子経由で入力または出力される信号を当該端子と同じ名称で呼ぶ（例えば、クロック端子ＣＫＡ経由で入力される信号をクロック信号ＣＫＡという）。また、ゲート端子に与えたときにトランジスタがオンする電位をオン電位、トランジスタがオフする電位をオフ電位という。例えば、Ｎチャネル型トランジスタについては、ハイレベル電位がオン電位、ローレベル電位がオフ電位である。また、トランジスタの閾値電圧をＶｔｈ、ハイレベル電位をＶＤＤ、ローレベル電位をＶＳＳとする。

（第１の実施形態）
図１は、本発明の第１の実施形態に係るシフトレジスタの構成を示すブロック図である。図１に示すシフトレジスタ１０は、ｎ個（ｎは２以上の整数）の単位回路１１を多段接続した構成を有する。単位回路１１は、入力端子ＩＮ、クロック端子ＣＫＡ、ＣＫＢ、初期化端子ＩＮＩＴ、全オン制御端子ＡＯＮ、ＡＯＮＢ、および、出力端子ＯＵＴを有する。シフトレジスタ１０には外部から、スタート信号ＳＴ、２相のクロック信号ＣＫ１、ＣＫ２、初期化信号ＩＮＩＴ、全オン制御信号ＡＯＮ、および、全オン制御信号の否定信号ＡＯＮＢ（以下、否定信号ＡＯＮＢと略称する）が供給される。以下、ｉ段目（ｉは１以上ｎ以下の整数）の単位回路をＳＲｉともいう。

スタート信号ＳＴは、初段の単位回路１１の入力端子ＩＮに与えられる。クロック信号ＣＫ１は、奇数段目の単位回路１１のクロック端子ＣＫＡと、偶数段目の単位回路１１のクロック端子ＣＫＢとに与えられる。クロック信号ＣＫ２は、奇数段目の単位回路１１のクロック端子ＣＫＢと、偶数段目の単位回路１１のクロック端子ＣＫＡとに与えられる。初期化信号ＩＮＩＴ、全オン制御信号ＡＯＮ、および、否定信号ＡＯＮＢは、ｎ個の単位回路１１の初期化端子ＩＮＩＴ、および、全オン制御端子ＡＯＮ、ＡＯＮＢにそれぞれ与えられる。単位回路１１の出力信号ＯＵＴは、出力信号Ｏ１〜Ｏｎとして外部に出力されると共に、次段の単位回路１１の入力端子ＩＮに与えられる。ｎ個の単位回路１１には、電源回路（図示せず）からハイレベル電位ＶＤＤとローレベル電位ＶＳＳが供給される。

シフトレジスタ１０には、電源回路からハイレベル電位ＶＤＤとローレベル電位ＶＳＳが供給され、外部から（例えば、外部に設けられた表示制御回路から）クロック信号と制御信号が供給される。ここで、外部から供給される制御信号とは、スタート信号ＳＴ、初期化信号ＩＮＩＴ、全オン制御信号ＡＯＮ、および、これらの信号の否定信号などを意味する。外部から供給される制御信号には、クロック信号および電源回路から供給される電位は含まれない。

図２は、単位回路１１の回路図である。単位回路１１は、１２個のＮチャネル型トランジスタＴｒ１〜Ｔｒ８、Ｔｒ１０〜Ｔｒ１３、コンデンサＣ１、および、抵抗Ｒ１を含んでいる。トランジスタＴｒ１のドレイン端子は、クロック端子ＣＫＡに接続される。トランジスタＴｒ１のソース端子は、トランジスタＴｒ２のドレイン端子、トランジスタＴｒ８のゲート端子、トランジスタＴｒ１２のソース端子、および、出力端子ＯＵＴに接続される。トランジスタＴｒ１のゲート端子は、トランジスタＴｒ１３の一方の導通端子（図２では右側の端子）に接続される。トランジスタＴｒ１３の他方の導通端子は、トランジスタＴｒ３のソース端子、および、トランジスタＴｒ４、Ｔｒ１０のドレイン端子に接続される。トランジスタＴｒ２のゲート端子は、トランジスタＴｒ４のゲート端子、トランジスタＴｒ５、Ｔｒ８、Ｔｒ１１のドレイン端子、トランジスタＴｒ７のソース端子、および、抵抗Ｒ１の一端（図２では下端）に接続される。トランジスタＴｒ３のドレイン端子は全オン制御端子ＡＯＮＢに接続され、トランジスタＴｒ３、Ｔｒ５のゲート端子は入力端子ＩＮに接続される。トランジスタＴｒ６のゲート端子はクロック端子ＣＫＢに接続され、トランジスタＴｒ６のソース端子は抵抗Ｒ１の他端に接続される。トランジスタＴｒ７のドレイン端子とゲート端子は、初期化端子ＩＮＩＴに接続される。トランジスタＴｒ１０〜Ｔｒ１２のゲート端子は全オン制御端子ＡＯＮに接続され、トランジスタＴｒ１０、Ｔｒ１１のソース端子は初期化端子ＩＮＩＴに接続される。トランジスタＴｒ６、Ｔｒ１２のドレイン端子、および、トランジスタＴｒ１３のゲート端子には、ハイレベル電位ＶＤＤが固定的に印加される。トランジスタＴｒ２、Ｔｒ４、Ｔｒ５、Ｔｒ８のソース端子には、ローレベル電位ＶＳＳが固定的に印加される。コンデンサＣ１は、トランジスタＴｒ１のゲート端子とソース端子の間に設けられ、ブートストラップ容量として機能する。以下、トランジスタＴｒ１のゲート端子が接続されたノードをｎ１、トランジスタＴｒ２のゲート端子が接続されたノードをｎ２、トランジスタＴｒ３のソース端子が接続されたノードをｎ３という。

単位回路１１において、トランジスタＴｒ３〜Ｔｒ８、Ｔｒ１０、Ｔｒ１１、Ｔｒ１３、および、抵抗Ｒ１は、ノードｎ１、ｎ２の電位を制御するノード制御部として機能する。トランジスタＴｒ１は、クロック端子ＣＫＡに接続されたドレイン端子と、出力端子ＯＵＴに接続されたソース端子と、ノードｎ１に接続されたゲート端子とを有し、出力トランジスタとして機能する。トランジスタＴｒ２は、出力端子ＯＵＴに接続されたドレイン端子と、オフ電位（ローレベル電位ＶＳＳ）が印加されたソース端子と、ノードｎ２に接続されたゲート端子とを有し、出力リセットトランジスタとして機能する。

トランジスタＴｒ３は、入力信号ＩＮに応じてノードｎ３にオン電位（ハイレベル電位ＶＤＤ）を印加することにより、ノードｎ１の電位をオンレベルに制御する第１トランジスタとして機能する。トランジスタＴｒ４は、ノードｎ２の電位に応じてノードｎ１の電位をオフレベルに制御する第２トランジスタとして機能する。トランジスタＴｒ５は、入力信号ＩＮに応じてノードｎ２の電位をオフレベルに制御する第３トランジスタとして機能する。トランジスタＴｒ６は、クロック信号ＣＫＢに応じてノードｎ２の電位をオンレベルに制御する第４トランジスタとして機能する。トランジスタＴｒ７は、初期化信号ＩＮＩＴに応じてノードｎ２の電位をオンレベルに制御する第５トランジスタとして機能する。トランジスタＴｒ１３は、ノードｎ１に接続された導通端子と、トランジスタＴｒ３のソース端子およびトランジスタＴｒ４のドレイン端子に接続された導通端子と、オン電位が固定的に印加されたゲート端子とを有する。

トランジスタＴｒ８は、ノードｎ２に接続されたドレイン端子と、オフ電位が印加されたソース端子と、出力端子ＯＵＴに接続されたゲート端子とを有する。トランジスタＴｒ１２は、全オン制御信号ＡＯＮに応じて出力端子ＯＵＴの電位をオンレベルに制御する。トランジスタＴｒ１０は、ノードｎ１に対応して設けられ、全オン制御信号ＡＯＮに応じてノードｎ３に初期化信号ＩＮＩＴを与えることにより、ノードｎ１の電位を第１導通端子を介して制御する。トランジスタＴｒ１１は、ノードｎ２に対応して設けられ、全オン制御信号ＡＯＮに応じてノードｎ２に初期化信号ＩＮＩＴを与えることにより、ノードｎ２の電位を第１導通端子を介して制御する。トランジスタＴｒ１０、Ｔｒ１１は、それぞれ、第１および第２制御トランジスタとして機能する。

シフトレジスタ１０は、外部から供給された制御信号に従い動作する。より詳細には、シフトレジスタ１０は、初期化信号ＩＮＩＴがハイレベルのときには初期化を行い、初期化信号ＩＮＩＴと全オン制御信号ＡＯＮがローレベルのときには通常動作を行い、全オン制御信号ＡＯＮがハイレベルのときには全オン出力（すべての出力信号Ｏ１〜Ｏｎをオンレベル（ここではハイレベル）にする動作）を行う。なお、初期化信号ＩＮＩＴと全オン制御信号ＡＯＮが共にハイレベルになることはない。

図３は、シフトレジスタ１０のタイミングチャートである。通常動作時には、初期化信号ＩＮＩＴと全オン制御信号ＡＯＮはローレベルであるので、トランジスタＴｒ７、Ｔｒ１０〜Ｔｒ１２はオフする。このため、これらのトランジスタは、シフトレジスタ１０の通常動作に影響を与えない。トランジスタＴｒ３のドレイン端子には、ハイレベルの否定信号ＡＯＮＢが与えられる。

通常動作時には、クロック信号ＣＫ１は、所定の周期でハイレベルとローレベルになる。クロック信号ＣＫ１のハイレベル期間は、１／２周期よりも短い。クロック信号ＣＫ２は、クロック信号ＣＫ１を１／２周期遅延させた信号である。スタート信号ＳＴは、期間ｔ０内のクロック信号ＣＫ２のハイレベル期間でハイレベルになる。

以下、初段の単位回路ＳＲ１の通常動作を説明する。単位回路ＳＲ１では、スタート信号ＳＴが入力信号ＩＮ、クロック信号ＣＫ１がクロック信号ＣＫＡ、クロック信号ＣＫ２がクロック信号ＣＫＢである。

期間ｔ０において、入力信号ＩＮはハイレベルに変化する。このため、トランジスタＴｒ３はオンする。否定信号ＡＯＮＢはハイレベルであるので、トランジスタＴｒ３がオンすると、ノードｎ３の電位は（ＶＤＤ−Ｖｔｈ）まで上昇する。トランジスタＴｒ１３のゲート端子にはハイレベル電位ＶＤＤが印加されるので、ノードｎ１とノードｎ３は電気的に接続される。このため、ノードｎ１の電位も（ＶＤＤ−Ｖｔｈ）まで上昇する。ノードｎ１の電位が（ＶＤＤ−Ｖｔｈ）になると、トランジスタＴｒ１３はオフし、ノードｎ１、ｎ３はフローティング状態になる。途中でノードｎ１の電位がトランジスタのオンレベルを超えると、トランジスタＴｒ１はオンする。このときクロック信号ＣＫＡはローレベルであるので、出力信号ＯＵＴはローレベルのままである。

また、入力信号ＩＮがハイレベルに変化すると、トランジスタＴｒ５はオンする。このときクロック信号ＣＫＢはハイレベルであるので、トランジスタＴｒ６もオンする。トランジスタＴｒ６のソース端子とノードｎ２との間には抵抗Ｒ１が設けられているので、トランジスタＴｒ５、Ｔｒ６がオンすると、ノードｎ２の電位はローレベル電位ＶＳＳに近い電位（トランジスタのオフ電位）になる。このため、トランジスタＴｒ２、Ｔｒ４はオフする。期間ｔ０の後半部で、入力信号ＩＮはローレベルに変化する。このため、トランジスタＴｒ３、Ｔｒ５はオフする。これ以降、ノードｎ１、ｎ３はフローティング状態でハイレベル電位を保持する。

期間ｔ１では、クロック信号ＣＫＡはハイレベルに変化する。このときトランジスタＴｒ１はオン状態であるので、出力端子ＯＵＴの電位は上昇し、出力信号ＯＵＴはハイレベルになる。これに伴い、コンデンサＣ１やトランジスタＴｒ１の寄生容量を介して、フローティング状態であるノードｎ１の電位が突き上げられ、ノードｎ１の電位は（ＶＤＤ−Ｖｔｈ＋α）（αは突き上げ電圧）まで上昇する（ブートストラップ動作）。ノードｎ１の電位が（ＶＤＤ＋Ｖｔｈ）より高くなるので、出力端子ＯＵＴの電位はクロック信号ＣＫＡのハイレベル電位ＶＤＤ（閾値落ちのないハイレベル電位）に等しくなる。このとき、トランジスタＴｒ８はオンし、ノードｎ２の電位をローレベル電位ＶＳＳに固定する。期間ｔ１の後半部で、クロック信号ＣＫＡはローレベルに変化する。このため、出力信号ＯＵＴはローレベルになり、ノードｎ１の電位は期間ｔ０と同じ電位（ＶＤＤ−Ｖｔｈ）に戻り、トランジスタＴｒ８はオフする。

期間ｔ２では、クロック信号ＣＫＢはハイレベルに変化する。このため、トランジスタＴｒ６はオンし、ノードｎ２にはハイレベル電位が印加される。このときトランジスタＴｒ５はオフ状態であるので、ノードｎ２の電位は（ＶＤＤ−Ｖｔｈ）になる。このため、トランジスタＴｒ４がオンし、ノードｎ１、ｎ３の電位はローレベルになり、トランジスタＴｒ１はオフする。途中でノードｎ２の電位がトランジスタのオンレベルを超えると、トランジスタＴｒ２がオンし、出力信号ＯＵＴは再びローレベルに固定される。

期間ｔ２の後半部で、クロック信号ＣＫＢはローレベルに変化する。このため、トランジスタＴｒ６はオフする。これ以降、クロック信号ＣＫＢのハイレベル期間では、トランジスタＴｒ６がオンし、ノードｎ２にはハイレベル電位が印加される。クロック信号ＣＫＢのローレベル期間では、ノードｎ２はフローティング状態でハイレベル電位を保持する。このように単位回路ＳＲ１の出力信号ＯＵＴは、期間ｔ１内のクロック信号ＣＫ１のハイレベル期間でハイレベル（電位はＶＤＤ）になる。

単位回路ＳＲ１の出力信号ＯＵＴは、２段目の単位回路ＳＲ２の入力端子ＩＮに与えられる。単位回路ＳＲ２は、期間ｔ１〜ｔ３において、単位回路ＳＲ１の期間ｔ０〜ｔ２と同様に動作する。単位回路ＳＲ２の出力信号ＯＵＴは、３段目の単位回路ＳＲ３の入力端子ＩＮに与えられる。単位回路ＳＲ３は、期間ｔ２〜ｔ４において、単位回路ＳＲ１の期間ｔ０〜ｔ２と同様に動作する。ｎ個の単位回路１１は、クロック信号ＣＫ１の１／２周期ずつ遅れながら同様の動作を順に行う。したがって、シフトレジスタ１０の出力信号Ｏ１〜Ｏｎは、クロック信号ＣＫ１の１／２周期ずつ遅れながら、クロック信号ＣＫ１のハイレベル期間と同じ長さの時間だけ順にハイレベルになる。

なお、ブートストラップ動作によってノードｎ１の電位が（ＶＤＤ−Ｖｔｈ＋α）まで上昇したときでも、トランジスタＴｒ１３の作用により、ノードｎ３の電位は（ＶＤＤ−Ｖｔｈ）のままである。このため、ノードｎ３に接続されたトランジスタＴｒ３、Ｔｒ４、Ｔｒ１０の端子間に、駆動電圧（ＶＤＤ−ＶＳＳ）よりも高い電圧は印加されない。ノードｎ１に接続されたトランジスタＴｒ１の３個の端子にはハイレベル電位が印加されるので、トランジスタＴｒ１の端子間に駆動電圧（ＶＤＤ−ＶＳＳ）よりも高い電圧は印加されない。このように、トランジスタＴｒ１３を設けることにより、ノードｎ３に接続されたトランジスタの端子間に高電圧が印加されることを防止し、シフトレジスタ１０の信頼性を高くすることができる。なお、トランジスタＴｒ１３を削除し、ノードｎ１とノードｎ３を短絡しても、シフトレジスタ１０は上記と同様に動作する。

次に、シフトレジスタ１０の初期化について説明する。シフトレジスタ１０の初期化は、シフトレジスタ１０の状態が不定であるときや、シフトレジスタ１０のすべての出力信号Ｏ１〜Ｏｎをすべて一旦オフレベル（ここではローレベル）にするときに行われる。初期化時には、初期化信号ＩＮＩＴがハイレベルになる。

単位回路１１では、初期化信号ＩＮＩＴがハイレベルに変化すると、トランジスタＴｒ７はオンし、ノードｎ２の電位は（ＶＤＤ−Ｖｔｈ）になる。このため、トランジスタＴｒ４はオンし、ノードｎ１、ｎ３の電位はローレベルになり、トランジスタＴｒ１はオフする。また、トランジスタＴｒ２がオンし、出力信号ＯＵＴはローレベルになる。このように初期化を行うことにより、ノードｎ１〜ｎ３の電位を確定させ、シフトレジスタ１０の出力信号Ｏ１〜Ｏｎをローレベルにすることができる。

図３には、電源オン時のオンシーケンスにおいて初期化を行うときのタイミングが記載されている。オンシーケンス実行時に初期化信号ＩＮＩＴがハイレベルに変化すると、ノードｎ１〜ｎ３の電位が確定し、出力信号ＯＵＴはローレベルになる。初期化信号ＩＮＩＴは、初期化時以外では常にローレベルになる。

次に、シフトレジスタ１０の全オン出力について説明する。単位回路１１では、全オン制御信号ＡＯＮがハイレベルに変化すると、トランジスタＴｒ１０、Ｔｒ１１はオンする。このときトランジスタＴｒ１０のソース端子にはローレベルの初期化信号ＩＮＩＴが与えられるので、ノードｎ１、ｎ３の電位はローレベルになり、トランジスタＴｒ１はオフする。トランジスタＴｒ１１のソース端子にもローレベルの初期化信号ＩＮＩＴが与えられるので、ノードｎ２の電位はローレベルになり、トランジスタＴｒ２、Ｔｒ４はオフする。また、全オン制御信号ＡＯＮがハイレベルに変化すると、トランジスタＴｒ１２がオンし、出力信号ＯＵＴはハイレベルになる。このため、トランジスタＴｒ８はオンし、ノードｎ２の電位はローレベルに固定される。

初段の単位回路ＳＲ１の入力信号ＩＮはスタート信号ＳＴであり、２段目以降の単位回路ＳＲ２〜ＳＲｎの入力信号ＩＮは前段の単位回路の出力信号ＯＵＴである。このため、全オン出力時に、２段目以降の単位回路ＳＲ２〜ＳＲｎでは、入力信号ＩＮがハイレベルになり、トランジスタＴｒ３はオンする。初段の単位回路ＳＲ１では、トランジスタＴｒ３の状態はスタート信号ＳＴのレベルによる。全オン出力時にトランジスタＴｒ３がトランジスタＴｒ１０と共にオンする場合、初期化端子ＩＮＩＴと全オン制御端子ＡＯＮＢは電気的に接続される。この場合でも、初期化信号ＩＮＩＴと否定信号ＡＯＮＢはローレベルであるので、ノードｎ１、ｎ３の電位は安定的にローレベルになる。

図３には、電源オフ時のオフシーケンスにおいて全オン出力を行うときのタイミングが記載されている。オフシーケンス実行時に全オン制御信号ＡＯＮがハイレベルに変化すると、ノードｎ１〜ｎ３の電位はローレベルに固定され、出力信号ＯＵＴはハイレベル（電位は（ＶＤＤ−Ｖｔｈ））になる。全オン制御信号ＡＯＮは、全オン出力時以外では常にローレベルになる。

電源回路は、オフシーケンス実行後にオフする。このため、電源回路から供給される電位は、ハイレベル電位ＶＤＤまたはローレベル電位ＶＳＳから自然に接地電位ＧＮＤに変化する。単位回路１１内のノードｎ１〜ｎ３の電位や出力信号ＯＵＴの電位は、電源回路から供給される電位の変化に合わせて変化し、最終的に接地電位ＧＮＤになる。シフトレジスタ１０を走査線駆動回路として備えた表示装置では、シフトレジスタ１０が全オン出力を行うことにより、すべての走査線を一括して選択し、表示領域内のすべての画素回路に含まれる書き込み制御トランジスタをオンさせて、画素回路に蓄積された電荷をデータ線に放電することができる。

なお、図３では、シフトレジスタ１０は、オンシーケンス実行時に初期化を行うこととしたが、これに代えて、オフシーケンス実行時にまず全オン出力を行い、その後に初期化を行ってもよい。あるいは、シフトレジスタ１０は、オンシーケンス実行時に全オン出力を行ってもよい。これにより、シフトレジスタ１０を走査線駆動回路として備えた表示装置では、画素回路に蓄積された電荷を確実に放電した後に初期化を行うことができる。

単位回路１１では、全オン出力時にノードｎ１〜ｎ３の電位をローレベルに制御する必要がある。単位回路１１では、トランジスタＴｒ３のドレイン端子には全オン制御端子ＡＯＮＢに接続され、トランジスタＴｒ１０、Ｔｒ１１のソース端子は初期化端子ＩＮＩＴに接続される。全オン出力時に、トランジスタＴｒ３、Ｔｒ１０、Ｔｒ１１はオンする。このときトランジスタＴｒ３のドレイン端子にはローレベルの否定信号ＡＯＮＢが与えられ、トランジスタＴｒ１０、Ｔｒ１１のソース端子にはローレベルの初期化信号ＩＮＩＴが与えられる。したがって、ノードｎ１〜ｎ３の電位は、全オン出力時にローレベルになる。

全オン出力時にノードｎ１〜ｎ３の電位をローレベルに制御する単位回路として、図４に示す単位回路９１１が考えられる。単位回路９１１では、トランジスタＴｒ１０、Ｔｒ１１のソース端子にはローレベル電位ＶＳＳが固定的に印加される。以下、単位回路９１１を多段接続したシフトレジスタ（以下、比較例に係るシフトレジスタという）と対比して、単位回路１１を多段接続したシフトレジスタ１０の効果を説明する。

シフトレジスタを走査線駆動回路として備えた表示装置では、電源回路から供給されるローレベル電位ＶＳＳにはノイズが載りやすい。単位回路１１、９１１では、ノードｎ１、ｎ３がフローティング状態でハイレベル電位を保持する期間、ノードｎ２がフローティング状態でハイレベル電位を保持する期間、および、ノードｎ２がフローティング状態でローレベル電位を保持する期間がある（以下、順に第１〜第３保持期間という）。例えば、図３に示すタイミングチャートでは、期間ｔ１は単位回路ＳＲ１の第１保持期間であり、期間ｔ３、ｔ５、…は単位回路ＳＲ１の第２保持期間であり、期間ｔ０内のスタート信号ＳＴのローレベル期間は単位回路ＳＲ１の第３保持期間である。

単位回路９１１では、第１保持期間内にローレベル電位ＶＳＳにノイズが載り、ローレベル電位ＶＳＳが一時的に大幅に低下すると、トランジスタＴｒ１０のゲート−ソース間電圧が閾値電圧Ｖｔｈを超え、トランジスタＴｒ１０がオンすることがある。トランジスタＴｒ１０がオンすると、ノードｎ１、ｎ３に蓄積された電荷が放電され（ノードｎ１、ｎ３からの電荷抜け）、ノードｎ１、ｎ３の電位は低下する。ノードｎ１、ｎ３の電位がトランジスタのオン電位よりも低くなると、比較例に係るシフトレジスタは誤動作する。また、単位回路９１１では、第２保持期間内にローレベル電位ＶＳＳにノイズが載り、ローレベル電位ＶＳＳが一時的に大幅に低下すると、トランジスタＴｒ１１のゲート−ソース間電圧が閾値電圧Ｖｔｈを超え、トランジスタＴｒ１１がオンすることがある。トランジスタＴｒ１１がオンすると、ノードｎ２に蓄積された電荷が放電され（ノードｎ２からの電荷抜け）、ノードｎ２の電位は低下する。ノードｎ２の電位がトランジスタのオン電位よりも低くなると、比較例に係るシフトレジスタは誤動作する。

これに対して単位回路１１では、トランジスタＴｒ１０、Ｔｒ１１のソース端子には初期化信号ＩＮＩＴが与えられる。初期化信号ＩＮＩＴは、電源回路からではなく、外部に設けられた表示制御回路（電源回路以外の回路）から供給される。電源回路から供給される信号とは異なり、電源回路以外の回路から供給される初期化信号ＩＮＩＴにはノイズがほとんど載らない。このため、第１保持期間において、電源回路から供給されるローレベル電位ＶＳＳにノイズが載る場合でも、トランジスタＴｒ１０は安定的にオフ状態を保つ。第２保持期間において、電源回路から供給されるローレベル電位ＶＳＳにノイズが載る場合でも、トランジスタＴｒ１１は安定的にオフ状態を保つ。したがって、シフトレジスタ１０によれば、第１保持期間におけるノードｎ１、ｎ３からの電荷抜けや、第２保持期間におけるノードｎ２からの電荷抜けを防止し、誤動作を防止することができる。

また、初期化信号ＩＮＩＴは、通常動作時は常にローレベルである。このため、第３保持期間においてトランジスタＴｒ１１にオフリーク電流が流れる場合でも、ノードｎ２の電位はローレベルに保たれる。したがって、シフトレジスタ１０によれば、第３保持期間におけるノードｎ２の電位の上昇を防止し、誤動作を防止することができる。

以上に示すように、本実施形態に係るシフトレジスタ１０の単位回路１１は、クロック信号を入力するためのクロック端子に接続された第１導通端子と、クロック信号を出力するための出力端子に接続された第２導通端子と、第１ノード（ノードｎ１）に接続された制御端子とを有する出力トランジスタ（トランジスタＴｒ１）と、出力端子に接続された第１導通端子と、オフ電位が印加された第２導通端子と、第２ノード（ノードｎ２）に接続された制御端子とを有する出力リセットトランジスタ（トランジスタＴｒ２）と、第１および第２ノードの電位を制御するノード制御部（トランジスタＴｒ３〜Ｔｒ８、Ｔｒ１０、Ｔｒ１１、Ｔｒ１３、および、抵抗Ｒ１）とを備えている。ノード制御部は、第１ノードに対応して設けられ、第１ノードの電位を第１導通端子を介して制御する第１制御トランジスタ（トランジスタＴｒ１０）と、第２ノードに対応して設けられ、第２ノードの電位を第１導通端子を介して制御する第２制御トランジスタ（トランジスタＴｒ１１）とを含んでいる。第１および第２制御トランジスタは、外部から供給される制御信号のうち少なくとも通常動作時にオフレベルになる第１制御信号（全オン制御信号ＡＯＮ）が与えられた制御端子と、外部から供給される制御信号のうち第１制御信号がオンレベルのときにオフレベルになる第２制御信号（初期化信号ＩＮＩＴ）が与えられた第２導通端子とを有する。

このように第１および第２制御トランジスタを設けることにより、第１制御信号がオンレベルのときに第１および第２ノードの電位をオフレベルに制御することができる。また、第１および第２制御トランジスタの制御端子と第２導通端子に外部から供給された制御信号を与えることにより、電源回路から供給される電位に載るノイズによる第１および第２ノードからの電荷抜けを防止し、シフトレジスタの誤動作を防止することができる。

また、第１制御信号は、全オン出力時にオンレベルになる全オン制御信号であり、第２制御信号は、初期化時にオンレベルになる初期化信号である。したがって、全オン出力時に第１および第２ノードの電位をオフレベルに制御することができる。

また、ノード制御部は、単位回路の入力信号に応じて第１ノードの電位をオンレベルに制御する第１トランジスタ（トランジスタＴｒ３）と、第２ノードの電位に応じて第１ノードの電位をオフレベルに制御する第２トランジスタ（トランジスタＴｒ４）と、入力信号に応じて第２ノードの電位をオフレベルに制御する第３トランジスタ（トランジスタＴｒ５）と、単位回路の第２クロック信号に応じて第２ノードの電位をオンレベルに制御する第４トランジスタ（トランジスタＴｒ６）とを含んでいる。したがって、入力信号と第２クロック信号に基づき、単位回路の状態を第１ノードの電位がオンレベルで第２ノードの電位がオフレベルである状態と、その逆の状態とに切り替えることができる。

また、ノード制御部は、初期化信号に応じて第２ノードの電位をオンレベルに制御する第５トランジスタ（トランジスタＴｒ７）と、第２ノードに接続された第１導通端子と、オフ電位が印加された第２導通端子と、出力端子に接続された制御端子とを有するトランジスタＴｒ８とを含んでいる。単位回路１１は、全オン制御信号に応じて出力端子の電位をオンレベルに制御するトランジスタＴｒ１２を備えている。したがって、初期化時に第２ノードの電位をオンレベルに制御し、出力端子の電位がオンレベルのときに第２ノードの電位を安定化させ、全オン出力時に出力端子の電位をオンレベルに制御することができる。

また、第１トランジスタは、入力信号に応じて第１ノードに全オン制御信号の否定信号を与える。通常動作時に全オン制御信号の否定信号はオンレベルになるので、これを用いて第１ノードの電位をオンレベルに制御することができる。また、ノード制御部は、第１ノードに接続された導通端子と、第１および第２トランジスタの一方の導通端子に接続された導通端子と、オン電位が固定的に印加された制御端子とを有するトランジスタＴｒ１３を含んでいる。したがって、第１および第２トランジスタを用いて第１ノードの電位を制御すると共に、第１ノードに接続されるトランジスタの端子間に高電圧が印加されることを防止することができる。

本実施形態に係るシフトレジスタ１０については、以下の変形例を構成することができる。変形例に係るシフトレジスタは、図５〜図８に示す単位回路を多段接続した構成を有する。第１変形例に係る単位回路１２（図５）では、トランジスタＴｒ７のドレイン端子にはハイレベル電位ＶＤＤが印加される。第２変形例に係る単位回路１３（図６）では、トランジスタＴｒ１２のドレイン端子は、ゲート端子と共に全オン制御端子ＡＯＮに接続される。単位回路１２、１３は、単位回路１１と同様に動作する。

第３変形例に係る単位回路１４（図７）は、単位回路１１からトランジスタＴｒ１０を削除したものである。単位回路１４では、全オン制御信号ＡＯＮがハイレベルに変化すると、トランジスタＴｒ１１、Ｔｒ１２はオンし、ノードｎ２の電位はローレベルになり、トランジスタＴｒ２はオフする。このとき、ノードｎ１、ｎ３の電位は不定であるので、トランジスタＴｒ１の状態は不明である。トランジスタＴｒ１がオフ状態の場合、出力信号ＯＵＴはトランジスタＴｒ１２の作用によりハイレベルになる。トランジスタＴｒ１がオン状態で、クロック信号ＣＫＡがハイレベルの場合も、出力信号ＯＵＴはハイレベルになる。トランジスタＴｒ１がオン状態で、クロック信号ＣＫＡがローレベルの場合、出力端子ＯＵＴにはトランジスタＴｒ１２からハイレベル電位が供給され、トランジスタＴｒ１からローレベル電位が供給される。このため、出力信号ＯＵＴの電位は、最初は中間電位（ハイレベル電位とローレベル電位の間の電位）になる。

単位回路１４の入力信号ＩＮは、前段の単位回路１４の出力信号ＯＵＴである。入力信号ＩＮの電位が中間電位になると、トランジスタＴｒ３は少しだけオン状態に近づく。トランジスタＴｒ３のドレイン端子にはローレベルの否定信号ＡＯＮＢが与えられるので、ノードｎ１、ｎ３の電位は少しだけローレベルに近づき、トランジスタＴｒ１は少しだけオフ状態に近づき、出力信号ＯＵＴの電位はトランジスタＴｒ１２の作用により少しだけハイレベルに近づく。以上の動作を繰り返すことにより、最終的にトランジスタＴｒ１はオフし、出力信号ＯＵＴはハイレベルになる。このように、トランジスタＴｒ１０を含まない単位回路１４でも、全オン制御信号ＡＯＮをハイレベルにすることにより、時間はかかるが、出力信号ＯＵＴは最終的にハイレベルになる。

第４変形例に係る単位回路１５（図８）は、単位回路１１からトランジスタＴｒ１１を削除したものである。単位回路１５では、全オン制御信号ＡＯＮがハイレベルに変化すると、トランジスタＴｒ１０、Ｔｒ１２はオンし、ノードｎ１、ｎ３の電位はローレベルになり、トランジスタＴｒ１はオフする。このとき、ノードｎ２の電位は不定であるので、トランジスタＴｒ２の状態は不明である。トランジスタＴｒ２がオフ状態の場合、出力信号ＯＵＴはトランジスタＴｒ１２の作用によりハイレベルになる。トランジスタＴｒ２がオン状態の場合、出力端子ＯＵＴにはトランジスタＴｒ１２からハイレベル電位が供給され、トランジスタＴｒ２からローレベル電位が供給される。このため、出力信号ＯＵＴは最初は中間電位になる。

単位回路１５の入力信号ＩＮは、前段の単位回路１５の出力信号ＯＵＴである。入力信号ＩＮの電位が中間電位になると、トランジスタＴｒ５は少しだけオン状態に近づく。このため、ノードｎ２の電位は少しだけローレベルに近づき、トランジスタＴｒ２は少しだけオフ状態に近づき、出力信号ＯＵＴの電位は少しだけハイレベルに近づく。以上の動作を繰り返すことにより、最終的にトランジスタＴｒ２はオフし、出力信号ＯＵＴはハイレベルになる。このように、トランジスタＴｒ１１を含まない単位回路１５でも、全オン制御信号ＡＯＮをハイレベルにすることにより、時間はかかるが、出力信号ＯＵＴは最終的にハイレベルになる。

初段の単位回路ＳＲ１では、スタート信号ＳＴが入力信号ＩＮである。単位回路ＳＲ１において全オン制御信号ＡＯＮがハイレベルに変化するときに、スタート信号ＳＴがローレベルである場合、出力信号ＯＵＴがハイレベルに変化した後も、トランジスタＴｒ３、Ｔｒ５はオフ状態を保つ。このため、単位回路ＳＲ１が単位回路１４である場合、全オン制御信号ＡＯＮがハイレベルに変化しても、ノードｎ１、ｎ３の電位がローレベルにならず、トランジスタＴｒ１がオフしないことがある。また、単位回路ＳＲ１が単位回路１５である場合、全オン制御信号ＡＯＮがハイレベルに変化すると、出力信号ＯＵＴはハイレベルになり、トランジスタＴｒ８はオンし、ノードｎ２の電位はローレベルになる。しかし、トランジスタＴｒ１が必ずオフするとは限らないので、単位回路ＳＲ１の出力信号ＯＵＴの電位がトランジスタのオン電位まで上昇するかは不明である。

これらの問題点を解決するために、単位回路１４または単位回路１５を多段接続したシフトレジスタでは、全オン制御信号ＡＯＮがハイレベルに変化するときにスタート信号ＳＴをハイレベルに固定すればよい。あるいは、初段の単位回路ＳＲ１にはトランジスタＴｒ１０、Ｔｒ１１の両方を含む回路を使用し、２段目以降の単位回路ＳＲ２〜ＳＲｎにはトランジスタＴｒ１０、Ｔｒ１１の一方を含む回路を使用してもよい。このように２段目以降の単位回路ＳＲ２〜ＳＲｎではトランジスタＴｒ１０、Ｔｒ１１のうちの一方を削除することにより、シフトレジスタの回路規模を削減することができる。第３および第４変形例に示すように、単位回路のノード制御部は、第１および第２ノードの一方に対応して制御トランジスタを含んでいてもよい。このように単位回路のノード制御部は、第１および第２ノードの少なくとも一方に対応して制御トランジスタを含んでいればよい。

第５変形例に係る単位回路（図示せず）は、単位回路１１からトランジスタＴｒ１３を削除したものである。この場合、第１および第２トランジスタの一方の導通端子（トランジスタＴｒ３のソース端子、および、トランジスタＴｒ４のドレイン端子）は、第１ノードに接続される。したがって、第１および第２トランジスタを用いて第１ノードの電位を直接制御することができる。なお、以下に示す各実施形態に係るシフトレジスタついても、上記第１〜第５変形例を構成することができる。

（第２の実施形態）
本発明の第２の実施形態に係るシフトレジスタは、図１に示す構成を有する。ただし、本実施形態に係るシフトレジスタは、単位回路１１に代えて、図９に示す単位回路２１を備えている。単位回路２１は、単位回路１１において、トランジスタＴｒ１０、Ｔｒ１１のソース端子の接続先を全オン制御端子ＡＯＮＢに変更したものである。

単位回路１１では、全オン制御信号ＡＯＮがハイレベルのときに、トランジスタＴｒ１０、Ｔｒ１１のソース端子にはローレベルの初期化信号ＩＮＩＴが与えられる。単位回路２１では、全オン制御信号ＡＯＮがハイレベルのときに、トランジスタＴｒ１０、Ｔｒ１１のソース端子にはローレベルの否定信号ＡＯＮＢが与えられる。したがって、全オン制御信号ＡＯＮがハイレベルのときに、単位回路２１は単位回路１１と同じ全オン出力を行う。単位回路２１は、初期化時および通常動作時に単位回路１１と同じ動作を行う。

単位回路２１では、通常動作時に、トランジスタＴｒ１０、Ｔｒ１１のソース端子にはハイレベルの否定信号ＡＯＮＢが与えられる。このため、第１保持期間において、電源回路から供給されるローレベル電位ＶＳＳにノイズが載る場合でも、トランジスタＴｒ１０のゲート−ソース間には逆バイアスがかかるので、トランジスタＴｒ１０は確実にオフする。第２保持期間において、電源回路から供給されるローレベル電位ＶＳＳにノイズが載る場合でも、トランジスタＴｒ１１のゲート−ソース間には逆バイアスがかかるので、トランジスタＴｒ１１は確実にオフする。したがって、本実施形態に係るシフトレジスタによれば、第１保持期間におけるノードｎ１、ｎ３からの電荷抜けや、第２保持期間におけるノードｎ２からの電荷抜けを防止し、誤動作を防止することができる。

通常動作時には否定信号ＡＯＮＢがハイレベルであるので、第３保持期間では、トランジスタＴｒ１１を流れるオフリーク電流によって、ノードｎ２の電位は上昇する。しかし、トランジスタＴｒ１１を流れるオフリーク電流は、電源回路から供給されるローレベル電位ＶＳＳに載るノイズによってトランジスタＴｒ１１を流れるリーク電流と比べて非常に小さい。このため、ノードｎ２に付随する容量がトランジスタＴｒ１１のリーク電流を許容できるほど大きい場合や、第３保持期間が短い場合には、ノードｎ２の電位はトランジスタＴｒ１１を流れるリーク電流によってほとんど上昇しない。このため、本実施形態に係るシフトレジスタは、第３保持期間におけるノードｎ２の電位の上昇によって誤動作しない。

以上に示すように、本実施形態に係るシフトレジスタの単位回路２１では、制御トランジスタＴｒ１０、Ｔｒ１１の制御端子に与えられる第１制御信号は、全オン出力時にオンレベルになる全オン制御信号ＡＯＮであり、制御トランジスタの第２導通端子に与えられる第２制御信号は、全オン制御信号の否定信号ＡＯＮＢである。本実施形態に係るシフトレジスタによれば、全オン出力時に第１および第２ノード（ノードｎ１、ｎ２）の電位をオフレベルに制御することができる。また、第１の実施形態と同様に、電源回路から供給される電位に載るノイズによる第１および第２ノードからの電荷抜けを防止し、シフトレジスタの誤動作を防止することができる。

（第３の実施形態）
図１０は、本発明の第３の実施形態に係るシフトレジスタの構成を示すブロック図である。図１０に示すシフトレジスタ３０は、ｎ個の単位回路３１を多段接続した構成を有する。単位回路３１は、入力端子ＩＮ、クロック端子ＣＫＡ、ＣＫＢ、初期化端子ＩＮＩＴ、全オン制御端子ＡＯＮ、ＡＯＮＢ、スタート端子ＳＴ、および、出力端子ＯＵＴを有する。シフトレジスタ３０には外部から、スタート信号ＳＴ、２相のクロック信号ＣＫ１、ＣＫ２、初期化信号ＩＮＩＴ、全オン制御信号ＡＯＮ、および、否定信号ＡＯＮＢが供給される。

クロック信号ＣＫ１、ＣＫ２、初期化信号ＩＮＩＴ、全オン制御信号ＡＯＮ、および、否定信号ＡＯＮＢは、第１の実施形態に係るシフトレジスタ１０と同じ態様でｎ個の単位回路３１に与えられる。スタート信号ＳＴは、初段の単位回路３１の入力端子ＩＮと、ｎ個の単位回路３１のスタート端子ＳＴとに与えられる。

図１１は、単位回路３１の回路図である。単位回路３１は、単位回路１１において、トランジスタＴｒ１０、Ｔｒ１１のソース端子の接続先をスタート端子ＳＴに変更したものである。単位回路３１では、全オン制御信号ＡＯＮがハイレベルのときに、トランジスタＴｒ１０、Ｔｒ１１のソース端子に与えられるスタート信号ＳＴはローレベルに制御される。したがって、全オン制御信号ＡＯＮがハイレベルであるときに、単位回路３１は単位回路１１と同じ全オン出力を行う。単位回路３１は、初期化時および通常動作時に単位回路１１と同じ動作を行う。

図３に示すように、スタート信号ＳＴがハイレベルになるまで、ノードｎ１、ｎ３の電位と出力信号ＯＵＴはローレベル、ノードｎ２の電位はハイレベルである。通常動作時にスタート信号ＳＴがハイレベルに変化するときに、全オン制御信号ＡＯＮはローレベルであるので、トランジスタＴｒ１０、Ｔｒ１１はオフ状態のままである。このため、単位回路３１は、トランジスタＴｒ１０、Ｔｒ１１のソース端子に与えられたスタート信号ＳＴの影響を受けずに通常動作を行う。

単位回路３１では、通常動作時に、トランジスタＴｒ１０、Ｔｒ１１のソース端子にはハイレベルとローレベルに変化するスタート信号ＳＴが与えられる。スタート信号ＳＴは電源回路以外の回路から供給されるので、スタート信号ＳＴにはノイズが載らない。このため、第１保持期間において、電源回路から供給されるローレベル電位ＶＳＳにノイズが載る場合でも、トランジスタＴｒ１０は安定的にオフ状態を保つ。第２保持期間において、電源回路から供給されるローレベル電位ＶＳＳにノイズが載る場合でも、トランジスタＴｒ１１は安定的にオフ状態を保つ。したがって、シフトレジスタ３０によれば、第１保持期間におけるノードｎ１、ｎ３からの電荷抜けや、第２保持期間におけるノードｎ２からの電荷抜けを防止し、誤動作を防止することができる。

また、初期化信号ＩＮＩＴは、通常動作時は常にローレベルである。このため、第３保持期間においてトランジスタＴｒ１１にオフリーク電流が流れる場合でも、ノードｎ２の電位はローレベルに保たれる。したがって、シフトレジスタ３０によれば、第３保持期間におけるノードｎ２の電位の上昇による誤動作を防止することができる。

なお、初段の単位回路ＳＲ１では、スタート信号ＳＴ（入力信号ＩＮ）がハイレベルに変化すると、トランジスタＴｒ５がオンする。このため、トランジスタＴｒ１１にオフリーク電流が流れても、ノードｎ２の電位はローレベルを保つ。また、単位回路ＳＲ１においてスタート信号ＳＴがハイレベルに変化すると、トランジスタＴｒ３がオンし、ノードｎ１、ｎ３の電位はハイレベルになる。このため、トランジスタＴｒ１０にオフリーク電流が流れて、トランジスタＴｒ１０のソース端子に印加されたハイレベル電位がノードｎ１、ｎ３に供給されても、問題はない。また、２段目以降の単位回路ＳＲ２〜ＳＲｎでは、スタート信号ＳＴがハイレベルのときには、ノードｎ２の電位はハイレベルである。このため、トランジスタＴｒ１１にリーク電流が流れて、スタート信号ＳＴのハイレベル電位がノードｎ２に供給されても、問題はない。また、このときトランジスタＴｒ４はオンするので、トランジスタＴｒ１０にリーク電流が流れても、ノードｎ１、ｎ３の電位はローレベルを保つ。

以上に示すように、本実施形態に係るシフトレジスタの単位回路３１では、制御トランジスタＴｒ１０、Ｔｒ１１の制御端子に与えられる第１制御信号は、全オン出力時にオンレベルになる全オン制御信号ＡＯＮであり、制御トランジスタの第２導通端子に与えられる第２制御信号は、シフト開始時にオンレベルになるスタート信号ＳＴである。本実施形態に係るシフトレジスタによれば、全オン出力時に第１および第２ノード（ノードｎ１、ｎ２）の電位をオフレベルに制御することができる。また、第１の実施形態と同様に、電源回路から供給される電位に載るノイズによる第１および第２ノードからの電荷抜けを防止し、シフトレジスタの誤動作を防止することができる。

（第４の実施形態）
本発明の第４の実施形態に係るシフトレジスタは、図１に示す構成を有する。ただし、本実施形態に係るシフトレジスタは、単位回路１１に代えて、図１２に示す単位回路４１を備えている。単位回路４１は、単位回路１１にトランジスタＴｒ９を追加したものである。トランジスタＴｒ９のドレイン端子はノードｎ３に接続され、トランジスタＴｒ９のソース端子は全オン制御端子ＡＯＮに接続され、トランジスタＴｒ９のゲート端子は初期化端子ＩＮＩＴに接続される。

トランジスタＴｒ９は、ノードｎ１に対応して設けられ、初期化信号ＩＮＩＴに応じてノードｎ３に全オン制御信号を与えることにより、ノードｎ１の電位を第１導通端子を介して制御する。トランジスタＴｒ９は、トランジスタＴｒ１０、Ｔｒ１１と同様に、制御トランジスタとして機能する。

単位回路１１では、初期化信号ＩＮＩＴがハイレベルに変化すると、トランジスタＴｒ７がオンし、ノードｎ２の電位はハイレベルになる。このため、トランジスタＴｒ４がオンし、ノードｎ１、ｎ３の電位はローレベルになる。単位回路４１では、初期化信号ＩＮＩＴがハイレベルに変化すると、同様の理由により、ノードｎ１、ｎ３の電位はローレベルになる。これに加えて、単位回路４１では、初期化信号ＩＮＩＴがハイレベルに変化すると、トランジスタＴｒ９がオンする。このときトランジスタＴｒ９のソース端子にはローレベルの全オン制御信号ＡＯＮが与えられるので、ノードｎ１、ｎ３の電位はローレベルになる。したがって、本実施形態に係るシフトレジスタによれば、初期化を直ちに行うことができる。

単位回路４１では、トランジスタＴｒ９のソース端子に全オン制御信号ＡＯＮが与えられる。全オン制御信号ＡＯＮは電源回路以外の回路から供給されるので、全オン制御信号ＡＯＮにはノイズが載らない。このため、第１保持期間において、電源回路から供給されるローレベル電位ＶＳＳにノイズが載る場合でも、トランジスタＴｒ９はオフ状態を保つ。したがって、本実施形態に係るシフトレジスタによれば、第１保持期間におけるノードｎ１、ｎ３からの電荷抜けを防止し、誤動作を防止することができる。なお、トランジスタＴｒ９のソース端子にスタート信号ＳＴを与えても、初期化信号ＩＮＩＴの否定信号を与えても、同様の効果が得られる。

以上に示すように、本実施形態に係るシフトレジスタの単位回路４１は、第１ノード（ノードｎ１）に対応した制御トランジスタ（トランジスタＴｒ９）を備えている。制御トランジスタの制御端子に与えられる第１制御信号は、初期化時にオンレベルになる初期化信号ＩＮＩＴであり、制御トランジスタの第２導通端子に与えられる第２制御信号は、全オン出力を行うときにオンレベルになる全オン制御信号ＡＯＮ、シフト開始時にオンレベルになるスタート信号ＳＴ、および、初期化信号の否定信号のいずれかである。したがって、初期化時に第１ノードの電位をオフレベルにすることができる。また、電源回路から供給される電位に載るノイズによる第１ノードからの電荷抜けを防止し、シフトレジスタの誤動作を防止することができる。

（第５の実施形態）
図１３は、本発明の第５の実施形態に係るシフトレジスタの構成を示すブロック図である。図１３に示すシフトレジスタ５０は、第１の実施形態に係るシフトレジスタ１０において、初段の単位回路１１を単位回路５１に置換したものである。シフトレジスタ５０は、単位回路５１と（ｎ−１）個の単位回路１１を多段接続した構成を有する。図１４は、シフトレジスタ５０の他の構成を示すブロック図である。図１３では、信号や電源電位は、初段の単位回路ＳＲ１の側から供給される。これに対して図１４では、信号や電源電位は、最終段の単位回路ＳＲｎの側から供給される。

図１５は、初段の単位回路５１の回路図である。単位回路５１は、単位回路１１において、トランジスタＴｒ５のソース端子の接続先を初期化端子ＩＮＩＴに変更したものである。トランジスタＴｒ３、Ｔｒ５のゲート端子には、入力信号ＩＮとしてスタート信号ＳＴが与えられる。

一般に、電源回路から供給される電位に載るノイズは電源配線の抵抗が高いほど大きく、電源配線の抵抗は電源配線が長いほど大きい。このため、電源回路から初段の単位回路ＳＲ１に供給されるローレベル電位ＶＳＳに載るノイズは、図１３に示す構成よりも図１４に示す構成において大きくなる。

単位回路１１では、トランジスタＴｒ５のソース端子には、電源回路から供給されたローレベル電位ＶＳＳが印加される。電源回路と初段の単位回路ＳＲ１を接続する電源配線の抵抗が低い場合（例えば、図１３に示す場合）には、電源回路から初段の単位回路ＳＲ１に供給されるローレベル電位ＶＳＳに載るノイズは小さい。このため、スタート信号ＳＴがローレベルのときに、トランジスタＴｒ５はオンしない。これに対して、電源回路と初段の単位回路ＳＲ１を接続する電源配線の抵抗が高い場合（例えば、図１４に示す場合）には、電源回路から初段の単位回路ＳＲ１に供給されるローレベル電位ＶＳＳに載るノイズは大きい。このため、スタート信号ＳＴがローレベルのときでも、ローレベル電位ＶＳＳがノイズによって一時的に大幅に低下すると、トランジスタＴｒ５のゲート−ソース間電圧が閾値電圧Ｖｔｈを超え、トランジスタＴｒ５がオンすることがある。トランジスタＴｒ５がオンすると、ノードｎ２に蓄積された電荷が放電され、ノードｎ２の電位は低下する。このため、ノイズレベルを考慮して適切な設計を行わなければ、電源回路から初段の単位回路ＳＲ１に供給されるローレベル電位ＶＳＳに載るノイズによって、シフトレジスタ１０が誤動作する可能性がある。

これに対して単位回路５１では、トランジスタＴｒ５のソース端子には初期化信号ＩＮＩＴが与えられる。初期化信号ＩＮＩＴは電源回路以外の回路から供給されるので、初期化信号ＩＮＩＴにはノイズが載らない。このため、第２保持期間において、電源回路から供給されるローレベル電位ＶＳＳにノイズが載る場合でも、トランジスタＴｒ５は安定的にオフ状態を保つ。したがって、シフトレジスタ５０によれば、第２保持期間における単位回路５１内のノードｎ２からの電荷抜けを防止し、誤動作を防止することができる。

以上に示すように、本実施形態に係るシフトレジスタ５０の初段の単位回路５１では、第３トランジスタの第２導通端子（トランジスタＴｒ５のソース端子）に外部から供給された第２制御信号（初期化信号ＩＮＩＴ）が与えられる。したがって、電源回路から供給される電位に載るノイズによる初段の単位回路内の第２ノードからの電荷抜けを防止し、シフトレジスタの誤動作を防止することができる。

本実施形態に係るシフトレジスタ５０については、以下の変形例を構成することができる。変形例に係るシフトレジスタの初段の単位回路では、トランジスタＴｒ５のソース端子を全オン制御端子ＡＯＮに接続してもよい。また、変形例に係るシフトレジスタの２段目以降の単位回路ＳＲ２〜ＳＲｎは、初段と同じく単位回路５１でもよく、他の実施形態に係る単位回路でもよい。これらの変形例に係るシフトレジスタでも、シフトレジスタ５０と同様の効果が得られる。

（第６の実施形態）
図１６は、本発明の第６の実施形態に係るシフトレジスタおよび初期化信号生成回路の構成を示すブロック図である。図１６に示すシフトレジスタ６０は、ｎ個の単位回路６１を多段接続した構成を有する。単位回路６１は、入力端子ＩＮ、クロック端子ＣＫＡ、ＣＫＢ、初期化端子ＩＮＩＴ、全オン制御端子ＡＯＮ、ＡＯＮＢ、スタート端子ＳＴ、および、出力端子ＯＵＴを有する。シフトレジスタ６０には外部から、スタート信号ＳＴ、２相のクロック信号ＣＫ１、ＣＫ２、初期化信号ＩＮＩＴ、全オン制御信号ＡＯＮ、および、否定信号ＡＯＮＢが供給される。

初期化信号生成回路６２は、スタート信号ＳＴと全オン制御信号ＡＯＮに基づき、シフトレジスタに供給される初期化信号ＩＮＩＴを生成する。初期化信号生成回路６２は、全オン制御信号ＡＯＮがハイレベルに変化した後、スタート信号ＳＴがハイレベルに変化するまでの期間ではハイレベルの初期化信号ＩＮＩＴを出力し、それ以外ではローレベルの初期化信号ＩＮＩＴを出力する。初期化信号ＩＮＩＴは、ｎ個の単位回路６１の初期化端子ＩＮＩＴに与えられる。スタート信号ＳＴは、初段の単位回路６１の入力端子ＩＮに与えられる。クロック信号ＣＫ１、ＣＫ２、全オン制御信号ＡＯＮ、および、否定信号ＡＯＮＢは、第１の実施形態に係るシフトレジスタ１０と同じ態様でｎ個の単位回路６１に与えられる。

図１７は、単位回路６１の回路図である。図１７に示す単位回路６１は、１３個のＮチャネル型トランジスタＴｒ１〜Ｔｒ８、Ｔｒ１１〜Ｔｒ１５、コンデンサＣ１、および、抵抗Ｒ１を含んでいる。単位回路６１は、以下の点で単位回路１１と相違する。単位回路６１では、トランジスタＴｒ２のゲート端子には、トランジスタＴｒ５、Ｔｒ８、Ｔｒ１１のドレイン端子、および、トランジスタＴｒ１４の一方の導通端子（図１７では右側の端子）が接続される。トランジスタＴｒ１４の他方の導通端子は、トランジスタＴｒ４のゲート端子、トランジスタＴｒ７のソース端子、および、抵抗Ｒ１の一端（図１７では下端）に接続される。トランジスタＴｒ３のドレイン端子は、トランジスタＴｒ１５のソース端子に接続される。トランジスタＴｒ１５のドレイン端子にはハイレベル電位ＶＤＤが印加され、トランジスタＴｒ１４、Ｔｒ１５のゲート端子は全オン制御端子ＡＯＮＢに接続される。トランジスタＴｒ１１のソース端子は、スタート端子ＳＴに接続される。以下、トランジスタＴｒ４のゲート端子が接続されたノードをｎ４という。

単位回路６１において、トランジスタＴｒ３〜Ｔｒ８、Ｔｒ１１、Ｔｒ１３〜Ｔｒ１５、および、抵抗Ｒ１は、ノードｎ１、ｎ２の電位を制御するノード制御部として機能する。トランジスタＴｒ１〜Ｔｒ８、Ｔｒ１２、Ｔｒ１３の機能は、単位回路１１の場合と同じである。トランジスタＴｒ１１の機能は、単位回路３１の場合と同じである。ただし、トランジスタＴｒ７は、初期化信号ＩＮＩＴに応じてノードｎ４の電位をオンレベル（ハイレベル）に制御することにより、ノードｎ２の電位をオンレベルに制御する。トランジスタＴｒ１５は、否定信号ＡＯＮＢに応じて第１トランジスタ（トランジスタＴｒ３）にオン電位を供給する。トランジスタＴｒ１４は、ノードｎ２に接続された導通端子と、ノードｎ４（第３ノードに相当）に接続された導通端子と、否定信号ＡＯＮＢが与えられた制御端子とを有する。

図１８は、シフトレジスタ６０のタイミングチャートである。シフトレジスタ６０は、初期化信号ＩＮＩＴがハイレベルで、全オン制御信号ＡＯＮがローレベルのときには初期化を行い、初期化信号ＩＮＩＴと全オン制御信号ＡＯＮがローレベルのときには通常動作を行い、全オン制御信号ＡＯＮがハイレベルのときには全オン出力を行う。なお、初期化信号ＩＮＩＴがローレベルで、全オン制御信号ＡＯＮがハイレベルになることはない。

通常動作時には、初期化信号ＩＮＩＴと全オン制御信号ＡＯＮはローレベル、否定信号ＡＯＮＢはハイレベルになる。このため、トランジスタＴｒ７、Ｔｒ１１、Ｔｒ１２はオフし、トランジスタＴｒ１４、Ｔｒ１５はオンする。したがって、トランジスタＴｒ３のドレイン端子にはハイレベル電位ＶＤＤが印加され、ノードｎ２とノードｎ４は電気的に接続される。単位回路６１は、通常動作時に単位回路１１と同じ回路になり、単位回路１１と同じ動作を行う。

図１８に示すオンシーケンスでは、シフトレジスタ６０は、全オン出力と初期化を行う。オンシーケンス実行前には、スタート信号ＳＴ、初期化信号ＩＮＩＴ、および、全オン制御信号ＡＯＮはローレベル、否定信号ＡＯＮＢはハイレベルである。まず、全オン制御信号ＡＯＮがハイレベルに変化し、否定信号ＡＯＮＢがローレベルに変化する。これに伴い、初期化信号生成回路６２は、初期化信号ＩＮＩＴをハイレベルに変化させる。このため、トランジスタＴｒ７、Ｔｒ１１、Ｔｒ１２はオンし、トランジスタＴｒ１４、Ｔｒ１５はオフし、ノードｎ２とノードｎ４は電気的に切り離される。ノードｎ４の電位は、トランジスタＴｒ７の作用によりハイレベルになる。ノードｎ２の電位はトランジスタＴｒ１１の作用によりローレベルになり、トランジスタＴｒ２はオフする。

ノードｎ４の電位がハイレベルになると、トランジスタＴｒ４はオンし、ノードｎ１、ｎ３の電位はローレベルになる。なお、このときトランジスタＴｒ１５はオフ状態にあるので、トランジスタＴｒ３がオンしても、トランジスタＴｒ３、Ｔｒ１５を介してノードｎ３にハイレベル電位が印加されることはない。ノードｎ１の電位がローレベルになると、トランジスタＴｒ１はオフする。このようにトランジスタＴｒ１、Ｔｒ２がオフし、トランジスタＴｒ１２がオンするので、出力信号ＯＵＴはハイレベルになり、トランジスタＴｒ８はオンする。このようにオンシーケンス実行時に全オン制御信号ＡＯＮをハイレベルにすることにより、初期化信号ＩＮＩＴをハイレベルに変化させて、シフトレジスタ６０の出力信号Ｏ１〜Ｏｎをハイレベルにすることができる。

次に、初期化信号ＩＮＩＴがハイレベルである間に、全オン制御信号ＡＯＮがローレベルに変化し、否定信号ＡＯＮＢがハイレベルに変化する。このため、トランジスタＴｒ１１、Ｔｒ１２はオフし、トランジスタＴｒ１４、Ｔｒ１５はオンする。トランジスタＴｒ１２がオフした後、出力端子ＯＵＴはフローティング状態になる。このとき出力端子ＯＵＴに蓄積された電荷は保持されるので、出力信号ＯＵＴはハイレベルを保ち、トランジスタＴｒ８はオン状態を保つ。

トランジスタＴｒ１４がオンする前は、ノードｎ４の電位はハイレベルであり、ノードｎ２の電位はローレベルである。トランジスタＴｒ１４がオンすると、トランジスタＴｒ７、Ｔｒ１４、Ｔｒ８を介して、ハイレベル電位を有する初期化端子ＩＮＩＴとローレベル電位を有するトランジスタＴｒ８のソース端子とが瞬間的に短絡する。

単位回路６１は、トランジスタＴｒ７の駆動能力がトランジスタＴｒ８の駆動能力よりも高くなるように設計される。例えば、トランジスタＴｒ７のチャネル幅は、トランジスタＴｒ８のチャネル幅よりも大きく設計される。このため、トランジスタＴｒ１４がオンすると、ノードｎ２の電位は上昇してトランジスタのオン電位を超え、トランジスタＴｒ２はオンする。これに伴い、出力端子ＯＵＴに蓄積され電荷は放電され、出力信号ＯＵＴはローレベルになる。したがって、トランジスタＴｒ８はオフし、ノードｎ２の電位は最終的に（ＶＤＤ−Ｖｔｈ）になる。

単位回路６１の入力信号ＩＮは、前段の単位回路６１の出力信号ＯＵＴである。このため、前段の単位回路６１の出力信号ＯＵＴがローレベルに変化すると、トランジスタＴｒ３はオフする。このようにトランジスタＴｒ１５がオンするときに、入れ替わりにトランジスタＴｒ３がオフするので、トランジスタＴｒ３、Ｔｒ１５を介してノードｎ３にハイレベル電位ＶＤＤが印加されることはない。また、トランジスタＴｒ４はオン状態を保つので、ノードｎ１、ｎ３の電位はローレベルを保ち、トランジスタＴｒ１はオフ状態を保つ。このように初期化信号ＩＮＩＴをハイレベルに保ちながら、全オン制御信号ＡＯＮをローレベルに変化させることにより、シフトレジスタ６０を初期化し、出力信号ＯＵＴをローレベルにすることができる。

次に、スタート信号ＳＴがハイレベルに変化する。これに伴い、初期化信号生成回路６２は、初期化信号ＩＮＩＴをローレベルに変化させる。このため、トランジスタＴｒ７はオフする。これ以降、シフトレジスタ６０は通常動作を行う。

図１８に示すオフシーケンスでは、シフトレジスタ６０は全オン出力を行う。このとき、全オン制御信号ＡＯＮはハイレベルに変化し、初期化信号生成回路６２は初期化信号ＩＮＩＴをハイレベルに変化させる。初期化信号ＩＮＩＴと全オン制御信号ＡＯＮをハイレベルにすることにより、シフトレジスタ６０の出力信号Ｏ１〜Ｏｎをハイレベルにすることができる。

シフトレジスタ６０によれば、第３の実施形態に係るシフトレジスタ３０と同様に、第２保持期間におけるノードｎ２からの電荷抜けを防止し、誤動作を防止することができる。また、第３保持期間におけるノードｎ２の電位の上昇による誤動作も防止することができる。なお、トランジスタＴｒ１１のソース端子に全オン制御信号の否定信号ＡＯＮＢを与えても、同様の効果が得られる。

図１９は、初期化信号生成回路６２の回路図である。図１９に示す初期化信号生成回路６２は、９個のトランジスタＴｒ２１〜Ｔｒ２９、および、抵抗Ｒ２を含んでいる。トランジスタＴｒ２１のソース端子は、トランジスタＴｒ２２のドレイン端子、抵抗Ｒ２の一端（図１９では上端）、および、出力端子ＩＮＩＴに接続される。トランジスタＴｒ２１のゲート端子は、トランジスタＴｒ２９の一方の導通端子（図１９では右側の端子）に接続される。トランジスタＴｒ２９の他方の導通端子は、トランジスタＴｒ２３のソース端子、トランジスタＴｒ２４、Ｔｒ２７のドレイン端子、および、トランジスタＴｒ２８のゲート端子に接続される。トランジスタＴｒ２２のゲート端子は、トランジスタＴｒ２５のソース端子、トランジスタＴｒ２６、Ｔｒ２８のドレイン端子、および、トランジスタＴｒ２７のゲート端子に接続される。トランジスタＴｒ２３、Ｔｒ２６のゲート端子、および、トランジスタＴｒ２４のソース端子は、全オン制御端子ＡＯＮに接続される。トランジスタＴｒ２４、Ｔｒ２５のゲート端子、および、トランジスタＴｒ２６のソース端子は、スタート端子ＳＴに接続される。トランジスタＴｒ２１、Ｔｒ２３のドレイン端子、および、トランジスタＴｒ２９のゲート端子には、ハイレベル電位ＶＤＤが印加される。トランジスタＴｒ２２、Ｔｒ２７、Ｔｒ２８のソース端子、および、抵抗Ｒ２の他端には、ローレベル電位ＶＳＳが印加される。以下、トランジスタＴｒ２１のゲート端子に接続されたノードをｎ２１、トランジスタＴｒ２２のゲート端子に接続されたノードをｎ２２、トランジスタＴｒ２３のソース端子に接続されたノードをｎ２３という。

図２０は、シフトレジスタ６０の電源オン時のタイミングチャートである。図２０には、初期化信号生成回路６２内のノードｎ２１、ｎ２２の電位の変化が記載されている。なお、図面の記載の都合上、図１８と図２０では初期化信号ＩＮＩＴのハイレベル期間の長さが異なる。

図２０を参照して、オンシーケンス実行時の初期化信号生成回路６２の動作を説明する。オンシーケンス実行前には、ノードｎ２１〜ｎ２３の電位は不定である。全オン制御信号ＡＯＮがハイレベルに変化すると、トランジスタＴｒ２３、Ｔｒ２６はオンする。このときトランジスタＴｒ２６のソース端子にはローレベルのスタート信号ＳＴが与えられるので、トランジスタＴｒ２６がオンすると、ノードｎ２２の電位はローレベルになり、トランジスタＴｒ２２、Ｔｒ２７はオフする。一方、トランジスタＴｒ２３がオンすると、ノードｎ２３の電位は（ＶＤＤ−Ｖｔｈ）になり、トランジスタＴｒ２８はオンする。トランジスタＴｒ２９のゲート端子にはハイレベル電位ＶＤＤが印加されるので、ノードｎ２１とノードｎ２３は電気的に接続される。このため、ノードｎ２１の電位も（ＶＤＤ−Ｖｔｈ）まで上昇する。ノードｎ２１の電位が（ＶＤＤ−Ｖｔｈ）まで上昇すると、トランジスタＴｒ２９はオフし、ノードｎ２１はフローティング状態になる。途中でノードｎ２１の電位がトランジスタのオンレベルを超えると、トランジスタＴｒ２１はオンする。このため、出力端子ＩＮＩＴの電位はハイレベルなる。このとき、ノードｎ２１と出力端子ＩＮＩＴの間の寄生容量によって、ノードｎ２１の電位は突き上げられる。ノードｎ２１の電位は（ＶＤＤ＋Ｖｔｈ）より高くなるので、出力端子ＩＮＩＴの電位はハイレベル電位ＶＤＤ（閾値落ちのないハイレベル電位）に等しくなる。

次に全オン制御信号ＡＯＮがローレベルに変化すると、トランジスタＴｒ２３、Ｔｒ２６はオフする。これ以降、ノードｎ２１、ｎ２３はフローティング状態でハイレベル電位を保持し、ノードｎ２２はフローティング状態でローレベル電位を保持する。

次にスタート信号ＳＴがハイレベルに変化すると、トランジスタＴｒ２４、Ｔｒ２５はオンする。このときトランジスタＴｒ２４のソース端子にはローレベルの全オン制御信号ＡＯＮが与えられるので、トランジスタＴｒ２４がオンすると、ノードｎ２１、ｎ２３の電位はローレベルになり、トランジスタＴｒ２１、Ｔｒ２８はオフする。一方、トランジスタＴｒ２５がオンすると、ノードｎ２２の電位は（ＶＤＤ−Ｖｔｈ）になり、トランジスタＴｒ２２、Ｔｒ２７はオンする。したがって、出力信号ＩＮＩＴはローレベルになる。

次にスタート信号ＳＴがローレベルに変化すると、トランジスタＴｒ２４、Ｔｒ２５はオフする。これ以降、ノードｎ２１、ｎ２３はフローティング状態でローレベル電位を保持し、ノードｎ２２はフローティング状態でハイレベル電位を保持する。

このようにして初期化信号生成回路６２は、全オン制御信号ＡＯＮがハイレベルに変化した後、スタート信号ＳＴがハイレベルに変化するまでの間はハイレベルの初期化信号ＩＮＩＴを出力し、それ以外ではローレベルの初期化信号ＩＮＩＴを出力する。

初期化を行う前に初期化信号ＩＮＩＴの電位がハイレベル電位ＶＤＤに近い場合には、トランジスタＴｒ２１がオンしたときの初期化信号ＩＮＩＴの電位の変化量が小さい。このため、ノードｎ２１の電位の突き上げ量が小さく、初期化信号ＩＮＩＴの電位はハイレベル電位ＶＤＤまで上昇しないことがある。抵抗Ｒ２は、初期化を行う前に初期化信号ＩＮＩＴをローレベルに固定する機能を有する。抵抗Ｒ２を含む初期化信号生成回路６２では、トランジスタＴｒ２１がオンしたときの初期化信号ＩＮＩＴの電位の変化量が大きい。このため、ノードｎ２１の電位の突き上げ量が大きく、初期化信号ＩＮＩＴの電位はハイレベル電位ＶＤＤまで上昇する。なお、抵抗Ｒ２を削除しても、初期化信号生成回路６２は上記と同様に動作する。

トランジスタＴｒ２９は、ノードｎ２１の電位が突き上げられたときに、ノードｎ２３の電位を（ＶＤＤ−Ｖｔｈ）以下に抑え、トランジスタＴｒ２４、Ｔｒ２７に高電圧が印加されることを防止するために設けられる。トランジスタＴｒ２９を削除し、ノードｎ２１とノードｎ２３を短絡しても、初期化信号生成回路６２は上記と同様に動作する。

図２１は、比較例に係る初期化信号生成回路の回路図である。図２１に示す初期化信号生成回路９６２では、トランジスタＴｒ２４、Ｔｒ２６のソース端子にはローレベル電位ＶＳＳが固定的に印加される。以下に示すように、初期化信号生成回路６２は、初期化信号生成回路９６２よりもノイズに強い。

シフトレジスタを走査線駆動回路として備えた表示装置では、電源回路から供給されるローレベル電位ＶＳＳにノイズが載りやすい。初期化信号生成回路９６２では、トランジスタＴｒ２４のソース端子には、電源回路から供給されたローレベル電位ＶＳＳが印加される。ノードｎ２１、ｎ２３がフローティング状態でハイレベル電位を保持している間に、ローレベル電位ＶＳＳにノイズが載り、ローレベル電位ＶＳＳが一時的に大幅に低下すると、トランジスタＴｒ２４のゲート−ソース間電圧が閾値電圧Ｖｔｈを超え、トランジスタＴｒ２４がオンすることがある。トランジスタＴｒ２４がオンすると、ノードｎ２１、ｎ２３に蓄積された電荷が放電され（ノードｎ２１、ｎ２３からの電荷抜け）、ノードｎ２１、ｎ２３の電位は低下する。ノードｎ２１、ｎ２３の電位がトランジスタのオン電位よりも低くなると、トランジスタＴｒ２１はオフし、出力される初期化信号ＩＮＩＴの電位が不定になるので、シフトレジスタは誤動作する。

また、ノードｎ２２がフローティング状態でハイレベル電位を保持している間に、ローレベル電位ＶＳＳにノイズが載り、ローレベル電位ＶＳＳが一時的に大幅に低下すると、トランジスタＴｒ２６のゲート−ソース間電圧が閾値電圧Ｖｔｈを超え、トランジスタＴｒ２６がオンすることがある。トランジスタＴｒ２６がオンすると、ノードｎ２２に蓄積された電荷が放電され（ノードｎ２２からの電荷抜け）、ノードｎ２２の電位は低下する。ノードｎ２２の電位がトランジスタのオン電位よりも低くなると、トランジスタＴｒ２２はオフし、出力される初期化信号ＩＮＩＴの電位が不定になるので、シフトレジスタは誤動作する。

これに対して初期化信号生成回路６２では、トランジスタＴｒ２４のソース端子には全オン制御信号ＡＯＮが与えられ、トランジスタＴｒ２６のソース端子にはスタート信号ＳＴが与えられる。スタート信号ＳＴと初期化信号ＩＮＩＴは電源回路以外の回路から供給されるので、スタート信号ＳＴと初期化信号ＩＮＩＴにはノイズが載らない。

このため、ノードｎ２１、ｎ２３がフローティング状態でハイレベル電位を保持している間に、電源回路から供給されるローレベル電位ＶＳＳにノイズが載る場合でも、トランジスタＴｒ２４は安定的にオフ状態を保つ。また、ノードｎ２１、ｎ２３がフローティング状態でローレベル電位を保持しているときには、全オン制御信号ＡＯＮはローレベルである。このため、トランジスタＴｒ２４を流れるオフリーク電流によって、ノードｎ２１、ｎ２３の電位は上昇しない。したがって、初期化信号生成回路６２によれば、ノードｎ２１、ｎ２３からの電荷抜けによる誤動作や、ノードｎ２１、ｎ２３の電位の上昇による誤動作を防止することができる。

また、ノードｎ２２がフローティング状態でハイレベル電位を保持している間に、電源回路から供給されるローレベル電位ＶＳＳにノイズが載る場合でも、トランジスタＴｒ２６は安定的にオフ状態を保つ。また、ノードｎ２２がフローティング状態でローレベル電位を保持しているときには、スタート信号ＳＴはローレベルである。このため、トランジスタＴｒ２６を流れるオフリーク電流によって、ノードｎ２２の電位は上昇しない。したがって、初期化信号生成回路６２によれば、ノードｎ２２からの電荷抜けによる誤動作や、ノードｎ２２の電位の上昇に起因する誤動作を防止することができる。

以上に示すように、本実施形態に係るシフトレジスタ６０の単位回路６１は、第２ノード（ノードｎ２）に対応した制御トランジスタ（トランジスタＴｒ１１）を備えている。制御トランジスタの制御端子に与えられる第１制御信号は、全オン出力時にオンレベルになる全オン制御信号ＡＯＮであり、制御トランジスタの第２導通端子に与えられる第２制御は、シフト開始時にオンレベルになるスタート信号ＳＴ、および、全オン制御信号の否定信号ＡＯＮＢのいずれかである。したがって、全オン出力時に第２ノードの電位をオフレベルに制御することができる。また、電源回路から供給される電位に載るノイズによる第２ノードからの電荷抜けを防止し、シフトレジスタ６０の誤動作を防止することができる。

また、単位回路６１のノード制御部は、全オン制御信号の否定信号ＡＯＮＢに応じて第１トランジスタにオン電位を供給するトランジスタＴｒ１５と、第２ノードに接続された導通端子と、第３ノード（ノードｎ４）に接続された導通端子と、全オン制御信号の否定信号ＡＯＮＢが与えられた制御端子とを有するトランジスタＴｒ１４と、全オン制御信号ＡＯＮに応じて第２ノードの電位をオフレベルに制御するトランジスタＴｒ１１とを含んでいる。第２トランジスタの制御端子（トランジスタＴｒ４のゲート端子）、第４トランジスタの第２導通端子（トランジスタＴｒ６のソース端子）、および、第５トランジスタの第２導通端子（トランジスタＴｒ７のソース端子）は、第３ノードに接続される。したがって、通常動作時には、第２ノードと第３ノードは電気的に接続され、第１トランジスタは入力信号に応じて第１ノードの電位をオンレベルに制御する。全オン出力時には、第３ノードの電位はオンレベル、第１および第２ノードの電位はオフレベルになり、出力トランジスタはオフし、出力端子の電位はオンレベルになる。このようにしてシフトレジスタ６０は、通常動作と全オン出力を選択的に行うことができる。

また、図１６に示す回路は、シフトレジスタ６０と、シフトレジスタ６０に供給される制御信号（初期化信号ＩＮＩＴ）を生成する制御信号生成回路（初期化信号生成回路６２）とを備えている。制御信号生成回路は、ノード（ノードｎ２１、ｎ２２）にオン電位を印加するセットトランジスタ（トランジスタＴｒ２３、Ｔｒ２５）と、ノードに接続された第１導通端子と、少なくとも通常動作時にオフレベルになる第１制御信号（スタート信号ＳＴ、全オン制御信号ＡＯＮ）が外部から与えられた制御端子と、第１制御信号がオンレベルのときにオフレベルになる第２制御信号（全オン制御信号ＡＯＮ、スタート信号ＳＴ）が外部から与えられた第２導通端子とを有するリセットトランジスタ（トランジスタＴｒ２４、Ｔｒ２６）とを含んでいる。

したがって、リセットトランジスタの制御端子と第２導通端子に外部から供給された制御信号を与えることにより、電源回路から供給される電位に載るノイズによるノードからの電荷抜けを防止することができる。これにより、制御信号生成回路の誤動作を防止し、シフトレジスタの誤動作を防止することができる。

本実施形態に係るシフトレジスタ６０については、以下の変形例を構成することができる。変形例に係るシフトレジスタの初段の単位回路では、トランジスタＴｒ５のソース端子を初期化端子ＩＮＩＴまたは全オン制御端子ＡＯＮに接続してもよい。

（第７の実施形態）
本発明の第７の実施形態に係るシフトレジスタは、図１に示す構成を有する。ただし、本実施形態に係るシフトレジスタは、単位回路１１に代えて、図２２に示す単位回路７１を備えている。

図２２に示す単位回路７１は、９個のＮチャネル型トランジスタＴｒ１〜Ｔｒ３、Ｔｒ９、Ｔｒ１０、Ｔｒ１２、Ｔｒ１５〜Ｔｒ１７、および、コンデンサＣ１を含んでいる。トランジスタＴｒ１のドレイン端子は、クロック端子ＣＫＡに接続される。トランジスタＴｒ１のソース端子は、トランジスタＴｒ２、Ｔｒ１６のドレイン端子、トランジスタＴｒ１２のソース端子、および、出力端子ＯＵＴに接続される。トランジスタＴｒ１のゲート端子は、トランジスタＴｒ３のソース端子、および、トランジスタＴｒ９、Ｔｒ１０、Ｔｒ１７のドレイン端子に接続される。トランジスタＴｒ３のドレイン端子は、トランジスタＴｒ１５のソース端子に接続される。トランジスタＴｒ２、Ｔｒ１７のゲート端子は、クロック端子ＣＫＢに接続される。トランジスタＴｒ３のゲート端子、トランジスタＴｒ１５のドレイン端子、および、トランジスタＴｒ１７のソース端子は、入力端子ＩＮに接続される。トランジスタＴｒ９、Ｔｒ１６のゲート端子は、初期化端子ＩＮＩＴに接続される。トランジスタＴｒ９のソース端子、トランジスタＴｒ１０、Ｔｒ１２のゲート端子、および、トランジスタＴｒ１２のドレイン端子は、全オン制御端子ＡＯＮに接続される。トランジスタＴｒ１０のソース端子、および、トランジスタＴｒ１５のゲート端子は、全オン制御端子ＡＯＮＢに接続される。トランジスタＴｒ２、Ｔｒ１６のソース端子には、ローレベル電位ＶＳＳが固定的に印加される。コンデンサＣ１は、トランジスタＴｒ１のゲート端子とソース端子の間に設けられ、ブートストラップ容量として機能する。

単位回路７１において、トランジスタＴｒ３、Ｔｒ９、Ｔｒ１０、Ｔｒ１５、Ｔｒ１７は、ノードｎ１の電位を制御するノード制御部として機能する。トランジスタＴｒ１は、クロック端子ＣＫＡに接続されたドレイン端子と、出力端子ＯＵＴに接続されたソース端子と、ノードｎ１に接続されたゲート端子とを有し、出力トランジスタとして機能する。トランジスタＴｒ２は、出力端子ＯＵＴに接続されたドレイン端子と、オフ電位（ローレベル電位ＶＳＳ）が印加されたソース端子と、クロック信号ＣＫＢが与えられたゲート端子とを有し、出力リセットトランジスタとして機能する。

トランジスタＴｒ３は、入力信号ＩＮに応じてノードｎ１の電位をオンレベルに制御する第１トランジスタとして機能する。トランジスタＴｒ１７は、クロック信号ＣＫＢに応じてノードｎ１の電位をオフレベルに制御する第２トランジスタとして機能する。トランジスタＴｒ１２は、全オン制御信号ＡＯＮに応じて出力端子ＯＵＴの電位をオンレベルに制御する。トランジスタＴｒ１６は、初期化信号ＩＮＩＴに応じて出力端子ＯＵＴの電位をオフレベルに制御する。トランジスタＴｒ１５は、全オン制御信号の否定信号ＡＯＮＢに応じて第１トランジスタのドレイン端子に入力信号ＩＮを与える。トランジスタＴｒ１０は、全オン制御信号ＡＯＮに応じてノードｎ１の電位を第１導通端子を介して制御する。トランジスタＴｒ９は、初期化信号ＩＮＩＴに応じてノードｎ１の電位を第１導通端子を介して制御する。トランジスタＴｒ９、Ｔｒ１０は、制御トランジスタとして機能する。

本実施形態に係るシフトレジスタは、初期化信号ＩＮＩＴがハイレベルのときには初期化を行い、初期化信号ＩＮＩＴと全オン制御信号ＡＯＮがローレベルのときには通常動作を行い、全オン制御信号ＡＯＮがハイレベルのときには全オン出力を行う。なお、初期化信号ＩＮＩＴと全オン制御信号ＡＯＮが共にハイレベルになることはない。

本実施形態に係るシフトレジスタは、図３に示すタイミングチャート（ただし、ノードｎ２の電位の変化を除く）に従い動作する。通常動作時には、初期化信号ＩＮＩＴと全オン制御信号ＡＯＮはローレベルであるので、トランジスタＴｒ９、Ｔｒ１０、Ｔｒ１２、Ｔｒ１６はオフする。このため、これらのトランジスタは、シフトレジスタ１０の通常動作に影響を与えない。また、トランジスタＴｒ１５はオンするので、トランジスタＴｒ３のドレイン端子には、入力信号ＩＮが与えられる。

以下、初段の単位回路ＳＲ１の通常動作を説明する。期間ｔ０において、入力信号ＩＮ（スタート信号ＳＴ）はハイレベルに変化する。このため、トランジスタＴｒ３はオンし、ノードｎ１の電位はハイレベルになり、トランジスタＴｒ１はオンする。また、クロック信号ＣＫＢと入力信号ＩＮが共にハイレベルであるので、ノードｎ１の電位はトランジスタＴｒ１７の作用によってもハイレベルになる。このときクロック信号ＣＫＡはローレベルであるので、出力信号ＯＵＴはローレベルのままである。期間ｔ０の後半部で、入力信号ＩＮはローレベルに変化する。このため、トランジスタＴｒ３はオフする。これ以降、ノードｎ１はフローティング状態でハイレベル電位を保持する。

期間ｔ１では、クロック信号ＣＫＡはハイレベルに変化する。このときトランジスタＴｒ１はオン状態であるので、出力信号ＯＵＴはハイレベルになる。ブートストラップ動作により、出力端子ＯＵＴの電位はクロック信号ＣＫＡのハイレベル電位ＶＤＤに等しくなる。期間ｔ１の後半部で、クロック信号ＣＫＡはローレベルに変化する。このため、出力信号ＯＵＴはローレベルになり、ノードｎ１の電位は期間ｔ０と同じ電位（ＶＤＤ−Ｖｔｈ）に戻る。

期間ｔ２では、クロック信号ＣＫＢはハイレベルに変化する。このため、トランジスタＴｒ２、Ｔｒ１７はオンし、出力信号ＯＵＴはローレベルになる。このとき入力信号ＩＮはローレベルであるので、ノードｎ１の電位はローレベルになり、トランジスタＴｒ１はオフする。期間ｔ２の後半部で、クロック信号ＣＫＢはローレベルに変化する。このため、トランジスタＴｒ２、Ｔｒ１７はオフする。

このように単位回路ＳＲ１の出力信号ＯＵＴは、期間ｔ１内のクロック信号ＣＫ１のハイレベル期間でハイレベル（電位はＶＤＤ）になる。第１の実施形態に係るシフトレジスタ１０と同様に、本実施形態に係るシフトレジスタの出力信号Ｏ１〜Ｏｎは、クロック信号ＣＫ１の１／２周期ずつ遅れながら、クロック信号ＣＫ１のハイレベル期間と同じ長さの時間だけ順にハイレベルになる。

初期化時には、初期化信号ＩＮＩＴがハイレベルになる。このため、トランジスタＴｒ９、Ｔｒ１６がオンする。このとき全オン制御信号ＡＯＮはローレベルであるので、ノードｎ１の電位はローレベルになり、トランジスタＴｒ１はオフする。このときトランジスタＴｒ１２もオフするので、出力信号ＯＵＴはトランジスタＴｒ１６の作用によりローレベルになる。

全オン制御時には、全オン制御信号ＡＯＮがハイレベル、否定信号ＡＯＮＢがローレベルになる。このため、トランジスタＴｒ１０、Ｔｒ１２はオンし、トランジスタＴｒ１５はオフする。このとき否定信号ＡＯＮＢはローレベルであるので、ノードｎ１の電位はトランジスタＴｒ１０の作用によりローレベルになり、トランジスタＴｒ１はオフする。このときトランジスタＴｒ１６もオフするので、出力信号ＯＵＴはトランジスタＴｒ１２の作用によりハイレベルになる。

単位回路７１では、トランジスタＴｒ１０のソース端子には否定信号ＡＯＮＢが与えられ、トランジスタＴｒ９のソース端子には全オン制御信号ＡＯＮが与えられる。全オン制御信号ＡＯＮＢと否定信号ＡＯＮＢは、外部に設けられた表示制御回路から供給される。このため、全オン制御信号ＡＯＮＢと否定信号ＡＯＮＢにはノイズがほとんど載らない。したがって、第１保持期間（ノードｎ１がフローティング状態でハイレベル電位を保持する期間）において、電源回路から供給されるローレベル電位ＶＳＳにノイズが載る場合でも、トランジスタＴｒ９、Ｔｒ１０は安定的にオフ状態を保つ。したがって、本実施形態に係るシフトレジスタによれば、第１保持期間におけるノードｎ１からの電荷抜けを防止し、誤動作を防止することができる。

なお、トランジスタＴｒ１０のソース端子に否定信号ＡＯＮＢに代えて、初期化信号ＩＮＩＴやスタート信号ＳＴを与えてもよい。また、トランジスタＴｒ９のソース端子に全オン制御信号ＡＯＮに代えて、スタート信号ＳＴを与えてもよく、初期化信号の否定信号を与えてもよい。これら変形例に係るシフトレジスタでも、本実施形態に係るシフトレジスタと同様の効果が得られる。

以上に示すように、本実施形態に係るシフトレジスタの単位回路７１は、クロック信号を入力するためのクロック端子に接続された第１導通端子と、クロック信号を出力するための出力端子に接続された第２導通端子と、第１ノード（ノードｎ１）に接続された制御端子とを有する出力トランジスタ（トランジスタＴｒ１）と、出力端子に接続された第１導通端子と、オフ電位が印加された第２導通端子と、第２クロック信号が与えられた制御端子とを有する出力リセットトランジスタ（トランジスタＴｒ２）と、第１ノードの電位を制御するノード制御部（トランジスタＴｒ３、Ｔｒ９、Ｔｒ１０、Ｔｒ１５、Ｔｒ１７）とを備えている。ノード制御部は、第１ノードの電位を第１導通端子を介して制御する制御トランジスタ（トランジスタＴｒ９、Ｔｒ１０）を含んでいる。制御トランジスタは、外部から供給される制御信号のうち少なくとも通常動作時にオフレベルになる第１制御信号（初期化信号ＩＮＩＴ、全オン制御信号ＡＯＮ）が与えられた制御端子と、外部から供給される制御信号のうち第１制御信号がオンレベルのときにオフレベルになる第２制御信号（全オン制御信号ＡＯＮ、否定信号ＡＯＮＢ）が与えられた第２導通端子とを有する。

このように制御トランジスタを設けることにより、第１制御信号がオンレベルのときに第１ノードの電位をオフレベルに制御することができる。また、制御トランジスタの制御端子と第２導通端子に外部から供給された制御信号を与えることにより、電源回路から供給される電位に載るノイズによる第１ノードからの電荷抜けを防止し、シフトレジスタの誤動作を防止することができる。

また、第１制御信号は、全オン出力時にオンレベルになる全オン制御信号であり、第２制御信号は、初期化時にオンレベルになる初期化信号、全オン制御信号の否定信号、および、シフト開始時にオンレベルになるスタート信号のいずれかである。したがって、全オン出力時に第１ノードの電位をオフレベルに制御することができる。

また、第１制御信号は、初期化時にオンレベルになる初期化信号であり、第２制御信号は、全オン出力時にオンレベルになる全オン制御信号、シフト開始時にオンレベルになるスタート信号、および、初期化信号の否定信号のいずれかである。したがって、初期化時に第１ノードの電位をオフレベルに制御することができる。

また、ノード制御部は、単位回路の入力信号に応じて第１ノードの電位をオンレベルに制御する第１トランジスタ（トランジスタＴｒ３）と、第２クロック信号に応じて第１ノードの電位をオフレベルに制御する第２トランジスタ（トランジスタＴｒ１７）をと含んでいる。したがって、入力信号と第２クロック信号に基づき、単位回路の状態を第１ノードの電位がオンレベルである状態と、第１ノードの電位がオフレベルである状態とに切り替えることができる。

また、単位回路は、全オン制御信号に応じて出力端子の電位をオンレベルに制御するトランジスタＴｒ１２と、初期化時にオンレベルになる初期化信号に応じて出力端子の電位をオフレベルに制御するトランジスタＴｒ１６とを備えている。ノード制御部は、全オン制御信号の否定信号に応じて第１トランジスタの第１導通端子（トランジスタＴｒ３のドレイン端子）に入力信号を与えるトランジスタＴｒ１５を含んでいる。したがって、初期化時に出力端子の電位をオフレベルに制御し、全オン制御時に出力端子の電位をオンレベルに制御し、通常動作時に第１トランジスタの第１導通端子に入力信号を与えることができる。

本実施形態に係るシフトレジスタについては、以下の変形例を構成することができる。変形例に係るシフトレジスタの単位回路では、ノード制御部は、トランジスタＴｒ１のゲート端子に接続された導通端子と、トランジスタＴｒ３のソース端子、および、トランジスタＴｒ９、Ｔｒ１０、Ｔｒ１７のドレイン端子に接続された導通端子と、ハイレベル電位ＶＤＤが固定的に印加された制御端子（ゲート端子）とを有するトランジスタを含んでいてもよい。これにより、トランジスタＴｒ３、Ｔｒ９、Ｔｒ１０、Ｔｒ１７の端子間に高電圧が印加されることを防止することができる。

（第８の実施形態）
第８の実施形態では、１個の単位回路から複数の出力信号を出力するシフトレジスタについて説明する。第１の実施形態に係るシフトレジスタ１０と同様に、本実施形態に係るシフトレジスタは、初期化信号ＩＮＩＴがハイレベルのときには初期化を行い、初期化信号ＩＮＩＴと全オン制御信号ＡＯＮがローレベルのときには通常動作を行い、全オン制御信号ＡＯＮがハイレベルのときには全オン出力を行う。

図２３は、本実施形態の第１例に係るシフトレジスタの構成を示すブロック図である。図２３に示すシフトレジスタ８０は、（ｎ／２）個の単位回路８１を多段接続した構成を有する。単位回路８１は、入力端子ＩＮ、クロック端子ＣＫＡ、ＣＫＢ、ＣＫＣ、初期化端子ＩＮＩＴ、全オン制御端子ＡＯＮ、ＡＯＮＢ、および、出力端子ＯＵＴ１、ＯＵＴ２を有する。シフトレジスタ８０には外部から、スタート信号ＳＴ、３相のクロック信号ＣＫ１〜ＣＫ３、初期化信号ＩＮＩＴ、全オン制御信号ＡＯＮ、および、否定信号ＡＯＮＢが供給される。シフトレジスタ８０は、３相のクロック信号に基づき動作し、１個の単位回路から２個の出力信号を出力する。

スタート信号ＳＴは、初段の単位回路８１の入力端子ＩＮに与えられる。初期化信号ＩＮＩＴ、全オン制御信号ＡＯＮ、および、否定信号ＡＯＮＢは、第１の実施形態に係るシフトレジスタ１０と同じ態様で（ｎ／２）個の単位回路８１に与えられる。１以上ｎ／３以下の整数をｋとしたとき、クロック信号ＣＫ１は、（３ｋ−２）段目の単位回路８１のクロック端子ＣＫＡ、（３ｋ−１）段目の単位回路８１のクロック端子ＣＫＢ、および、３ｋ段目の単位回路８１のクロック端子ＣＫＣに与えられる。クロック信号ＣＫ２は、（３ｋ−２）段目の単位回路８１のクロック端子ＣＫＢ、（３ｋ−１）段目の単位回路８１のクロック端子ＣＫＣ、および、３ｋ段目の単位回路８１のクロック端子ＣＫＡに与えられる。クロック信号ＣＫ３は、（３ｋ−２）段目の単位回路８１のクロック端子ＣＫＣ、（３ｋ−１）段目の単位回路８１のクロック端子ＣＫＡ、および、３ｋ段目の単位回路８１のクロック端子ＣＫＢに与えられる。単位回路８１の出力信号ＯＵＴ１、ＯＵＴ２は、出力信号Ｏ１〜Ｏｎとして外部に出力される。出力信号ＯＵＴ２は、次段の単位回路８１の入力端子ＩＮに与えられる。

図２４は、単位回路８１の回路図である。図２４に示す単位回路８１は、単位回路１３（図６）において、出力端子ＯＵＴを出力端子ＯＵＴ１に名称変更し、トランジスタＴｒ１６、Ｔｒ１ｂ、Ｔｒ２ｂ、Ｔｒ８ｂ、Ｔｒ１２ｂ、Ｔｒ１３ｂ、Ｔｒ１６ｂとコンデンサＣ１ｂを追加し、トランジスタＴｒ６のゲート端子の接続先をクロック端子ＣＫＣに変更したものである。トランジスタＴｒ１６のドレイン端子は出力端子ＯＵＴ１などに接続され、トランジスタＴｒ１６のソース端子にはローレベル電位ＶＳＳが印加され、トランジスタＴｒ１６のゲート端子は初期化端子ＩＮＩＴに接続される。トランジスタＴｒ１ｂ、Ｔｒ２ｂ、Ｔｒ８ｂ、Ｔｒ１２ｂ、Ｔｒ１３ｂ、Ｔｒ１６ｂとコンデンサＣ１ｂは、トランジスタＴｒ１、Ｔｒ２、Ｔｒ８、Ｔｒ１２、Ｔｒ１３、Ｔｒ１６とコンデンサＣ１と同じ態様に接続される。ただし、トランジスタＴｒ１ｂのドレイン端子は、クロック端子ＣＫＢに接続される。

図２５は、シフトレジスタ８０の通常動作時のタイミングチャートである。図２５に示すように、通常動作時には、クロック信号ＣＫ１は、所定の周期でハイレベルとローレベルになる。クロック信号ＣＫ１のハイレベル期間は、１／３周期よりも短い。クロック信号ＣＫ２はクロック信号ＣＫ１を１／３周期遅延させた信号であり、クロック信号ＣＫ３はクロック信号ＣＫ１を２／３周期遅延させた信号である。スタート信号ＳＴは、期間ｔ０内のクロック信号ＣＫ３のハイレベル期間でハイレベルになる。

通常動作時には、初期化信号ＩＮＩＴと全オン制御信号ＡＯＮはローレベルであるので、トランジスタＴｒ７、Ｔｒ１０〜Ｔｒ１２、Ｔｒ１６、Ｔｒ１２ｂ、Ｔｒ１６ｂはオフする。このため、これらのトランジスタは、シフトレジスタ８０の通常動作に影響を与えない。トランジスタＴｒ３のドレイン端子には、ハイレベルの否定信号ＡＯＮＢが与えられる。

以下、初段の単位回路ＳＲ１の通常動作を説明する。期間ｔ０、ｔ１では、単位回路ＳＲ１は、第１の実施形態に係るシフトレジスタ１０の初段の単位回路１１と同様に動作する。期間ｔ０において、単位回路ＳＲ１の入力信号ＩＮ（スタート信号ＳＴ）はハイレベルに変化する。このため、ノードｎ１、ｎ１ｂ、ｎ３の電位は（ＶＤＤ−Ｖｔｈ）になり、ノードｎ２の電位はローレベル電位ＶＳＳに近い電位になり、トランジスタＴｒ１、Ｔｒ１ｂはオンする。期間ｔ０では、単位回路ＳＲ１のクロック信号ＣＫＡ、ＣＫＢ（クロック信号ＣＫ１、ＣＫ２）はローレベルであるので、出力信号ＯＵＴ１、ＯＵＴ２はローレベルのままである。期間ｔ０の後半部で、入力信号ＩＮはローレベルに変化する。これ以降、ノードｎ１、ｎ１ｂ、ｎ３はフローティング状態でハイレベル電位を保持する。

期間ｔ１では、単位回路ＳＲ１のクロック信号ＣＫＡはハイレベルに変化する。このとき、ノードｎ１の電位はブートストラップ動作によって（ＶＤＤ−Ｖｔｈ）よりも高くなり、出力端子ＯＵＴ１の電位はクロック信号ＣＫＡのハイレベル電位ＶＤＤに等しくなる。期間ｔ１の後半部で、クロック信号ＣＫＡはローレベルに変化する。このため、出力信号ＯＵＴ１はローレベルになり、ノードｎ１の電位は（ＶＤＤ−Ｖｔｈ）に戻る。

期間ｔ２では、単位回路ＳＲ１のクロック信号ＣＫＢはハイレベルに変化する。このとき、ノードｎ１ｂの電位はブートストラップ動作によって（ＶＤＤ−Ｖｔｈ）よりも高くなり、出力端子ＯＵＴ２の電位はクロック信号ＣＫＢのハイレベル電位ＶＤＤに等しくなる。期間ｔ２の後半部で、クロック信号ＣＫＢはローレベルに変化する。このため、出力信号ＯＵＴ２はローレベルになり、ノードｎ１ｂの電位は（ＶＤＤ−Ｖｔｈ）に戻る。

期間ｔ３では、単位回路ＳＲ１のクロック信号ＣＫＣ（クロック信号ＣＫ３）はハイレベルに変化する。このため、ノードｎ２の電位はハイレベル、ノードｎ１、ｎ１ｂ、ｎ３の電位はローレベルになり、トランジスタＴｒ１、Ｔｒ１ｂはオフし、トランジスタＴｒ２、Ｔｒ２ｂはオンする。出力信号ＯＵＴ１、ＯＵＴ２は、ローレベルに固定される。期間ｔ３の後半部で、クロック信号ＣＫＣはローレベルに変化する。これ以降、ノードｎ２はフローティング状態でハイレベル電位を保持する。

単位回路ＳＲ１の出力信号ＯＵＴ１は、期間ｔ１内のクロック信号ＣＫ１のハイレベル期間でハイレベル（電位はＶＤＤ）になる。単位回路ＳＲ１の出力信号ＯＵＴ２は、期間ｔ２内のクロック信号ＣＫ２のハイレベル期間でハイレベル（電位はＶＤＤ）になる。このように単位回路ＳＲ１は、クロック信号ＣＫ１の１／３周期だけ遅らせて、２個の出力信号ＯＵＴ１、ＯＵＴ２を順にハイレベルにする。２段目以降の単位回路ＳＲ２〜ＳＲｎ／２は、前段の単位回路８１からクロック信号ＣＫ１の２／３周期だけ遅れて同様に動作する。したがって、シフトレジスタ８０の出力信号Ｏ１〜Ｏｎは、クロック信号ＣＫ１の１／３周期ずつ遅れながら、クロック信号ＣＫ１のハイレベル期間と同じ長さの時間だけ順にハイレベルになる。

シフトレジスタ８０は、初期化時および全オン出力時に、第１の実施形態に係るシフトレジスタ１０と同様に動作する。なお、トランジスタＴｒ１６、Ｔｒ１６ｂは、初期化信号ＩＮＩＴがハイレベルに変化したときに、出力信号ＯＵＴ１、ＯＵＴ２を直ちにローレベルにするために設けられている。

トランジスタＴｒ１６、Ｔｒ１６ｂを含まない単位回路でも、初期化信号ＩＮＩＴがハイレベルに変化すると、時間はかかるが、出力信号ＯＵＴ１、ＯＵＴ２は最終的にローレベルになる。初期化を行う前に出力信号ＯＵＴ１、ＯＵＴ２がハイレベルである場合、トランジスタＴｒ８、Ｔｒ８ｂはオン状態にある。このため、初期化信号ＩＮＩＴがハイレベルに変化すると、ノードｎ２にはトランジスタＴｒ７を介してハイレベル電位が印加され、トランジスタＴｒ８、Ｔｒ８ｂを介してローレベル電位が印加されるので、ノードｎ２の電位は中間電位になる。このため、トランジスタＴｒ２、Ｔｒ２ｂは少しだけオン状態に近づき、出力端子ＯＵＴ１、ＯＵＴ２の電位は少しだけローレベルに近づき、トランジスタＴｒ８、Ｔｒ８ｂは少しだけオフ状態に近づく。以上の動作を繰り返すことにより、最終的にトランジスタＴｒ８、Ｔｒ８ｂはオフし、ノードｎ２の電位はハイレベル、出力信号ＯＵＴ１、ＯＵＴ２はローレベルになる。

図２６は、本実施形態の第２例に係るシフトレジスタの構成を示すブロック図である。図２６に示すシフトレジスタ８２は、（ｎ／３）個の単位回路８３を多段接続した構成を有する。単位回路８３は、入力端子ＩＮ、クロック端子ＣＫＡ、ＣＫＢ、ＣＫＣ、ＣＫＤ、初期化端子ＩＮＩＴ、全オン制御端子ＡＯＮ、ＡＯＮＢ、および、出力端子ＯＵＴ１〜ＯＵＴ３を有する。シフトレジスタ８２には外部から、スタート信号ＳＴ、４相のクロック信号ＣＫ１〜ＣＫ４、初期化信号ＩＮＩＴ、全オン制御信号ＡＯＮ、および、否定信号ＡＯＮＢが供給される。シフトレジスタ８２は、４相のクロック信号に基づき動作し、１個の単位回路から３個の出力信号を出力する。

スタート信号ＳＴは、初段の単位回路８３の入力端子ＩＮに与えられる。初期化信号ＩＮＩＴ、全オン制御信号ＡＯＮ、および、否定信号ＡＯＮＢは、第１の実施形態に係るシフトレジスタ１０と同じ態様で（ｎ／３）個の単位回路８３に与えられる。１以上ｎ／４以下の整数をｋとしたとき、クロック信号ＣＫ１は、（４ｋ−３）段目の単位回路８３のクロック端子ＣＫＡ、（４ｋ−２）段目の単位回路８３のクロック端子ＣＫＢ、（４ｋ−１）段目の単位回路８３のクロック端子ＣＫＣ、および、４ｋ段目の単位回路８３のクロック端子ＣＫＤに与えられる。クロック信号ＣＫ２は、（４ｋ−３）段目の単位回路８３のクロック端子ＣＫＢ、（４ｋ−２）段目の単位回路８３のクロック端子ＣＫＣ、（４ｋ−１）段目の単位回路８３のクロック端子ＣＫＤ、および、４ｋ段目の単位回路８３のクロック端子ＣＫＡに与えられる。クロック信号ＣＫ３は、（４ｋ−３）段目の単位回路８３のクロック端子ＣＫＣ、（４ｋ−２）段目の単位回路８３のクロック端子ＣＫＤ、（４ｋ−１）段目の単位回路８３のクロック端子ＣＫＡ、および、４ｋ段目の単位回路８３のクロック端子ＣＫＢに与えられる。クロック信号ＣＫ４は、（４ｋ−３）段目の単位回路８３のクロック端子ＣＫＤ、（４ｋ−２）段目の単位回路８３のクロック端子ＣＫＡ、（４ｋ−１）段目の単位回路８３のクロック端子ＣＫＢ、および、４ｋ段目の単位回路８３のクロック端子ＣＫＣに与えられる。単位回路８３の出力信号ＯＵＴ１〜ＯＵＴ３は、出力信号Ｏ１〜Ｏｎとして外部に出力される。出力信号ＯＵＴ３は、次段の単位回路８３の入力端子ＩＮに与えられる。

図２７は、単位回路８３の回路図である。図２７に示す単位回路８３は、単位回路８１に対して、トランジスタＴｒ１ｃ、Ｔｒ２ｃ、Ｔｒ８ｃ、Ｔｒ１２ｃ、Ｔｒ１３ｃ、Ｔｒ１６ｃとコンデンサＣ１ｃを追加し、トランジスタＴｒ６のゲート端子の接続先をクロック端子ＣＫＤに変更したものである。トランジスタＴｒ１ｃ、Ｔｒ２ｃ、Ｔｒ８ｃ、Ｔｒ１２ｃ、Ｔｒ１３ｃ、Ｔｒ１６ｃとコンデンサＣ１ｃは、トランジスタＴｒ１、Ｔｒ２、Ｔｒ８、Ｔｒ１２、Ｔｒ１３、Ｔｒ１６とコンデンサＣ１と同じ態様に接続される。ただし、トランジスタＴｒ１ｃのドレイン端子は、クロック端子ＣＫＣに接続される。

図２８は、シフトレジスタ８２の通常動作時のタイミングチャートである。図２８に示すように、通常動作時には、クロック信号ＣＫ１は、所定の周期でハイレベルとローレベルになる。クロック信号ＣＫ１のハイレベル期間は、１／４周期よりも短い。クロック信号ＣＫ２はクロック信号ＣＫ１を１／４周期遅延させた信号であり、クロック信号ＣＫ３はクロック信号ＣＫ１を１／２周期遅延させた信号であり、クロック信号ＣＫ４はクロック信号ＣＫ１を３／４周期遅延させた信号である。スタート信号ＳＴは、期間ｔ０内のクロック信号ＣＫ４のハイレベル期間でハイレベルになる。

通常動作時には、初期化信号ＩＮＩＴと全オン制御信号ＡＯＮはローレベルであるので、トランジスタＴｒ７、Ｔｒ１０〜Ｔｒ１２、Ｔｒ１６、Ｔｒ１２ｂ、Ｔｒ１６ｂ、Ｔｒ１２ｃ、Ｔｒ１６ｃはオフする。このため、これらのトランジスタは、シフトレジスタ８２の通常動作に影響を与えない。トランジスタＴｒ３のドレイン端子には、ハイレベルの否定信号ＡＯＮＢが与えられる。

シフトレジスタ８２は、通常動作時にシフトレジスタ８０と同様に動作する。単位回路ＳＲ１の出力信号ＯＵＴ１は、期間ｔ１内のクロック信号ＣＫ１のハイレベル期間でハイレベル（電位はＶＤＤ）になる。単位回路ＳＲ１の出力信号ＯＵＴ２は、期間ｔ２内のクロック信号ＣＫ２のハイレベル期間でハイレベル（電位はＶＤＤ）になる。単位回路ＳＲ１の出力信号ＯＵＴ３は、期間ｔ３内のクロック信号ＣＫ３のハイレベル期間でハイレベル（電位はＶＤＤ）になる。このように初段の単位回路ＳＲ１は、クロック信号ＣＫ１の１／４周期だけ遅らせて、３個の出力信号ＯＵＴ１〜ＯＵＴ３を順にハイレベルにする。２段目以降の単位回路ＳＲ２〜ＳＲｎ／３は、前段の単位回路８３からクロック信号ＣＫ１の３／４周期だけ遅れて同様に動作する。したがって、シフトレジスタ８２の出力信号Ｏ１〜Ｏｎは、クロック信号ＣＫ１の１／４周期ずつ遅れながら、クロック信号ＣＫ１のハイレベル期間と同じ長さの時間だけ順にハイレベルになる。シフトレジスタ８２は、初期化時および全オン出力時に、第１の実施形態に係るシフトレジスタ１０と同様に動作する。

図２９は、本実施形態の第３例に係るシフトレジスタの構成を示すブロック図である。図２９に示すシフトレジスタ８４は、（ｎ／２）個の単位回路８１を多段接続した構成を有する。シフトレジスタ８４には外部から、スタート信号ＳＴ、４相のクロック信号ＣＫ１〜ＣＫ４、初期化信号ＩＮＩＴ、全オン制御信号ＡＯＮ、および、否定信号ＡＯＮＢが供給される。シフトレジスタ８４は、４相のクロック信号に基づき動作し、１個の単位回路から２個の出力信号を出力する。

スタート信号ＳＴは、初段の単位回路８１の入力端子ＩＮに与えられる。初期化信号ＩＮＩＴ、全オン制御信号ＡＯＮ、および、否定信号ＡＯＮＢは、第１の実施形態に係るシフトレジスタ１０と同じ態様で（ｎ／２）個の単位回路８１に与えられる。クロック信号ＣＫ１は、奇数段目の単位回路８１のクロック端子ＣＫＡと、偶数段目の単位回路８１のクロック端子ＣＫＣとに与えられる。クロック信号ＣＫ２は、奇数段目の単位回路８１のクロック端子ＣＫＢに与えられる。クロック信号ＣＫ３は、奇数段目の単位回路８１のクロック端子ＣＫＣと、偶数段目の単位回路８１のクロック端子ＣＫＡとに与えられる。クロック信号ＣＫ４は、偶数段目の単位回路８１のクロック端子ＣＫＢに与えられる。単位回路８１の出力信号ＯＵＴ１、ＯＵＴ２は、出力信号Ｏ１〜Ｏｎとして外部に出力される。出力信号ＯＵＴ２は、次段の単位回路８１の入力端子ＩＮに与えられる。

図３０は、シフトレジスタ８４の通常動作時のタイミングチャートである。図３０に示すように、スタート信号ＳＴとクロック信号ＣＫ１〜ＣＫ４は、シフトレジスタ８２の場合と同様に変化する。シフトレジスタ８４は、通常動作時にシフトレジスタ８０、８２と同様に動作する。単位回路ＳＲ１の出力信号ＯＵＴ１は、期間ｔ１内のクロック信号ＣＫ１のハイレベル期間でハイレベル（電位はＶＤＤ）になる。単位回路ＳＲ１の出力信号ＯＵＴ２は、期間ｔ２内のクロック信号ＣＫ２のハイレベル期間でハイレベル（電位はＶＤＤ）になる。このように初段の単位回路ＳＲ１は、クロック信号ＣＫ１の１／４周期だけ遅らせて、２個の出力信号ＯＵＴ１、ＯＵＴ２を順にハイレベルにする。２段目以降の単位回路ＳＲ２〜ＳＲｎ／２は、前段の単位回路８１からクロック信号ＣＫ１の１／２周期だけ遅れて同様に動作する。したがって、シフトレジスタ８４の出力信号Ｏ１〜Ｏｎは、クロック信号ＣＫ１の１／４周期ずつ遅れながら、クロック信号ＣＫ１のハイレベル期間と同じ長さの時間だけ順にハイレベルになる。シフトレジスタ８４は、初期化時および全オン出力時に、第１の実施形態に係るシフトレジスタ１０と同様に動作する。

図３１は、本実施形態の第４例に係るシフトレジスタの構成を示すブロック図である。図３１に示すシフトレジスタ８６は、（ｎ／２）個の単位回路８１を多段接続した構成を有する。シフトレジスタ８６には外部から、スタート信号ＳＴ、４相のクロック信号ＣＫ１〜ＣＫ４、初期化信号ＩＮＩＴ、全オン制御信号ＡＯＮ、および、否定信号ＡＯＮＢが供給される。シフトレジスタ８６は、４相のクロック信号に基づき動作し、１個の単位回路から２個の出力信号を出力する。

スタート信号ＳＴは、初段の単位回路８１の入力端子ＩＮに与えられる。初期化信号ＩＮＩＴ、全オン制御信号ＡＯＮ、および、否定信号ＡＯＮＢは、第１の実施形態に係るシフトレジスタ１０と同じ態様で（ｎ／２）個の単位回路８１に与えられる。クロック信号ＣＫ１は、奇数段目の単位回路８１のクロック端子ＣＫＡに与えられる。クロック信号ＣＫ２は、奇数段目の単位回路８１のクロック端子ＣＫＢと、偶数段目の単位回路８１のクロック端子ＣＫＣとに与えられる。クロック信号ＣＫ３は、偶数段目の単位回路８１のクロック端子ＣＫＡに与えられる。クロック信号ＣＫ４は、奇数段目の単位回路８１のクロック端子ＣＫＣと、偶数段目の単位回路８１のクロック端子ＣＫＢとに与えられる。単位回路８１の出力信号ＯＵＴ１、ＯＵＴ２は、出力信号Ｏ１〜Ｏｎとして外部に出力される。出力信号ＯＵＴ２は、次段の単位回路８１の入力端子ＩＮに与えられる。

図３２は、シフトレジスタ８６の通常動作時のタイミングチャートである。図３２に示すように、スタート信号ＳＴとクロック信号ＣＫ１〜ＣＫ４は、シフトレジスタ８２、８４の場合と同様に変化する。シフトレジスタ８６は、通常動作時にシフトレジスタ８０、８２、８４と同様に動作する。単位回路ＳＲ１の出力信号ＯＵＴ１は、期間ｔ１内のクロック信号ＣＫ１のハイレベル期間でハイレベル（電位はＶＤＤ）になる。単位回路ＳＲ１の出力信号ＯＵＴ２は、期間ｔ２内のクロック信号ＣＫ２のハイレベル期間でハイレベル（電位はＶＤＤ）になる。このように初段の単位回路ＳＲ１は、クロック信号ＣＫ１の１／４周期だけ遅らせて、２個の出力信号ＯＵＴ１、ＯＵＴ２を順にハイレベルにする。２段目以降の単位回路ＳＲ２〜ＳＲｎ／２は、前段の単位回路８１からクロック信号ＣＫ１の１／２周期だけ遅れて同様に動作する。したがって、シフトレジスタ８６の出力信号Ｏ１〜Ｏｎは、クロック信号ＣＫ１の１／４周期ずつ遅れながら、クロック信号ＣＫ１のハイレベル期間と同じ長さの時間だけ順にハイレベルになる。なお、シフトレジスタ８６では、シフトレジスタ８４と比べて、ノードｎ１、ｎ１ｂの電位がハイレベルで、ノードｎ２の電位がローレベルである期間が、クロック信号ＣＫ１の１／４周期だけ長い。シフトレジスタ８６は、初期化時および全オン出力時に、第１の実施形態に係るシフトレジスタ１０と同様に動作する。

１個の単位回路から複数の出力信号を出力するシフトレジスタでは、第１保持期間（ノードｎ１、ｎ３などがフローティング状態でハイレベル電位を保持する期間）が長くなる。例えば、図２８では、期間ｔ０〜ｔ３が初段の単位回路８３の第１保持期間になる。このため、ノイズ対策を行わないシフトレジスタは、第１保持期間におけるノードｎ１、ｎ３からの電荷抜けによって誤動作することがある。

これに対して、本実施形態に係るシフトレジスタ８０、８２、８４、８６では、トランジスタＴｒ１０、Ｔｒ１１のソース端子には初期化信号ＩＮＩＴが与えられる。初期化信号ＩＮＩＴは電源回路以外の回路から供給されるので、初期化信号ＩＮＩＴにはノイズが載らない。このため、第１保持期間において、電源回路から供給されるローレベル電位ＶＳＳにノイズが載る場合でも、トランジスタＴｒ１０は安定的にオフ状態を保つ。したがって、本実施形態に係るシフトレジスタ８０、８２、８４、８６によれば、第１保持期間におけるノードｎ１、ｎ３からの電荷抜けを防止し、誤動作を防止することができる。

以上に示すように、本実施形態に係るシフトレジスタ８０、８２、８４、８６では、単位回路８１、８３は、出力トランジスタ、および、出力リセットトランジスタ（トランジスタＴｒ１、Ｔｒ２）を複数個ずつ備える。したがって、１個の単位回路から複数の信号を出力することにより、シフトレジスタの回路量を削減することができる。

本実施形態に係るシフトレジスタ８０、８２、８４、８６については、以下の変形例を構成することができる。変形例に係るシフトレジスタの単位回路では、トランジスタＴｒ１０、Ｔｒ１１のソース端子を全オン制御端子ＡＯＮＢまたはスタート端子ＳＴに接続してもよい。また、上記と同様の方法を用いて、５相以上のクロック信号に基づき動作し、１個の単位回路から複数の出力信号を出力する他のシフトレジスタを構成してもよい。シフトレジスタ８０、８６の単位回路８１やシフトレジスタ８２の単位回路８３のように、トランジスタＴｒ５、Ｔｒ６が共にオンする単位回路には、トランジスタＴｒ６とノードｎ２の間に抵抗Ｒ１を設ける必要がある。これに対して、シフトレジスタ８４の単位回路８１のように、トランジスタＴｒ５、Ｔｒ６が共にオンすることがない単位回路には抵抗Ｒ１を設ける必要がない。

（第９の実施形態）
本発明の第９の実施形態に係るシフトレジスタは、図１に示す構成を有する。ただし、本実施形態に係るシフトレジスタは、単位回路１１に代えて、図３３に示す単位回路９１を備えている。単位回路９１は、単位回路１１をＰチャネル型トランジスタを用いて構成したものである。単位回路９１は、１２個のＰチャネル型トランジスタＴｒｐ１〜Ｔｒｐ８、Ｔｒｐ１０〜Ｔｒｐ１３、コンデンサＣ１、および、抵抗Ｒ１を含んでいる。

一般に、Ｎチャネル型トランジスタを用いて構成された回路をＰチャネル型トランジスタを用いて構成するためには、Ｎチャネル型トランジスタをＰチャネル型トランジスタに置換し、電源の極性を入れ替え（ハイレベル電位ＶＤＤとローレベル電位ＶＳＳを逆にする）、入力信号の極性を反転させればよい（ハイレベルとローレベルを逆にする）。図３４は、本実施形態に係るシフトレジスタのタイミングチャートである。図３４に示すタイミングチャートは、図３に示すタイミングチャートについて、信号とノードの電位の極性を反転させたものである。

本実施形態に係るシフトレジスタによれば、Ｐチャネル型トランジスタを用いて構成されたシフトレジスタについて、電源回路から供給されるハイレベル電位ＶＤＤに載るノイズによる誤動作を防止することができる。なお、ここでは、例として、第１の実施形態に係る単位回路１１をＰチャネル型トランジスタを用いて構成する場合について説明したが、第２〜第８の実施形態に係る単位回路についても同様の方法を適用することができる。

（第１０の実施形態）
第１０の実施形態では、シフトレジスタを備えた表示装置の例を説明する。図３５は、本実施形態に係る液晶表示装置の構成を示すブロック図である。図３５に示す液晶表示装置１００は、ｎ本の走査線ＧＬ１〜ＧＬｎ、ｍ本（ｍは２以上の整数）のデータ線ＳＬ１〜ＳＬｍ、（ｍ×ｎ）個の画素回路１０１、表示制御回路１０２、シフトレジスタ１０３、および、データ線駆動回路１０４を備えている。シフトレジスタ１０３は、走査線駆動回路として機能する。シフトレジスタ１０３には、上述したシフトレジスタのいずれかが使用される。図３５では、第１の実施形態に係るシフトレジスタ１０が使用される。

走査線ＧＬ１〜ＧＬｎは互いに平行に配置され、データ線ＳＬ１〜ＳＬｍは走査線ＧＬ１〜ＧＬｎと直交するように互いに平行に配置される。（ｍ×ｎ）個の画素回路１０１は、走査線ＧＬ１〜ＧＬｎとデータ線ＳＬ１〜ＳＬｍの交点に対応して配置される。画素回路１０１は、Ｎチャネル型トランジスタＴｗ（書き込み制御トランジスタ）、液晶容量Ｃｌｃ、および、補助容量Ｃｃｓを含んでいる。トランジスタＴｗのゲート端子は１本の走査線に接続され、トランジスタＴｗのソース端子は１本のデータ線に接続される。トランジスタＴｗのドレイン端子は、液晶容量Ｃｌｃと補助容量Ｃｃｓの一端に接続される。補助容量Ｃｃｓの他端は、補助容量線ＣＳに接続される。

以下、画素回路１０１の配置領域を表示領域という。シフトレジスタ１０３は、表示領域の一辺（図３５では左辺）に沿って配置される。データ線駆動回路１０４は、表示領域の他の一辺（図３５では上辺）に沿って配置される。表示制御回路１０２は、シフトレジスタ１０３に対してスタート信号ＳＴ、２相のクロック信号ＣＫ１、ＣＫ２、初期化信号ＩＮＩＴ、全オン制御信号ＡＯＮ、および、否定信号ＡＯＮＢを供給し、データ線駆動回路１０４に対して制御信号ＳＣとデータ信号ＤＴを供給する。

シフトレジスタ１０３の出力端子Ｏ１〜Ｏｎは、それぞれ、走査線ＧＬ１〜ＧＬｎの一端（図３５では左端）に接続される。シフトレジスタ１０３は、初期化信号ＩＮＩＴ、全オン制御信号ＡＯＮ、および、否定信号ＡＯＮＢに応じて、初期化、通常動作、および、全オン出力を選択的に行う。シフトレジスタ１０３は、通常動作時には、スタート信号ＳＴと２相のクロック信号ＣＫ１、ＣＫ２に基づき、走査線ＧＬ１〜ＧＬｎを駆動する。データ線駆動回路１０４は、制御信号ＳＣとデータ信号ＤＴに基づき、データ線ＳＬ１〜ＳＬｍを駆動する。

シフトレジスタ１０３の出力信号Ｏ１〜Ｏｎは、１個ずつ順にハイレベルになる。電源回路は、走査線ＧＬ１〜ＧＬｎのうち１本にハイレベル電位ＶＤＤを供給し、残り（ｎ−１）本にローレベル電位ＶＳＳを供給する。走査線ＧＬ１〜ＧＬｎとデータ線ＳＬ１〜ＳＬｍは表示領域内で交差し、データ線ＳＬ１〜ＳＬｍの電位はデータ信号ＤＴに応じて（表示画像に応じて）変化する。このため、電源回路から供給されるローレベル電位ＶＳＳにはノイズが載りやすい。シフトレジスタ１０３によれば、電源回路から供給されるローレベル電位ＶＳＳに載るノイズによる誤動作を防止することができる。したがって、シフトレジスタ１０３を用いて、液晶表示装置１００の信頼性を高くすることができる。

図３６は、本実施形態に係る液晶表示装置の他の構成を示すブロック図である。図３６に示す液晶表示装置１１０は、２ｎ本の走査線ＧＬ１〜ＧＬ２ｎ、ｍ本のデータ線ＳＬ１〜ＳＬｍ、（ｍ×２ｎ）個の画素回路１０１、表示制御回路（図示せず）、シフトレジスタ１１１、１１２、および、データ線駆動回路１０４を備えている。走査線ＧＬ１〜ＧＬ２ｎ、データ線ＳＬ１〜ＳＬｍ、（ｍ×２ｎ）個の画素回路１０１、および、データ線駆動回路１０４は、液晶表示装置１００と同じ態様に配置される。シフトレジスタ１１１、１１２は、走査線駆動回路として機能する。シフトレジスタ１１１、１１２には、第８の実施形態の第３例に係るシフトレジスタ８４が使用される。

シフトレジスタ１１１は表示領域の一辺（図３６では左辺）に沿って配置され、シフトレジスタ１１２は表示領域の対向する辺（図３６では右辺）に沿って配置される。シフトレジスタ１１１、１１２は、それぞれ、ｎ個の出力端子Ｏ１〜Ｏｎを有する。シフトレジスタ１１１のｉ番目（ｉは１以上ｎ以下の整数）の出力端子Ｏｉは、奇数番目の走査線ＧＬ２ｉ−１の一端（図３６では左端）に接続される。シフトレジスタ１１１は、奇数番目の走査線ＧＬ２ｉ−１を一端側から駆動する。シフトレジスタ１１２のｉ番目の出力端子Ｏｉは、偶数番目の走査線ＧＬ２ｉの他端（図３６では右端）に接続される。シフトレジスタ１１２は、偶数番目の走査線ＧＬ２ｉを他端側から駆動する。このように液晶表示装置１１０では、奇数番目の走査線ＧＬ２ｉ−１はシフトレジスタ１１１を用いて一端側から駆動され、偶数番目の走査線ＧＬ２ｉはシフトレジスタ１１２を用いて他端側から駆動される。このような走査線の駆動方法は、櫛歯駆動とも呼ばれる。

液晶表示装置１１０は、１個の単位回路から複数の出力信号を出力するシフトレジスタ１１１、１１２を含んでいる。第８の実施形態で述べたように、１個の単位回路から複数の出力信号を出力するシフトレジスタでは、第１保持期間が長くなるので、第１保持期間においてノードｎ１、ｎ３からの電荷抜けによる誤動作が発生しやすい。シフトレジスタ１１１、１１２によれば、電源回路から供給されるローレベル電位ＶＳＳに載るノイズによる誤動作を防止することができる。したがって、シフトレジスタ１１１、１１２を用いて、液晶表示装置１１０の信頼性を高くすることができる。

シフトレジスタ１１１にはスタート信号ＳＴＬと４相のクロック信号ＣＫ１Ｌ〜ＣＫ４Ｌが供給され、シフトレジスタ１１２にはスタート信号ＳＴＲと４相のクロック信号ＣＫ１Ｒ〜ＣＫ４Ｒが供給される。液晶表示装置１１０では、シフトレジスタ１１１に供給される５個の信号の位相と、シフトレジスタ１１２に供給される５個の信号の位相とを揃えてもよく、クロック信号の１／２周期だけ異ならせてもよい。後者の駆動方法は、２倍パルス駆動とも呼ばれる。液晶表示装置１１０が２倍パルス駆動を行う場合のタイミングチャートは、図３７に示すようになる。

液晶表示装置１１０が櫛歯駆動を行う場合、隣接する２本の走査線の間でハイレベル期間が重なるので、画素回路１０１に対する書き込み時間を長くして、高品位の表示を行うことができる。しかし、画素回路１０１内のトランジスタＴｗがオン状態のときには、トランジスタＴｗを介して画素回路１０１（あるいは、データ線ＳＬ１〜ＳＬｍ）と走査線ＧＬ１〜ＧＬ２ｎの間の寄生容量が大きくなる。走査線ＧＬ１〜ＧＬ２ｎのハイレベル期間が重なると、オン状態のトランジスタＴｗの個数が増え、走査線ＧＬ１〜ＧＬ２ｎに大きなノイズが発生する。本実施形態に係る表示装置１１０では、走査線ＧＬ１〜ＧＬ２ｎに大きなノイズが発生しても、シフトレジスタ１１１、１１２は誤動作しない。したがって、高品位の表示を行うことができる。

以上に示すように、本実施形態に係る表示装置は、互いに平行に配置された複数の走査線と、走査線と直交するように互いに平行に配置された複数のデータ線と、走査線およびデータ線の交点に対応して配置された複数の画素回路と、走査線を駆動する走査線駆動回路として、上述したいずれかのシフトレジスタとを備えている。したがって、電源回路から供給される電位に載るノイズによる誤動作を防止したシフトレジスタを用いて、信頼性の高い表示装置を構成することができる。

なお、以上に述べたシフトレジスタについては、複数の単位回路の特徴をその性質に反しない限り任意に組み合わせて、各種の変形例に係るシフトレジスタを構成することができる。

本発明のシフトレジスタは、電源回路から供給されるオフ電位に載るノイズによる誤動作を防止できるという特徴を有するので、例えば表示装置の駆動回路などに利用することができる。

１０、３０、５０、６０、８０、８２、８４、８６、１０３、１１１、１１２…シフトレジスタ
１１、１２、１３、１４、１５、２１、３１、４１、５１、６１、７１、８１、８３、９１…単位回路
６２…初期化信号生成回路
１００、１１０…表示装置
１０１…画素回路
１０２…表示制御回路
１０４…データ線駆動回路
Ｔｒ１、Ｔｒ１ｂ、Ｔｒ１ｃ…トランジスタ（出力トランジスタ）
Ｔｒ２、Ｔｒ２ｂ、Ｔｒ２ｃ…トランジスタ（出力リセットトランジスタ）
Ｔｒ３…トランジスタ（第１トランジスタ）
Ｔｒ４、Ｔｒ１７…トランジスタ（第２トランジスタ）
Ｔｒ５…トランジスタ（第３トランジスタ）
Ｔｒ６…トランジスタ（第４トランジスタ）
Ｔｒ７…トランジスタ（第５トランジスタ）
Ｔｒ９〜Ｔｒ１１…トランジスタ（制御トランジスタ）
Ｔｒ２３、Ｔｒ２５…トランジスタ（セットトランジスタ）
Ｔｒ２４、Ｔｒ２６…トランジスタ（リセットトランジスタ）
Ｔｒ８、Ｔｒ１２〜Ｔｒ１６、Ｔｒ８ｂ、Ｔｒ１２ｂ、Ｔｒ１３ｂ、Ｔｒ１６ｂ、Ｔｒ８ｃ、Ｔｒ１２ｃ、Ｔｒ１３ｃ、Ｔｒ１６ｃ、Ｔｒ２１、Ｔｒ２２、Ｔｒ２７〜Ｔｒ２９…トランジスタ

本発明の第１の局面は、回路であって、
複数の単位回路を多段接続した構成を有し、外部から供給されたクロック信号および制御信号に従い動作するシフトレジスタと、
前記シフトレジスタに供給される制御信号を生成する制御信号生成回路とを備え、
前記単位回路は、
前記クロック信号を入力するためのクロック端子に接続された第１導通端子と、前記クロック信号を出力するための出力端子に接続された第２導通端子と、第１ノードに接続された制御端子とを有する出力トランジスタと、
前記出力端子に接続された第１導通端子と、オフ電位が印加された第２導通端子と、第２ノードに接続された制御端子とを有する出力リセットトランジスタと、
前記第１および第２ノードの電位を制御するノード制御部とを備え、
前記ノード制御部は、前記第１および第２ノードの少なくとも一方に対応して設けられ、対応するノードの電位を第１導通端子を介して制御する制御トランジスタを含み、
前記制御トランジスタは、前記制御信号のうち少なくとも通常動作時にオフレベルになる第１制御信号が与えられた制御端子と、前記制御信号のうち前記第１制御信号がオンレベルのときにオフレベルになる第２制御信号が与えられた第２導通端子とを有し、
前記制御信号生成回路は、
ノードにオン電位を印加するセットトランジスタと、
前記ノードに接続された第１導通端子と、少なくとも通常動作時にオフレベルになる第１制御信号が外部から与えられた制御端子と、前記第１制御信号がオンレベルのときにオフレベルになる第２制御信号が外部から与えられた第２導通端子とを有するリセットトランジスタとを含むことを特徴とする。

本発明の第１４の局面は、回路であって、
複数の単位回路を多段接続した構成を有し、外部から供給されたクロック信号および制御信号に従い動作するシフトレジスタと、
前記シフトレジスタに供給される制御信号を生成する制御信号生成回路とを備え、
前記単位回路は、
前記クロック信号を入力するためのクロック端子に接続された第１導通端子と、前記クロック信号を出力するための出力端子に接続された第２導通端子と、第１ノードに接続された制御端子とを有する出力トランジスタと、
前記出力端子に接続された第１導通端子と、オフ電位が印加された第２導通端子と、第２クロック信号が与えられた制御端子とを有する出力リセットトランジスタと、
前記第１ノードの電位を制御するノード制御部とを備え、
前記ノード制御部は、前記第１ノードの電位を第１導通端子を介して制御する制御トランジスタを含み、
前記制御トランジスタは、前記制御信号のうち少なくとも通常動作時にオフレベルになる第１制御信号が与えられた制御端子と、前記制御信号のうち前記第１制御信号がオンレベルのときにオフレベルになる第２制御信号が与えられた第２導通端子とを有し、
前記制御信号生成回路は、
ノードにオン電位を印加するセットトランジスタと、
前記ノードに接続された第１導通端子と、少なくとも通常動作時にオフレベルになる第１制御信号が外部から与えられた制御端子と、前記第１制御信号がオンレベルのときにオフレベルになる第２制御信号が外部から与えられた第２導通端子とを有するリセットトランジスタとを含むことを特徴とする。

本発明の第１９の局面は、表示装置であって、
互いに平行に配置された複数の走査線と、
前記走査線と直交するように互いに平行に配置された複数のデータ線と、
前記走査線および前記データ線の交点に対応して配置された複数の画素回路と、
前記走査線を駆動する走査線駆動回路として、第１〜第１８のいずれかの局面に係る回路とを備える。

本発明の第１の局面によれば、制御トランジスタを設けることにより、第１制御信号がオンレベルのときにノードの電位をオフレベルに制御することができる。また、制御トランジスタの制御端子と第２導通端子に外部から供給された制御信号を与えることにより、電源回路から供給される電位に載るノイズによるノードからの電荷抜けを防止し、シフトレジスタの誤動作を防止することができる。また、制御信号生成回路内のリセットトランジスタの制御端子と第２導通端子に外部から供給された制御信号を与えることにより、電源回路から供給される電位に載るノイズによるノードからの電荷抜けを防止することができる。これにより、制御信号生成回路の誤動作を防止し、シフトレジスタの誤動作を防止することができる。

本発明の第１４の局面によれば、制御トランジスタを設けることにより、第１制御信号がオンレベルのときに第１ノードの電位をオフレベルに制御することができる。また、制御トランジスタの制御端子と第２導通端子に外部から供給された制御信号を与えることにより、電源回路から供給される電位に載るノイズによる第１ノードからの電荷抜けを防止し、シフトレジスタの誤動作を防止することができる。また、制御信号生成回路内のリセットトランジスタの制御端子と第２導通端子に外部から供給された制御信号を与えることにより、電源回路から供給される電位に載るノイズによるノードからの電荷抜けを防止することができる。これにより、制御信号生成回路の誤動作を防止し、シフトレジスタの誤動作を防止することができる。

本発明の第１８の局面によれば、初期化時に出力端子の電位をオフレベルに制御し、全オン出力時に出力端子の電位をオンレベルに制御し、通常動作時に第１トランジスタの第１導通端子に入力信号を与えることができる。

本発明の第１９の局面によれば、電源回路から供給される電位に載るノイズによる誤動作を防止したシフトレジスタを用いて、信頼性の高い表示装置を構成することができる。

第５変形例に係る単位回路（図示せず）は、単位回路１１からトランジスタＴｒ１３を削除したものである。この場合、第１および第２トランジスタの一方の導通端子（トランジスタＴｒ３のソース端子、および、トランジスタＴｒ４のドレイン端子）は、第１ノードに接続される。したがって、第１および第２トランジスタを用いて第１ノードの電位を直接制御することができる。なお、以下に示す各実施形態に係るシフトレジスタについても、上記第１〜第５変形例を構成することができる。

単位回路６１は、トランジスタＴｒ７の駆動能力がトランジスタＴｒ８の駆動能力よりも高くなるように設計される。例えば、トランジスタＴｒ７のチャネル幅は、トランジスタＴｒ８のチャネル幅よりも大きく設計される。このため、トランジスタＴｒ１４がオンすると、ノードｎ２の電位は上昇してトランジスタのオン電位を超え、トランジスタＴｒ２はオンする。これに伴い、出力端子ＯＵＴに蓄積された電荷は放電され、出力信号ＯＵＴはローレベルになる。したがって、トランジスタＴｒ８はオフし、ノードｎ２の電位は最終的に（ＶＤＤ−Ｖｔｈ）になる。

図２０を参照して、オンシーケンス実行時の初期化信号生成回路６２の動作を説明する。オンシーケンス実行前には、ノードｎ２１〜ｎ２３の電位は不定である。全オン制御信号ＡＯＮがハイレベルに変化すると、トランジスタＴｒ２３、Ｔｒ２６はオンする。このときトランジスタＴｒ２６のソース端子にはローレベルのスタート信号ＳＴが与えられるので、トランジスタＴｒ２６がオンすると、ノードｎ２２の電位はローレベルになり、トランジスタＴｒ２２、Ｔｒ２７はオフする。一方、トランジスタＴｒ２３がオンすると、ノードｎ２３の電位は（ＶＤＤ−Ｖｔｈ）になり、トランジスタＴｒ２８はオンする。トランジスタＴｒ２９のゲート端子にはハイレベル電位ＶＤＤが印加されるので、ノードｎ２１とノードｎ２３は電気的に接続される。このため、ノードｎ２１の電位も（ＶＤＤ−Ｖｔｈ）まで上昇する。ノードｎ２１の電位が（ＶＤＤ−Ｖｔｈ）まで上昇すると、トランジスタＴｒ２９はオフし、ノードｎ２１はフローティング状態になる。途中でノードｎ２１の電位がトランジスタのオンレベルを超えると、トランジスタＴｒ２１はオンする。このため、出力端子ＩＮＩＴの電位はハイレベルになる。このとき、ノードｎ２１と出力端子ＩＮＩＴの間の寄生容量によって、ノードｎ２１の電位は突き上げられる。ノードｎ２１の電位は（ＶＤＤ＋Ｖｔｈ）より高くなるので、出力端子ＩＮＩＴの電位はハイレベル電位ＶＤＤ（閾値落ちのないハイレベル電位）に等しくなる。

以上に示すように、本実施形態に係るシフトレジスタ６０の単位回路６１は、第２ノード（ノードｎ２）に対応した制御トランジスタ（トランジスタＴｒ１１）を備えている。制御トランジスタの制御端子に与えられる第１制御信号は、全オン出力時にオンレベルになる全オン制御信号ＡＯＮであり、制御トランジスタの第２導通端子に与えられる第２制御信号は、シフト開始時にオンレベルになるスタート信号ＳＴ、および、全オン制御信号の否定信号ＡＯＮＢのいずれかである。したがって、全オン出力時に第２ノードの電位をオフレベルに制御することができる。また、電源回路から供給される電位に載るノイズによる第２ノードからの電荷抜けを防止し、シフトレジスタ６０の誤動作を防止することができる。

全オン出力時には、全オン制御信号ＡＯＮがハイレベル、否定信号ＡＯＮＢがローレベルになる。このため、トランジスタＴｒ１０、Ｔｒ１２はオンし、トランジスタＴｒ１５はオフする。このとき否定信号ＡＯＮＢはローレベルであるので、ノードｎ１の電位はトランジスタＴｒ１０の作用によりローレベルになり、トランジスタＴｒ１はオフする。このときトランジスタＴｒ１６もオフするので、出力信号ＯＵＴはトランジスタＴｒ１２の作用によりハイレベルになる。

単位回路７１では、トランジスタＴｒ１０のソース端子には否定信号ＡＯＮＢが与えられ、トランジスタＴｒ９のソース端子には全オン制御信号ＡＯＮが与えられる。全オン制御信号ＡＯＮと否定信号ＡＯＮＢは、外部に設けられた表示制御回路から供給される。このため、全オン制御信号ＡＯＮと否定信号ＡＯＮＢにはノイズがほとんど載らない。したがって、第１保持期間（ノードｎ１がフローティング状態でハイレベル電位を保持する期間）において、電源回路から供給されるローレベル電位ＶＳＳにノイズが載る場合でも、トランジスタＴｒ９、Ｔｒ１０は安定的にオフ状態を保つ。したがって、本実施形態に係るシフトレジスタによれば、第１保持期間におけるノードｎ１からの電荷抜けを防止し、誤動作を防止することができる。

また、単位回路は、全オン制御信号に応じて出力端子の電位をオンレベルに制御するトランジスタＴｒ１２と、初期化時にオンレベルになる初期化信号に応じて出力端子の電位をオフレベルに制御するトランジスタＴｒ１６とを備えている。ノード制御部は、全オン制御信号の否定信号に応じて第１トランジスタの第１導通端子（トランジスタＴｒ３のドレイン端子）に入力信号を与えるトランジスタＴｒ１５を含んでいる。したがって、初期化時に出力端子の電位をオフレベルに制御し、全オン出力時に出力端子の電位をオンレベルに制御し、通常動作時に第１トランジスタの第１導通端子に入力信号を与えることができる。

シフトレジスタ１１１にはスタート信号ＳＴＬと４相のクロック信号ＣＫ１Ｌ〜ＣＫ４Ｌが供給され、シフトレジスタ１１２にはスタート信号ＳＴＲと４相のクロック信号ＣＫ１Ｒ〜ＣＫ４Ｒが供給される。液晶表示装置１１０では、シフトレジスタ１１１に供給される５個の信号の位相と、シフトレジスタ１１２に供給される５個の信号の位相とを揃えてもよく、クロック信号の１／８周期だけ異ならせてもよい。後者の駆動方法は、２倍パルス駆動とも呼ばれる。液晶表示装置１１０が２倍パルス駆動を行う場合のタイミングチャートは、図３７に示すようになる。

液晶表示装置１１０が櫛歯駆動を行う場合、隣接する２本の走査線の間でハイレベル期間が重なるので、画素回路１０１に対する書き込み時間を長くして、高品位の表示を行うことができる。しかし、画素回路１０１内のトランジスタＴｗがオン状態のときには、トランジスタＴｗを介して画素回路１０１（あるいは、データ線ＳＬ１〜ＳＬｍ）と走査線ＧＬ１〜ＧＬ２ｎの間の寄生容量が大きくなる。走査線ＧＬ１〜ＧＬ２ｎのハイレベル期間が重なると、オン状態のトランジスタＴｗの個数が増え、走査線ＧＬ１〜ＧＬ２ｎに大きなノイズが発生する。本実施形態に係る液晶表示装置１１０では、走査線ＧＬ１〜ＧＬ２ｎに大きなノイズが発生しても、シフトレジスタ１１１、１１２は誤動作しない。したがって、高品位の表示を行うことができる。

１０、３０、５０、６０、８０、８２、８４、８６、１０３、１１１、１１２…シフトレジスタ
１１、１２、１３、１４、１５、２１、３１、４１、５１、６１、７１、８１、８３、９１…単位回路
６２…初期化信号生成回路
１００、１１０…液晶表示装置
１０１…画素回路
１０２…表示制御回路
１０４…データ線駆動回路
Ｔｒ１、Ｔｒ１ｂ、Ｔｒ１ｃ…トランジスタ（出力トランジスタ）
Ｔｒ２、Ｔｒ２ｂ、Ｔｒ２ｃ…トランジスタ（出力リセットトランジスタ）
Ｔｒ３…トランジスタ（第１トランジスタ）
Ｔｒ４、Ｔｒ１７…トランジスタ（第２トランジスタ）
Ｔｒ５…トランジスタ（第３トランジスタ）
Ｔｒ６…トランジスタ（第４トランジスタ）
Ｔｒ７…トランジスタ（第５トランジスタ）
Ｔｒ９〜Ｔｒ１１…トランジスタ（制御トランジスタ）
Ｔｒ２３、Ｔｒ２５…トランジスタ（セットトランジスタ）
Ｔｒ２４、Ｔｒ２６…トランジスタ（リセットトランジスタ）
Ｔｒ８、Ｔｒ１２〜Ｔｒ１６、Ｔｒ８ｂ、Ｔｒ１２ｂ、Ｔｒ１３ｂ、Ｔｒ１６ｂ、Ｔｒ８ｃ、Ｔｒ１２ｃ、Ｔｒ１３ｃ、Ｔｒ１６ｃ、Ｔｒ２１、Ｔｒ２２、Ｔｒ２７〜Ｔｒ２９…トランジスタ

Claims (20)

1. 複数の単位回路を多段接続した構成を有し、外部から供給されたクロック信号および制御信号に従い動作するシフトレジスタであって、
   前記単位回路は、
   前記クロック信号を入力するためのクロック端子に接続された第１導通端子と、前記クロック信号を出力するための出力端子に接続された第２導通端子と、第１ノードに接続された制御端子とを有する出力トランジスタと、
   前記出力端子に接続された第１導通端子と、オフ電位が印加された第２導通端子と、第２ノードに接続された制御端子とを有する出力リセットトランジスタと、
   前記第１および第２ノードの電位を制御するノード制御部とを備え、
   前記ノード制御部は、前記第１および第２ノードの少なくとも一方に対応して設けられ、対応するノードの電位を第１導通端子を介して制御する制御トランジスタを含み、
   前記制御トランジスタは、前記制御信号のうち少なくとも通常動作時にオフレベルになる第１制御信号が与えられた制御端子と、前記制御信号のうち前記第１制御信号がオンレベルのときにオフレベルになる第２制御信号が与えられた第２導通端子とを有することを特徴とする、シフトレジスタ。
2. 前記第１制御信号は、全オン出力時にオンレベルになる全オン制御信号であり、
   前記第２制御信号は、初期化時にオンレベルになる初期化信号、前記全オン制御信号の否定信号、および、シフト開始時にオンレベルになるスタート信号のいずれかであることを特徴とする、請求項１に記載のシフトレジスタ。
3. 前記ノード制御部は、前記制御トランジスタとして、前記第１ノードに対応して設けられ、前記第１ノードの電位を第１導通端子を介して制御する第１制御トランジスタと、前記第２ノードに対応して設けられ、前記第２ノードの電位を第１導通端子を介して制御する第２制御トランジスタとを含むことを特徴とする、請求項２に記載のシフトレジスタ。
4. 前記制御トランジスタは、前記第１ノードに対応して設けられ、
   前記第１制御信号は、初期化時にオンレベルになる初期化信号であり、
   前記第２制御信号は、全オン出力時にオンレベルになる全オン制御信号、シフト開始時にオンレベルになるスタート信号、および、前記初期化信号の否定信号のいずれかであることを特徴とする、請求項１に記載のシフトレジスタ。
5. 前記制御トランジスタは、前記第２ノードに対応して設けられ、
   前記第１制御信号は、全オン出力時にオンレベルになる全オン制御信号であり、
   前記第２制御信号は、シフト開始時にオンレベルになるスタート信号、および、前記全オン制御信号の否定信号のいずれかであることを特徴とする、請求項１に記載のシフトレジスタ。
6. 前記ノード制御部は、
   前記単位回路の入力信号に応じて前記第１ノードの電位をオンレベルに制御する第１トランジスタと、
   前記第２ノードの電位に応じて前記第１ノードの電位をオフレベルに制御する第２トランジスタと、
   前記入力信号に応じて前記第２ノードの電位をオフレベルに制御する第３トランジスタと、
   前記単位回路の第２クロック信号に応じて前記第２ノードの電位をオンレベルに制御する第４トランジスタとをさらに含むことを特徴とする、請求項１に記載のシフトレジスタ。
7. 前記ノード制御部は、
   初期化時にオンレベルになる初期化信号に応じて前記第２ノードの電位をオンレベルに制御する第５トランジスタと、
   前記第２ノードに接続された第１導通端子と、オフ電位が印加された第２導通端子と、前記出力端子に接続された制御端子とを有するトランジスタとをさらに含み、
   前記単位回路は、全オン出力時にオンレベルになる全オン制御信号に応じて前記出力端子の電位をオンレベルに制御するトランジスタをさらに備えることを特徴とする、請求項６に記載のシフトレジスタ。
8. 前記第１トランジスタは、前記入力信号に応じて前記第１ノードに前記全オン制御信号の否定信号を与えることを特徴とする、請求項７に記載のシフトレジスタ。
9. 前記ノード制御部は、
   前記全オン制御信号の否定信号に応じて前記第１トランジスタにオン電位を供給するトランジスタと、
   前記第２ノードに接続された導通端子と、第３ノードに接続された導通端子と、前記全オン制御信号の否定信号が与えられた制御端子とを有するトランジスタと、
   前記全オン制御信号に応じて前記第２ノードの電位をオフレベルに制御するトランジスタとをさらに含み、
   前記第２トランジスタの制御端子、前記第４トランジスタの第２導通端子、および、前記第５トランジスタの第２導通端子は、前記第３ノードに接続されることを特徴とする、請求項７に記載のシフトレジスタ。
10. 初段の前記単位回路では、前記第３トランジスタの第２導通端子に前記第２制御信号が与えられることを特徴とする、請求項６に記載のシフトレジスタ。
11. 前記ノード制御部は、前記第１ノードに接続された導通端子と、前記第１および第２トランジスタの一方の導通端子に接続された導通端子と、オン電位が固定的に印加された制御端子とを有するトランジスタをさらに含むことを特徴とする、請求項６に記載のシフトレジスタ。
12. 前記第１および第２トランジスタの一方の導通端子は、前記第１ノードに接続されることを特徴とする、請求項６に記載のシフトレジスタ。
13. 前記単位回路は、前記出力トランジスタ、および、前記出力リセットトランジスタを複数個ずつ備えることを特徴とする、請求項１に記載のシフトレジスタ。
14. 複数の単位回路を多段接続した構成を有し、外部から供給されたクロック信号および制御信号に従い動作するシフトレジスタであって、
    前記単位回路は、
    前記クロック信号を入力するためのクロック端子に接続された第１導通端子と、前記クロック信号を出力するための出力端子に接続された第２導通端子と、第１ノードに接続された制御端子とを有する出力トランジスタと、
    前記出力端子に接続された第１導通端子と、オフ電位が印加された第２導通端子と、第２クロック信号が与えられた制御端子とを有する出力リセットトランジスタと、
    前記第１ノードの電位を制御するノード制御部とを備え、
    前記ノード制御部は、前記第１ノードの電位を第１導通端子を介して制御する制御トランジスタを含み、
    前記制御トランジスタは、前記制御信号のうち少なくとも通常動作時にオフレベルになる第１制御信号が与えられた制御端子と、前記制御信号のうち前記第１制御信号がオンレベルのときにオフレベルになる第２制御信号が与えられた第２導通端子とを有することを特徴とする、シフトレジスタ。
15. 前記第１制御信号は、全オン出力時にオンレベルになる全オン制御信号であり、
    前記第２制御信号は、初期化時にオンレベルになる初期化信号、前記全オン制御信号の否定信号、および、シフト開始時にオンレベルになるスタート信号のいずれかであることを特徴とする、請求項１４に記載のシフトレジスタ。
16. 前記第１制御信号は、初期化時にオンレベルになる初期化信号であり、
    前記第２制御信号は、全オン出力時にオンレベルになる全オン制御信号、シフト開始時にオンレベルになるスタート信号、および、前記初期化信号の否定信号のいずれかであることを特徴とする、請求項１４に記載のシフトレジスタ。
17. 前記ノード制御部は、
    前記単位回路の入力信号に応じて前記第１ノードの電位をオンレベルに制御する第１トランジスタと、
    前記第２クロック信号に応じて前記第１ノードの電位をオフレベルに制御する第２トランジスタとをさらに含むことを特徴とする、請求項１４に記載のシフトレジスタ。
18. 前記単位回路は、
    全オン出力時にオンレベルになる全オン制御信号に応じて前記出力端子の電位をオンレベルに制御するトランジスタと、
    初期化時にオンレベルになる初期化信号に応じて前記出力端子の電位をオフレベルに制御するトランジスタとをさらに備え、
    前記ノード制御部は、前記全オン制御信号の否定信号に応じて前記第１トランジスタの第１導通端子に前記入力信号を与えるトランジスタをさらに含むことを特徴とする、請求項１７に記載のシフトレジスタ。
19. 請求項１〜１８のいずれかに記載のシフトレジスタと、
    前記シフトレジスタに供給される制御信号を生成する制御信号生成回路とを備え、
    前記制御信号生成回路は、
    ノードにオン電位を印加するセットトランジスタと、
    前記ノードに接続された第１導通端子と、少なくとも通常動作時にオフレベルになる第１制御信号が外部から与えられた制御端子と、前記第１制御信号がオンレベルのときにオフレベルになる第２制御信号が外部から与えられた第２導通端子とを有するリセットトランジスタとを含むことを特徴とする、回路。
20. 互いに平行に配置された複数の走査線と、
    前記走査線と直交するように互いに平行に配置された複数のデータ線と、
    前記走査線および前記データ線の交点に対応して配置された複数の画素回路と、
    前記走査線を駆動する走査線駆動回路として、請求項１〜１８のいずれかに記載のシフトレジスタとを備えた、表示装置。

Images