CN105051826B - 移位寄存器 - Google Patents

Abstract

将单位电路(1)多级连接而构成移位寄存器。输出晶体管(Tr1)根据栅极电位来切换是否输出时钟信号(CKA)。置位晶体管(Tr2)根据置位控制部(3)的输出来切换是否将导通电位输出部(2)的输出供给到Tr1的栅极端子。置位控制部(3)在对Tr1的栅极端子供给高电平电位的期间的一部分，将Tr2的栅极端子控制为浮置状态。使Tr2的栅极电位上顶而上升，对Tr1的栅极端子供给没有阈值降低的高电平电位，减小在输出信号(OUT)成为高电平时输出信号(OUT)的变弱。由此，能够增大对于晶体管的阈值电压的变动的动作裕度。

Description

移位寄存器

技术领域

本发明涉及移位寄存器，特别是涉及适合在显示装置的驱动电路 等中使用的移位寄存器。

背景技术

有源矩阵型的显示装置以行单位选择呈二维状配置的像素电路， 将与显示数据相应的电压写入到所选择的像素电路中，由此显示图像。 为了以行单位选择像素电路，作为扫描线驱动电路，使用基于时钟信 号依次将输出信号移位的移位寄存器。另外，在进行点顺序驱动的显 示装置中，在数据线驱动电路的内部设置有同样的移位寄存器。

在液晶显示装置等中，使用用于形成像素电路内的TFT(Thin Film Transistor：薄膜晶体管)的制造工艺，将像素电路的驱动电路与像素 电路形成为一体。在这种情况下，为了削减制造成本，优选用与TFT 相同的导电型的晶体管形成包含移位寄存器的驱动电路。

对于移位寄存器，根据现有技术提案有多种电路。图61是表示专 利文献1中记载的移位寄存器的结构的框图。图61所示的移位寄存器， 通过将图62所示的单位电路91多级连接而构成，按照图63所示的时 序图动作。在该移位寄存器中，采用自举(bootstrap)方式。以下将晶 体管的阈值电压设为Vth，将高电平电位设为VDD。

对单位电路91供给前级的单位电路91的输出信号OUT(或开始 脉冲ST)作为输入信号IN。当输入信号IN为高电平时，晶体管Q2 导通，节点N1的电位上升至(VDD－Vth)。接着，当时钟信号CK从 低电平变为高电平时，因晶体管Q1的栅极－沟道间的电容和电容C1，节点N1的电位被上顶而上升至(VDD－Vth+α)(其中，α与时钟信 号CK的振幅大致相当)。通常VDD－Vth+α＞VDD+Vth成立，所以 当时钟信号CK通过晶体管Q1时，时钟信号CK的高电平电位只降低 晶体管Q1的阈值电压的量。因此，能够将没有阈值回落的高电平电位 VDD作为输出信号OUT输出。另外，在输出信号OUT的高电平期间， 晶体管Q1的栅极－源极间的电压为(VDD－Vth+α)－VDD＝α－Vth。 通过对晶体管Q1的栅极端子供给比时钟信号CK的高电平电位充分高 的电位，能够减小输出信号OUT的变弱。

现有技术文献

专利文献

专利文献1：国际公开第2009/34750号

发明内容

发明要解决的技术问题

但是，在上述现有的移位寄存器中，当晶体管的阈值电压高时会 产生以下问题。晶体管的阈值电压，存在因制造偏差而原本就高的情 况和因温度变化、晶体管的劣化而变高的情况。在阈值电压Vth高的 情况下，晶体管Q2的导通电流减少，所以在输入信号IN的高电平期 间内存在节点N1的电位没到达(VDD－Vth)的情况。例如在输入信 号IN变为低电平的时刻，节点N1的电位为(VDD－Vth－β)(其中β ＞0)的情况下，在输出信号OUT的高电平期间，晶体管Q1的栅极－ 源极间的电压为(VDD－Vth－β+α)－VDD＝α－Vth－β。晶体管Q1 的栅极电位越接近时钟信号CK的高电平电位，输出信号OUT的变弱 越大。另外，当晶体管的劣化进行，β进一步变大时，存在VDD－Vth －β+α＜VDD+Vth成立的情况。在这种情况下，输出信号OUT的电 位低于VDD，所以存在移位寄存器误动作的情况。

因此，本发明的目的在于提供一种对晶体管的阈值电压的变动有 大的动作裕度(动作范围，operation margin)的移位寄存器。

用于解决问题的方法

本发明的第一方面为具有将多个单位电路多级连接的结构的移位 寄存器，其特征在于：

上述单位电路包括：

输出晶体管，该输出晶体管的第一导通端子与用于输入时钟信号 的时钟端子连接，该输出晶体管的第二导通端子与用于输出上述时钟 信号的输出端子连接；

输出对上述输出晶体管的控制端子供给的导通电位的导通电位输 出部；

置位晶体管，该置位晶体管的第一导通端子被供给上述导通电位 输出部的输出，该置位晶体管的第二导通端子与上述输出晶体管的控 制端子连接；和

置位控制部，其对上述置位晶体管的控制端子切换地施加导通电 位与截止电位，

上述置位控制部在上述输出晶体管的控制端子被供给导通电位的 期间的一部分，将上述置位晶体管的控制端子控制为浮置状态。

本发明的第二方面为具有将多个单位电路多级连接的结构的移位 寄存器，其特征在于：

上述单位电路包括：

输出晶体管，该输出晶体管的第一导通端子与用于输入时钟信号 的时钟端子连接，该输出晶体管的第二导通端子与用于输出上述时钟 信号的输出端子连接；

耐压用晶体管，该耐压用晶体管的第一导通端子与第一节点连接， 该耐压用晶体管的第二导通端子与上述输出晶体管的控制端子连接， 该耐压用晶体管的控制端子被固定地施加导通电位；

输出对上述第一节点供给的导通电位的导通电位输出部；

置位晶体管，该置位晶体管的第一导通端子被供给上述导通电位 输出部的输出，该置位晶体管的第二导通端子与上述第一节点连接； 和

置位控制部，其对上述置位晶体管的控制端子切换地施加导通电 位与截止电位，

上述置位控制部在上述第一节点被供给导通电位的期间的一部 分，将上述置位晶体管的控制端子控制为浮置状态。

本发明的第三方面，在本发明的第一或第二方面中，特征在于：

上述导通电位输出部输出针对上述单位电路的输入信号，

上述置位控制部包括第一导通端子被供给第二时钟信号，第二导 通端子与上述置位晶体管的控制端子连接，控制端子被固定地施加导 通电位的晶体管。

本发明的第四方面，在本发明的第一或第二方面中，特征在于：

上述导通电位输出部输出针对上述单位电路的输入信号，

上述置位控制部包括第一导通端子被供给上述输入信号，第二导 通端子与上述置位晶体管的控制端子连接，控制端子被固定地施加导 通电位的晶体管。

本发明的第五方面，在本发明的第一或第二方面中，特征在于：

上述导通电位输出部固定地输出导通电位，

上述置位控制部包括第一导通端子被供给针对上述单位电路的输 入信号，第二导通端子与上述置位晶体管的控制端子连接，控制端子 被固定地施加导通电位的晶体管。

本发明的第六方面，在本发明的第一或第二方面中，特征在于：

上述导通电位输出部输出针对上述单位电路的第一输入信号，

上述置位控制部包括第一导通端子和控制端子被供给针对上述单 位电路的第二输入信号，第二导通端子与上述置位晶体管的控制端子 连接的晶体管。

本发明的第七方面，在本发明的第一或第二方面中，特征在于：

上述导通电位输出部输出针对上述单位电路的第一输入信号，

上述置位控制部包括第一导通端子被供给第二时钟信号，第二导 通端子与上述置位晶体管的控制端子连接，控制端子被供给针对上述 单位电路的第二输入信号的晶体管。

本发明的第八方面，在本发明的第一或第二方面中，特征在于：

上述导通电位输出部输出针对上述单位电路的第一输入信号，

上述置位控制部包括第一导通端子被供给针对上述单位电路的第 二输入信号，第二导通端子与上述置位晶体管的控制端子连接，控制 端子被供给第二时钟信号的晶体管。

本发明的第九方面，在本发明的第一或第二方面中，特征在于：

上述导通电位输出部输出针对上述单位电路的第一输入信号，

上述置位控制部包括第一导通端子被供给针对上述单位电路的第 二输入信号，第二导通端子与上述置位晶体管的控制端子连接，控制 端子被固定地施加导通电位的晶体管。

本发明的第十方面，在本发明的第一或第二方面中，特征在于：

上述导通电位输出部输出针对上述单位电路的输入信号，

上述置位控制部包括第一导通端子和控制端子被供给第二时钟信 号，第二导通端子与上述置位晶体管的控制端子连接的晶体管。

本发明的第十一方面为一种显示装置，其特征在于，包括：

相互平行地配置的多个扫描线；

以与上述扫描线正交的方式相互平行地配置的多个数据线；

与上述扫描线和上述数据线的交点对应地配置的多个像素电路； 和

作为驱动上述扫描线的扫描线驱动电路的第一或第二方面上述的 移位寄存器。

本发明的第十二方面为一种具有将多个单位电路多级连接的结构 的移位寄存器的控制方法，其特征在于：

在上述单位电路包括第一导通端子与用于输入时钟信号的时钟端 子连接且第二导通端子与用于输出上述时钟信号的输出端子连接的输 出晶体管，和第二导通端子与上述输出晶体管的控制端子连接的置位 晶体管的情况下，上述移位寄存器的控制方法包括：

对上述置位晶体管的第一导通端子输出对上述输出晶体管的控制 端子供给的导通电位的步骤；和

对上述置位晶体管的控制端子切换地施加导通电位与截止电位的 步骤，

控制上述置位晶体管的控制端子的电位的步骤中，在上述输出晶 体管的控制端子被供给导通电位的期间的一部分，将上述置位晶体管 的控制端子控制为浮置状态。

本发明的第十三方面为一种具有将多个单位电路多级连接的结构 的移位寄存器的控制方法，其特征在于：

在上述单位电路包括第一导通端子与用于输入时钟信号的时钟端 子连接且第二导通端子与用于输出上述时钟信号的输出端子连接的输 出晶体管，第一导通端子与第一节点连接且第二导通端子与上述输出 晶体管的控制端子连接并且控制端子被固定地施加导通电位的耐压用 晶体管，和第二导通端子与上述第一节点连接的置位晶体管的情况下，上述移位寄存器的控制方法包括：

对上述置位晶体管的第一导通端子输出对上述第一节点供给的导 通电位的步骤；和

对上述置位晶体管的控制端子切换地施加导通电位与截止电位的 步骤，

控制上述置位晶体管的控制端子的电位的步骤中，在上述第一节 点被供给导通电位的期间的一部分，将上述置位晶体管的控制端子控 制为浮置状态。

发明的效果

根据本发明的第一或第十二方面，在置位晶体管的控制端子成为 浮置状态之后，置位晶体管的控制端子的电位成为充分的导通电位(在 导通电位为高电平电位的情况下为比通常的导通电位高的电位。在导 通电位为低电平电位的情况下为比通常的导通电位低的电位)，所以输 出晶体管的控制端子的电位成为没有阈值降低的导通电位。因此，当输出具有导通电位的时钟信号时，使输出晶体管的控制端子的电位变 为充分的导通电位，能够使输出信号的变弱减小。另外，在晶体管的 阈值电压本来就高的情况、或因温度变化、晶体管的劣化而变高的情 况下，能够抑制波形变弱的影响，增大对于晶体管的阈值电压的变动 的动作裕度。

根据本发明的第二或第十三方面，在置位晶体管的控制端子成为 浮置状态之后，置位晶体管的控制端子的电位成为充分的导通电位， 所以第一节点的电位成为没有阈值降低的导通电位。因此，当输出具 有导通电位的时钟信号时，使输出晶体管的控制端子的电位变为充分 的导通电位，能够发挥与上述第一方面同样的效果。另外，通过耐压 用晶体管的作用，当输出具有导通电位的时钟信号时，第一节点的电 位不会从自导通电位输出部输出的导通电位变化。因此，能够防止对 与第一节点连接的晶体管的端子间施加比晶体管的驱动电压高的电 压。

根据本发明的第三方面，当输入信号和第二时钟信号的电位变为 导通电位时，置位晶体管的控制端子的电位到达规定电平之后，置位 晶体管的控制端子成为浮置状态。之后，当输出晶体管的控制端子的 电位(或第一节点的电位)向导通电位继续变化时，置位晶体管的控 制端子的电位成为充分的导通电位，输出晶体管的控制端子的电位(或 第一节点的电位)成为没有阈值降低的导通电位。因此，能够发挥与 上述第一方面(或第二方面)同样的效果。

根据本发明的第四或第五方面，当输入信号和的电位变为导通电 位时，置位晶体管的控制端子的电位到达规定电平之后，置位晶体管 的控制端子成为浮置状态。之后，当输出晶体管的控制端子的电位(或 第一节点的电位)向导通电位继续变化时，置位晶体管的控制端子的 电位成为充分的导通电位，输出晶体管的控制端子的电位(或第一节 点的电位)成为没有阈值降低的导通电位。因此，能够发挥与上述第 一方面(或第二方面)同样的效果。

根据本发明的第六或第九方面，当第二输入信号和的电位变为导 通电位时，置位晶体管的控制端子的电位到达规定电平之后，置位晶 体管的控制端子成为浮置状态。之后，当第一输入信号的电位变为导 通电位，输出晶体管的控制端子的电位(或第一节点的电位)变为导 通电位时，置位晶体管的控制端子的电位成为充分的导通电位，输出 晶体管的控制端子的电位(或第一节点的电位)成为没有阈值降低的 导通电位。因此，能够发挥与上述第一方面(或第二方面)同样的效 果。另外，基于第二输入信号使置位晶体管的控制端子的电位变为导 通电位之后，基于第一输入信号使输出晶体管的控制端子(或第一节 点的电位)的电位变为导通电位，由此能够增大动作裕度。

根据本发明的第七或第八方面，当第二输入信号和第二时钟信号 的电位变为导通电位时，置位晶体管的控制端子的电位到达规定电平 之后，置位晶体管的控制端子成为浮置状态。之后，当第一输入信号 的电位变为导通电位，输出晶体管的控制端子的电位(或第一节点的 电位)变为导通电位时，置位晶体管的控制端子的电位成为充分的导 通电位，输出晶体管的控制端子(或第一节点的电位)的电位成为没 有阈值降低的导通电位。因此，能够发挥与上述第一方面(或第二方 面)同样的效果。另外，基于第二输入信号和第二时钟信号使置位晶 体管的控制端子的电位变为导通电位之后，基于第一输入信号使输出 晶体管的控制端子的电位(或第一节点的电位)变为导通电位，由此 能够增大动作裕度。

根据本发明的第十方面，当第二时钟信号的电位变为导通电位时， 置位晶体管的控制端子的电位到达规定电平之后，置位晶体管的控制 端子成为浮置状态。之后，当输入信号的电位变为导通电位，输出晶 体管的控制端子的电位(或第一节点的电位)变为导通电位时，置位 晶体管的控制端子的电位成为充分的导通电位，输出晶体管的控制端 子(或第一节点的电位)的电位成为没有阈值降低的导通电位。因此， 能够发挥与上述第一方面(或第二方面)同样的效果。另外，基于第 二时钟信号使置位晶体管的控制端子的电位变为导通电位之后，基于 输入信号使输出晶体管的控制端子的电位(或第一节点的电位)变为导通电位，由此能够增大动作裕度。

根据本发明的第十一方面，通过将上述第一或第二方面的移位寄 存器用作扫描线驱动电路，能够减小扫描线驱动电路的输出信号的变 弱，能够增大对于晶体管的阈值电压的变动的动作裕度。

附图说明

图1是表示本发明的实施方式的移位寄存器的单位电路的基本结 构的图。

图2是表示第一实施方式的移位寄存器的结构的框图。

图3是表示第一实施方式的移位寄存器的单位电路的电路图。

图4是表示第一实施方式的移位寄存器的时序图。

图5是表示第一实施方式的移位寄存器的信号波形图。

图6是表示第二实施方式的移位寄存器的单位电路的电路图。

图7是表示第三实施方式的移位寄存器的单位电路的电路图。

图8是表示第三实施方式的移位寄存器的信号波形图。

图9是表示第四实施方式的移位寄存器的单位电路的电路图。

图10是表示第五实施方式的移位寄存器的结构的框图。

图11是表示第五实施方式的移位寄存器的单位电路的电路图。

图12是表示第六实施方式的移位寄存器的单位电路的电路图。

图13是表示第六实施方式的移位寄存器的信号波形图。

图14是表示第七实施方式的移位寄存器的结构的框图。

图15是表示第七实施方式的移位寄存器的单位电路的电路图。

图16是表示第七实施方式的移位寄存器的反向扫描时的时序图。

图17是表示第七实施方式的移位寄存器的扫描切换电路的第一例 的电路图。

图18是表示第七实施方式的移位寄存器的扫描切换电路的第二例 的电路图。

图19是表示第七实施方式的移位寄存器的扫描切换电路的第三例 的电路图。

图20是表示第八实施方式的移位寄存器的单位电路的电路图。

图21是表示第八实施方式的移位寄存器的信号波形图。

图22是表示第九实施方式的移位寄存器的单位电路的电路图。

图23是表示第十实施方式的移位寄存器的单位电路的电路图。

图24是表示第十实施方式的移位寄存器的信号波形图。

图25是表示第十一实施方式的移位寄存器的结构的框图。

图26是表示第十一实施方式的移位寄存器的单位电路的电路图。

图27是表示第十一实施方式的移位寄存器的时序图。

图28是表示第十一实施方式的移位寄存器的信号波形图。

图29是表示第十二实施方式的移位寄存器的单位电路的电路图。

图30是表示第十三实施方式的移位寄存器的单位电路的电路图。

图31是表示第十四实施方式的移位寄存器的单位电路的电路图。

图32是表示第十五实施方式的移位寄存器的结构的框图。

图33是表示第十五实施方式的移位寄存器的单位电路的电路图。

图34是表示第十六实施方式的移位寄存器的单位电路的电路图。

图35是表示第十七实施方式的移位寄存器的单位电路的电路图。

图36是表示第十七实施方式的移位寄存器的信号波形图。

图37是表示第十八实施方式的移位寄存器的单位电路的电路图。

图38是表示第十九实施方式的移位寄存器的单位电路的电路图。

图39是表示第二十实施方式的移位寄存器的单位电路的电路图。

图40是表示第二十一实施方式的移位寄存器的单位电路的电路 图。

图41是表示第二十一实施方式的移位寄存器的信号波形图。

图42是表示第二十二实施方式的移位寄存器的结构的框图。

图43是表示第二十二实施方式的移位寄存器的单位电路的电路 图。

图44是表示第二十二实施方式的移位寄存器的信号波形图。

图45是表示第二十三实施方式的移位寄存器的单位电路的电路 图。

图46是表示第二十三实施方式的移位寄存器的信号波形图。

图47是表示第二十四实施方式的移位寄存器的结构的框图。

图48是表示第二十四实施方式的移位寄存器的时序图。

图49是表示第二十五实施方式的移位寄存器的结构的框图。

图50是表示第二十五实施方式的移位寄存器的单位电路的电路 图。

图51是表示第二十五实施方式的移位寄存器的信号波形图。

图52是表示第二十五实施方式的变形例的移位寄存器的结构的框 图。

图53是表示图52所示的移位寄存器的时序图。

图54是表示第二十六实施方式的移位寄存器的单位电路的电路 图。

图55是表示包括本发明的实施方式的移位寄存器的液晶显示装置 的第一结构例的框图。

图56是表示包括本发明的实施方式的移位寄存器的液晶显示装置 的第二结构例的框图。

图57是表示包括本发明的实施方式的移位寄存器的液晶显示装置 的第三结构例的框图。

图58是表示图57所示的液晶显示装置的时序图。

图59是表示包括本发明的实施方式的移位寄存器的液晶显示装置 的第四结构例的框图。

图60是表示图59所示的液晶显示装置的时序图。

图61是表示现有的移位寄存器的结构的框图。

图62是表示现有的移位寄存器的单位电路的电路图。

图63是现有的移位寄存器的时序图。

具体实施方式

以下，参照附图对本发明的实施方式的移位寄存器进行说明。在 以下的说明中，在晶体管的导通端子可以为源极端子也可以为漏极端 子的情况下，将一方的导通端子固定地称为源极端子，将另一方的导 通端子固定地称为漏极端子。另外，将经由某个端子输入或输出的信 号用与该端子相同的名称进行称呼(例如将经由时钟端子CKA输入的 信号称为时钟信号CKA)。另外，将施加到栅极端子时晶体管导通的电 位称为导通电位，将晶体管截止的电位称为截止电位。例如对于N沟 道型晶体管，高电平电位为导通电位，低电平电位为截止电位。另外， 将晶体管的阈值电压设为Vth，将高电平电位设为VDD，将低电平电位设为VSS。

另外，以下所示的各晶体管也可以由串联连接的2个以上的晶体 管构成。另外，以下所示的各晶体管也可以由TFT构成。特别是作为 TFT，可以采用由以铟(In)、镓(Ga)、锌(Zn)和氧(O)为主成分 的氧化物半导体即InGaZnOx(也被称为“IGZO”)形成沟道层的IGZO－TFT。

图1是表示本发明的实施方式的移位寄存器中包含的单位电路的 基本结构的图。图1所示的单位电路1包括：晶体管Tr1、Tr2、导通 电位输出部2和置位控制部3。晶体管Tr1的漏极端子与时钟端子CKA 连接，晶体管Tr1的源极端子与输出端子OUT连接。对晶体管Tr2的 漏极端子供给导通电位输出部2的输出，晶体管Tr2的源极端子与晶 体管Tr1的栅极端子连接，对晶体管Tr2的栅极端子供给置位控制部3 的输出。晶体管Tr1作为输出晶体管发挥功能，晶体管Tr2作为置位晶 体管(set transistor)发挥功能。导通电位输出部2输出对晶体管Tr1 的栅极端子供给的导通电位。置位控制部3对晶体管Tr2的栅极端子 切换地施加导通电位与截止电位。置位控制部3在晶体管Tr1的栅极 端子被供给导通电位的期间的一部分，将晶体管Tr2的栅极端子控制 为浮置(浮动，floating)状态。

以下对将具有图1所示的基本结构的单位电路多级连接而构成的 移位寄存器进行说明。另外，单位电路1中晶体管Tr1、Tr2为N沟道 型，但是晶体管Tr1、Tr2也可以为P沟道型。

(第一实施方式)

图2是表示本发明的第一实施方式的移位寄存器的结构的框图。 图2所示的移位寄存器10将n个(n为2以上的整数)的单位电路11 多级连接而构成。单位电路11具有时钟端子CKA、CKB、输入端子 IN和输出端子OUT。从外部对移位寄存器10供给开始脉冲ST和2 相的时钟信号CK1、CK2。开始脉冲ST被供给到第一级单位电路11 的输入端子IN。时钟信号CK1被供给到第奇数级的单位电路11的时 钟端子CKA和第偶数级的单位电路11的时钟端子CKB。时钟信号CK2 被供给到第偶数级的单位电路11的时钟端子CKA和第奇数级的单位 电路11的时钟端子CKB。单位电路11的输出信号OUT作为输出信号 O1～On被输出到外部，并且被供给到下一级单位电路11的输入端子 IN。

图3是单位电路11的电路图。图3所示的单位电路11包括3个N 沟道型晶体管Tr1～Tr3。晶体管Tr1的漏极端子与时钟端子CKA连接， 晶体管Tr1的源极端子与输出端子OUT连接。晶体管Tr2的漏极端子 与输入端子IN连接，晶体管Tr2的源极端子与晶体管Tr1的栅极端子 连接。晶体管Tr3的漏极端子与时钟端子CKB连接，晶体管Tr3的源 极端子与晶体管Tr2的栅极端子连接，对晶体管Tr3的栅极端子施加高 电平电位VDD。晶体管Tr1～Tr3分别作为输出晶体管、置位晶体管和 置位控制部发挥功能，输入端子IN作为导通电位输出部发挥功能。以 下将与晶体管Tr1的栅极端子连接的节点称为n1，将与晶体管Tr2的 栅极端子连接的节点称为n2。

图4是移位寄存器10的时序图。如图4所示，时钟信号CK1在 规定的周期成为高电平和低电平。其中，时钟信号CK1的高电平期间 比时钟信号CK1的低电平期间短。时钟信号CK2是使时钟信号CK1 延迟半周期的信号。开始脉冲ST在移位开始时在时钟信号CK2的高电平期间成为高电平。

图5是移位寄存器10的信号波形图。参照图5对单位电路11的 动作进行说明。在时刻t1之前，节点n1、n2的电位和输出信号OUT 为低电平。在时刻t1，输入信号IN和时钟信号CKB从低电平变为高 电平。随之，从时钟端子CKB向节点n2通过晶体管Tr3的电流流动， 节点n2的电位上升(节点n2的充电)。当节点n2的电位超过规定电 平时，晶体管Tr2导通。此时输入信号IN为高电平，所以从输入端子 IN向节点n1通过晶体管Tr2的电流流动，节点n1的电位上升(节点 n1的充电)。节点n1的充电开始得比节点n2的充电迟。当节点n1的 电位超过规定电平时，晶体管Tr1导通。

当节点n2的电位上升至(VDD－Vth)时，晶体管Tr3截止，节 点n2此后成为浮置状态。在晶体管Tr3截止之后，节点n1的电位继 续上升。当节点n1的电位上升时，因晶体管Tr2的栅极－源极间和栅 极－沟道间的电容，节点n2的电位被上顶(push-up)而上升(节点 n2的上顶)。当节点n2的电位为(VDD+Vth)以上时，节点n1的电 位成为高电平电位VDD。

在时刻t2，时钟信号CKB和输入信号IN变为低电平。随之，晶 体管Tr3导通，从节点n2向时钟端子CKB通过晶体管Tr3的电流流 动，节点n2的电位下降而成为低电平(节点n2的放电)。当节点n2 的电位为规定以下时，晶体管Tr2截止。晶体管Tr2截止后节点n1的 电位也保持高电平电位VDD，晶体管Tr1保持导通状态。

在时刻t3，时钟信号CKA从低电平变为高电平。随之，时刻t3 之后，时钟信号CKA的高电平电位作为输出信号OUT被输出。另外， 当输出信号OUT的电位上升时，因晶体管Tr1的栅极－沟道间的电容， 节点n1的电位被上顶而上升α(其中，α与时钟信号CKA的振幅大致相等)上升(节点n1的上顶)。α是时钟信号CKA的振幅的(晶体管 Tr1的栅极－沟道间的电容的电容值)/(附随于节点n1的全部电容的 电容值的合计值)倍的值。此时节点n1的电位成为(VDD+Vth)以 上，所以当时钟信号CKA通过晶体管Tr1时，时钟信号CKA的高电 平电位降低晶体管Tr1的阈值电压的量。因此，能够将没有阈值回落 的高电平电位VDD作为输出信号OUT输出。在时刻t4，时钟信号CKA 变为低电平。随之，输出信号OUT变为低电平。另外，当节点n1的 上顶结束时，节点n1的电位下降至高电平电位VDD。

在时刻t5，时钟信号CKB变为高电平。随之，当节点n2的电位 上升至(VDD－Vth)时，晶体管Tr2导通。此时输入信号IN为低电 平，所以从节点n1向输入端子IN通过晶体管Tr2的电流流动，节点 n1的电位下降而成为低电平(节点n1的放电)。像这样，单位电路11的输出信号OUT在输入信号IN成为高电平之后的时钟信号CKA的高 电平期间成为高电平。此时输出信号OUT的电位成为没有阈值降低的 高电平电位VDD。

如图4所示，第一级单位电路11的输出信号O1在开始脉冲ST 成为高电平之后的时钟信号CK1的高电平期间成为高电平。第二级单 位电路11的输出信号O2在输出信号O1成为高电平之后的时钟信号 CK2的高电平期间成为高电平。同样，单位电路11的输出信号Oi在上一级单位电路11的输出信号Oi－1成为高电平之后的时钟信号CK1 或CK2的高电平期间成为高电平。因此，移位寄存器10的输出信号 O1～On，逐个延迟时钟信号CK1的半周期而升序(O1、O2…On的顺 序)成为高电平。

如上所述，单位电路11包括：第一导通端子与时钟端子CKA连 接，第二导通端子与输出端子OUT连接的输出晶体管Tr1；输出对输 出晶体管Tr1的控制端子供给的导通电位(高电平电位)的导通电位 输出部(输入端子IN)；第一导通端子被供给导通电位输出部的输出， 第二导通端子与输出晶体管Tr1的控制端子连接的置位晶体管Tr2；和 对置位晶体管Tr2的控制端子切换地施加导通电位与截止电位(低电 平电位)的置位控制部。导通电位输出部输出针对单位电路11的输入 信号IN，置位控制部包含第一导通端子被供给第二时钟信号CKB，第 二导通端子与置位晶体管Tr2的控制端子连接，控制端子被固定地施 加导通电位的晶体管Tr3。

当输入信号IN和第二时钟信号CKB的电位变为导通电位时，置 位晶体管Tr2的控制端子的电位到达规定电平(VDD－Vth)之后，置 位晶体管Tr2的控制端子成为浮置状态。之后，当输出晶体管Tr1的控 制端子的电位向导通电位继续变化(继续上升)时，置位晶体管Tr2 的控制端子的电位成为充分的导通电位(比通常的高电平电位高的电 位)，输出晶体管Tr1的控制端子的电位成为没有阈值降低的导通电位 VDD。因此，根据本实施方式的移位寄存器10，当输出具有导通电位 的时钟信号时，使输出晶体管Tr1的电位变为充分的导通电位，能够 减小输出信号OUT的变弱。另外，在晶体管的阈值电压本来就高的情 况下或因温度变化、晶体管的劣化而变高的情况下，能够抑制波形变 弱的影响，增大对于晶体管的阈值电压的变动的动作裕度。

(第二实施方式)

本发明的第二实施方式的移位寄存器具有图2所示的结构。但是， 本实施方式的移位寄存器替代单位电路11，具有图6所示的单位电路 12。单位电路12在单位电路11(图3)中追加了电容C1、C2。电容 C1设置于晶体管Tr1的栅极－源极间，电容C2设置于晶体管Tr2的 栅极－漏极间。另外，也可以仅设置电容C1、C2中的一者。

通过设置电容C1，能够增大输出信号OUT从低电平变为高电平 时的节点n1的上顶效果。通过设置电容C2，能够增大输入信号IN从 低电平变为高电平时的节点n2的上顶效果。根据本实施方式的移位寄 存器，增大节点n1、n2的上顶效果，由此能够更可靠地输出没有阈值 降低的高电平电位VDD作为输出信号OUT，能够进一步增大对于晶 体管的阈值电压的变动的动作裕度。

(第三实施方式)

本发明的第三实施方式的移位寄存器具有图2所示的结构。但是， 本实施方式的移位寄存器替代单位电路11，具有图7所示的单位电路 13。单位电路13在单位电路12(图6)中追加了N沟道型晶体管Tr4～Tr7 和电阻R1。

晶体管Tr4的漏极端子与晶体管Tr1的栅极端子连接。对晶体管 Tr5的漏极端子施加高电平电位VDD，晶体管Tr5的源极端子与电阻 R1的一端连接。电阻R1的另一端与晶体管Tr4的栅极端子和晶体管 Tr6、Tr7的漏极端子连接。对晶体管Tr4、Tr6、Tr7的源极端子施加低 电平电位VSS。晶体管Tr5～Tr7的栅极端子分别与时钟端子CKB、输 入端子IN和输出端子OUT连接。以下将与晶体管Tr4的栅极端子连 接的节点称为n3。

图8是本实施方式的移位寄存器的信号波形图。图8所示的信号 波形图，在图5所示的信号波形图中追加了节点n3的电位的变化。在 时刻t1之前，节点n3的电位为(VDD－Vth)。在时刻t1，时钟信号 CKB和输入信号IN变为高电平时，晶体管Tr5、Tr6导通。此时应电阻R1带来的电流限制，节点n3下降至接近VSS的低电平电位，所以 晶体管Tr4截止。在时刻t2，时钟信号CKB和输入信号IN变为低电 平时，晶体管Tr5、Tr6截止。在晶体管Tr5、Tr6截止之后，节点n3 的电位保持低电平。在时刻t5当时钟信号CKB变为高电平时，晶体管 Tr5导通，节点n3的电位上升至(VDD－Vth)，所以晶体管Tr4导通。 另外，时刻t5之后，晶体管Tr2成为导通状态。因此，因晶体管Tr2、 Tr4的作用，节点n1的电位高速变为低电平。

在单位电路13中，时钟信号CKB周期性地变为高电平，晶体管 Tr5周期性地导通。因此，即使因晶体管Tr6、Tr7的截止泄漏电流而 使节点n3的电位下降，节点n3的电位也周期性地变为(VDD－Vth)。 因此，根据本实施方式的移位寄存器，在晶体管Tr1的截止期间能够 将节点n3的电位保持在高电平。

另外，在单位电路13中，节点n2的电位周期性地变为低电平， 晶体管Tr2周期性地截止。因此，如果不设置晶体管Tr4，则在晶体管 Tr2处于截止状态时，时钟信号CKA成为高电平时，节点n1的电位产 生噪声，有可能使晶体管Tr1错误地导通。单位电路13中，使用晶体 管Tr4将节点n1的电位在晶体管Tr1的截止期间固定在低电平。因此， 根据本实施方式的移位寄存器，能够防止时钟信号CKA的变化导致的 误动作。

另外，如果不设置晶体管Tr7，有可能在输出信号OUT的高电平 期间因晶体管Tr5的截止泄漏电流而节点n3的电位上升，晶体管Tr4 导通，从而节点n1的电位下降。单位电路13中，使用晶体管Tr7将 节点n3的电位在输出信号OUT的高电平期间固定在低电平。因此，根据本实施方式的移位寄存器，能够防止节点n3的电位上升导致的误 动作。

另外，也可以替代单位电路13，使用将晶体管Tr5和电阻R1以相 反的顺序连接的单位电路(对电阻R1的一端施加高电平电位VDD， 将电阻R1的另一端与晶体管Tr5的漏极端子连接，晶体管Tr5的源极 端子与晶体管Tr4的栅极端子和晶体管Tr6、Tr7的漏极端子连接的电 路)。根据具有该单位电路的移位寄存器，能够获得与具有单位电路13 的移位寄存器同样的效果。

(第四实施方式)

本发明的第四实施方式的移位寄存器具有图2所示的结构。但是， 本实施方式的移位寄存器替代单位电路11具有图9所示的单位电路 14。单位电路14在单位电路13(图7)中追加了N沟道型晶体管和 Tr8。晶体管Tr8的漏极端子与输出端子OUT连接，对晶体管Tr8的源 极端子施加低电平电位VSS，晶体管Tr8的栅极端子与节点n3连接。

输出信号OUT在从高电平变为低电平之后，需要保持低电平直到 下一次输入信号IN成为高电平为止。但是，有可能因晶体管Tr1的截 止泄漏电流或与输出端子OUT连接的电路的漏电流等，输出信号OUT 不能保持低电平，移位寄存器误动作。单位电路14中，使用晶体管Tr8 将输出信号OUT在晶体管Tr1的截止期间固定在低电平。因此，根据 本实施方式的移位寄存器，能够防止输出信号OUT的电位上升导致的 误动作。

(第五实施方式)

图10是表示本发明的第五实施方式的移位寄存器的结构的框图。 图10所示的移位寄存器20将n个单位电路21多级连接而构成。单位 电路21具有时钟端子CKA、CKB、输入端子IN、初始化端子INIT和 输出端子OUT。从外部对移位寄存器20供给开始脉冲ST、2相的时钟信号CK1、CK2和初始化信号INIT。初始化信号INIT被供给到n 个单位电路21的初始化端子INIT。此外的信号与第一实施方式的移位 寄存器(图2)同样被供给到各端子。

图11是单位电路21的电路图。单位电路21在单位电路14(图9) 中追加了N沟道型晶体管和Tr9。晶体管Tr9的栅极端子和漏极端子与 初始化端子INIT连接，晶体管Tr9的源极端子与节点n3连接。

初始化信号INIT在电源刚接通后、电源截止时、将移位寄存器暂 时设定为初始状态时等，被控制为高电平，在除此之外时被控制为低 电平。当初始化信号INIT为低电平时，晶体管Tr9截止，单位电路21 与单位电路14同样地动作。当初始化信号INIT为高电平时，晶体管 Tr9导通，节点n3的电位上升至(VDD－Vth)。因此，晶体管Tr8导 通，输出信号OUT成为低电平。另外，晶体管Tr4也导通，所以节点 n1的电位成为低电平，晶体管Tr1截止。因此，输出信号OUT可靠地 成为低电平。

根据本实施方式的移位寄存器20，使用晶体管Tr9，能够将节点 n1的电位和输出信号OUT初始化为低电平，能够将节点n3初始化为 高电平。另外，单位电路21中，也可以替代晶体管Tr9，包括栅极端 子与初始化端子INIT连接，漏极端子被施加高电平电位VDD的晶体 管。使用该晶体管也能够进行同样的初始化。

(第六实施方式)

本发明的第六实施方式的移位寄存器具有图10所示的结构。但是， 本实施方式的移位寄存器替代单位电路21具有图12所示的单位电路 22。单位电路22在单位电路21(图11)中追加了N沟道型晶体管和 Tr10。晶体管Tr10的漏极端子与晶体管Tr2的源极端子连接，晶体管 Tr10的源极端子与晶体管Tr1的栅极端子连接，对晶体管Tr10的栅极 端子施加高电平电位VDD。晶体管Tr10作为耐压用晶体管发挥功能。 以下将与晶体管Tr10的漏极端子连接的节点称为n4，将与晶体管Tr10 的源极端子连接的节点称为n5。

单位电路21中，节点n1的电位因被顶上而成为最高(VDD－Vth +α)。此时在晶体管Tr2的栅极－源极间和源极－漏极之间施加(VDD －Vth+α－VSS)这样的高电压。在晶体管Tr4的栅极－漏极间和源极 －漏极之间也施加相同的高电压。当对晶体管的端子间施加这样的高 电压时，有可能发生晶体管的劣化或破坏。为了解决该问题，单位电 路22包括晶体管Tr10。

图13是本实施方式的移位寄存器的信号波形图。图13所示的信 号波形图，从图8所示的信号波形图中删除节点n1的电位变化，追加 了节点n4、n5的电位变化。从时刻t1经过不久，节点n4的电位上升 至没有阈值降低的高电平电位VDD。此时晶体管Tr10为导通状态，所 以节点n4的电位从低电平变为高电平时，节点n5的电位也以同样的 方式变化。其中，当节点n5的电位上升至(VDD－Vth)时，晶体管 Tr10截止，节点n4和节点n5被电切离。因此，节点n5的电位在该时 刻只上升至(VDD－Vth)。

在时刻t3当时钟信号CKA变为高电平时，节点n5的电位因上顶 而上升至(VDD－Vth+α)(节点n5的上顶)。此时晶体管Tr10为截 止状态，所以即使节点n5的电位上升，节点n4的电位不变化。在时 刻t4当时钟信号CKA变为低电平时，输出信号OUT变为低电平，节 点n5的电位下降至(VDD－Vth)。在时刻t5当时钟信号CKB变为高 电平时，晶体管Tr2、Tr4导通，节点n4、n5的电位成为低电平(节点 n5的放电)。

单位电路22中，节点n5的电位因被顶上而成为最高(VDD－Vth +α)。此时节点n4的电位为VDD，所以晶体管Tr2的栅极－源极间和 源极－漏极之间被施加比晶体管的驱动电压低的电压(VDD－VSS)。 在晶体管Tr4的栅极－漏极间和源极－漏极之间也施加相同的电压。 另外，在晶体管Tr10的栅极－源极间和源极－漏极之间施加电压(α －Vth)。α最大也只能是时钟信号CKA的振幅，所以该电压也比晶体 管的驱动电压低。像这样使用晶体管Tr10，通过对晶体管Tr2、Tr4的 端子间供给比晶体管的驱动电压低的电压，能够防止晶体管Tr2、Tr4 的劣化或破坏。

另外，在对不包含晶体管Tr3的单位电路施加上述的耐压对策的 情况下，由于晶体管Tr2的输出阻抗高，所以节点n5的充电耗费时间。 因此，在工作频率高的情况下，有时节点n5的电位在规定时间内无法 到达(VDD－Vth)。对此，在单位电路22中，晶体管Tr2的栅极电位 高，晶体管Tr2的输出阻抗低，所以能够高速地进行节点n5的充电。 因此，在工作频率高的情况下，节点n5的电位在规定时间内到达(VDD －Vth)。因此，根据本实施方式的移位寄存器，与对不包含晶体管Tr3 的移位寄存器进行耐压对策的情况相比，能够防止晶体管的劣化或破 坏同时增大动作裕度。

像这样，单位电路22包括：第一导通端子与时钟端子CKA连接， 第二导通端子与输出端子OUT连接的输出晶体管Tr1；第一导通端子 与第一节点(节点n4)连接，第二导通端子与输出晶体管Tr1的控制 端子连接，控制端子被固定地施加导通电位(高电平电位)的耐压用 晶体管Tr10；输出对第一节点供给的导通电位的导通电位输出部(输 入端子IN)；第一导通端子被供给导通电位输出部的输出，第二导通端 子与第一节点连接的置位晶体管Tr2；和对置位晶体管Tr2的控制端子 切换地施加导通电位与截止电位的置位控制部(晶体管Tr3)。导通电 位输出部输出针对单位电路22的输入信号IN，置位控制部包括第一导 通端子被供给第二时钟信号CKB，第二导通端子与置位晶体管Tr2的 控制端子连接，控制端子被固定地施加导通电位的晶体管Tr3。

当输入信号IN和第二时钟信号CKB的电位变为导通电位时，置 位晶体管Tr2的控制端子的电位到达规定电平(VDD－Vth)之后，置 位晶体管Tr2的控制端子成为浮置状态。之后，当第一节点的电位向 导通电位继续变化(继续上升)时，置位晶体管Tr2的控制端子的电 位成为充分的导通电位(比通常的高电平电位高的电位)，第一节点的 电位成为没有阈值降低的导通电位VDD。因此，根据本实施方式的移 位寄存器，能够减小输出信号OUT的变弱，能够增大对于晶体管的阈 值电压的变动的动作裕度。另外，通过耐压用晶体管Tr10的作用，当 输出具有导通电位的时钟信号时，第一节点的电位不会从自导通电位 输出部输出的导通电位变化。因此，能够防止对与第一节点连接的晶 体管Tr2、Tr4的端子间施加高电压。

(第七实施方式)

图14是表示本发明的第七实施方式的移位寄存器的结构的框图。 图14所示的移位寄存器30将n个单位电路31多级连接而构成。单位 电路31具有时钟端子CKA、CKB、输入端子IN1、IN2、初始化端子 INIT、控制端子UD、UDB(未图示)和输出端子OUT。从外部对移 位寄存器30供给开始脉冲ST、2相的时钟信号CK1、CK2、初始化信 号INIT和控制信号UD、UDB(未图示)。与第一实施方式的移位寄存 器10(图2)同样地，时钟信号CK1、CK2被供给到各端子。初始化 信号INIT和控制信号UD、UDB分别被供给到n个单位电路31的初 始化端子INIT和控制端子UD、UDB。开始脉冲ST被供给到第一级 单位电路31的输入端子IN1和第n级单位电路31的输入端子IN2。单 位电路31的输出信号OUT作为输出信号O1～On被输出到外部，并且被供给到下一级单位电路31的输入端子IN1和上一级单位电路31的 输入端子IN2。

图15是单位电路31的电路图。单位电路31在单位电路22(图 12)中追加了扫描切换电路32。扫描切换电路32作为导通电位输出部 发挥功能。控制信号UD在正向扫描时被控制为高电平，在反向扫描 时被控制为低电平。控制信号UDB为控制信号UD的反转信号。扫描切换电路32按照控制信号UD、UDB，在正向扫描时输出输入信号IN1， 在反向扫描时输出输入信号IN2。扫描切换电路32的输出信号Os被 供给到晶体管Tr2的漏极端子和晶体管Tr6的栅极端子。以下将与扫描 切换电路32的输出端子Os连接的节点称为n6。

在正向扫描时，单位电路31将上一级单位电路31的输出信号OUT 作为输入信号进行动作。此时移位寄存器30的输出信号O1～On升序 地成为高电平(参照图4)。在反向扫描时，单位电路31将下一级单位 电路31的输出信号OUT作为输入信号进行动作。此时移位寄存器30 的输出信号O1～On降序地(On、On－1、…、O1的顺序)成为高电 平(参照图16)。

图17～图19是表示扫描切换电路32的例子的电路图。图17所示 的扫描切换电路32p中，在正向扫描时，晶体管Tr21导通，晶体管Tr22 截止。此时扫描切换电路32p将对输入端子IN1供给的上一级单位电 路31的输出信号OUT供给到节点n6。在反向扫描时，晶体管Tr21截 止，晶体管Tr22导通。此时扫描切换电路32p将对输入端子IN2供给 的下一级单位电路31的输出信号OUT供给到节点n6。通过用扫描切 换电路32p选择输入信号，如图4和图16所示能够切换扫描方向。

扫描切换电路32p中，从输出端子Os输出的高电平电位为(VDD －Vth)，所以动作裕度小。于是为了增大动作裕度，可以替代扫描切 换电路32p使用图18所示的扫描切换电路32q或图19所示的扫描切 换电路32r。

扫描切换电路32r中，将与晶体管Tr34的栅极端子连接的节点称 为n7。扫描切换电路32r中，正向扫描时因晶体管Tr32的作用，节点 n7的电位变为(VDD－Vth)，节点n7成为浮置状态。当输入信号IN1 从低电平变为高电平时，因晶体管Tr34的栅极－沟道间的电容，节点 n7的电位被上顶而上升。因此，能够从输出端子Os输出没有阈值回落 的高电平电位VDD。晶体管Tr33防止此时对晶体管Tr31施加高电压。 反向扫描时，晶体管Tr31、Tr33导通，所以节点n7的电位与控制信号 UD同样成为低电平，晶体管Tr34截止。通过使用扫描切换电路32r， 能够增大动作裕度同时切换扫描方向。

在使用扫描切换电路32q的情况下，正向扫描时，对晶体管Tr24、 Tr26的栅极端子分别供给(VDD－Vth)和VSS。反向扫描时，对晶 体管Tr24、Tr26的栅极端子分别供给VSS和(VDD－Vth)。因此，扫 描切换电路32q也能够获得与扫描切换电路32r同样的效果。

根据本实施方式的移位寄存器，对于切换扫描方向的移位寄存器， 能够增大对于晶体管的阈值电压的变动的动作裕度。另外，通过使用 图18和图19所示的扫描切换电路32q、32r，对输入信号IN1、IN2所 通过的晶体管的栅极端子供给没有阈值降低的高电平电位VDD，能够 增大动作裕度。

(第八实施方式)

本发明的第八实施方式的移位寄存器，具有图10所示的结构。但 是，本实施方式的移位寄存器替代单位电路21，具有图20所示的单位 电路23。单位电路23在单位电路22(图12)中将晶体管Tr3的漏极 端子的连接对象变更为输入端子IN。

图21是本实施方式的移位寄存器的信号波形图。图21所示的信 号波形图，除了节点n2的电位在时刻t5之后保持低电平以外，与图 13所示的信号波形图相同。在时刻t1当输入信号IN变为高电平时， 从输入端子IN向节点n2通过晶体管Tr3的电流流动，节点n2的电位 上升(节点n2的充电)。之后，进行节点n5的充电和节点n2的上顶。 在时刻t2当输入信号IN变为低电平时，节点n2的电位下降而成为低 电平(节点n2的放电)。节点n2的电位在此后保持低电平。

单位电路22中，节点n2的电位在时钟信号CKB变化时变化。对 此，单位电路23中，节点n2的电位在输入信号IN变化时变化。输入 信号IN变化的频度比时钟信号CKB变化的频度小。因此，根据本实 施方式的移位寄存器，能够减少附随于节点n2的寄生电容的充放电，从而削减消耗电力。

像这样，在单位电路23中，导通电位输出部(输入端子IN)输出 针对单位电路23的输入信号IN，置位控制部包括第一导通端子被供给 输入信号IN，第二导通端子与置位晶体管Tr2的控制端子连接，控制 端子被固定地施加导通电位(高电平电位)的晶体管Tr3。

当输入信号IN的电位变为导通电位时，置位晶体管Tr2的控制端 子的电位到达规定电平(VDD－Vth)之后，置位晶体管Tr2的控制端 子成为浮置状态。之后，当第一节点(节点n4)的电位向导通电位继 续变化(继续上升)时，置位晶体管Tr2的控制端子的电位成为充分 的导通电位(比通常的高电平电位高的电位)，第一节点的电位成为没 有阈值降低的导通电位VDD。因此，根据本实施方式的移位寄存器， 能够减小输出信号OUT的变弱，能够增大对于晶体管的阈值电压的变 动的动作裕度。

(第九实施方式)

本发明的第九实施方式的移位寄存器具有图10所示的结构。但是， 本实施方式的移位寄存器替代单位电路21，具有图22所示的单位电路 24。单位电路24从单位电路23(图20)中删除了电容C2，晶体管Tr2 的漏极端子被施加高电平电位VDD。具有高电平电位VDD的端子作 为导通电位输出部发挥功能。

本实施方式的移位寄存器的信号波形图，与图21所示的信号波形 图相同。在时刻t1当输入信号IN变为高电平时，从输入端子IN向节 点n2通过晶体管Tr3的电流流动，节点n2的电位上升(节点n2的充 电)。当节点n2的电位超过规定电平时，晶体管Tr2导通。晶体管Tr2 的漏极端子被施加高电平电位VDD，所以从晶体管Tr2的漏极端子向 节点n5通过晶体管Tr2、Tr10的电流流动，节点n5的电位上升(节点 n5的充电)。之后，进行节点n2的上顶。在时刻t2当输入信号IN变 为低电平时，节点n2的电位下降而成为低电平(节点n2的放电)。节点n2的电位在此后保持低电平。根据本实施方式的移位寄存器，与第 八实施方式同样，能够减少附随于节点n2的寄生电容的充放电，从而 削减消耗电力。

像这样，在单位电路24中，导通电位输出部(具有高电平电位 VDD的端子)固定地输出导通电位(高电平电位)，置位控制部包括 第一导通端子被供给针对单位电路24的输入信号IN，第二导通端子与 置位晶体管Tr2的控制端子连接，控制端子被固定地施加导通电位的 晶体管Tr3。因此，根据本实施方式的移位寄存器，与第八实施方式同 样，能够减小输出信号OUT的变弱，能够增大对于晶体管的阈值电压 的变动的动作裕度。

(第十实施方式)

本发明的第十实施方式的移位寄存器具有图2所示的结构。但是， 本实施方式的移位寄存器替代单位电路11，具有图23所示的单位电路 15。单位电路15用P沟道型晶体管构成单位电路13(图7)。单位电 路15包括7个P沟道型晶体管Trp1～Trp7、电容C1、C2和电阻R1。

一般而言，为了将使用N沟道型晶体管构成的电路改成使用P沟 道型晶体管构成的电路，只要将N沟道型晶体管置换为P沟道型晶体 管，替换电源的极性(将高电平电位VDD和低电平电位VSS倒个)， 使输入信号的极性反转(将高电平和低电平倒个)即可。图24是本实 施方式的移位寄存器的信号波形图。图24所示的信号波形图，在图8 所示的信号波形图中使信号和节点的电位的极性反转而成。

根据本实施方式的移位寄存器，对于用P沟道型晶体管构成的移 位寄存器，能够增大对于晶体管的阈值电压的变化的动作裕度。其中， 在此，作为例子对第三实施方式的单位电路13用P沟道型晶体管构成 的情况进行了说明，但是第一、第二、第四～第九实施方式和后述的第 十一～第二十六实施方式的单位电路也能够应用同样的方法。

(第十一实施方式)

图25是表示本发明的第十一实施方式的移位寄存器的结构的框 图。图25所示的移位寄存器40，将n个单位电路41多级连接而构成。 单位电路41具有时钟端子CKA、CKB、输入端子INa、INb和输出端 子OUT。从外部对移位寄存器40供给开始脉冲STa、STb和4相的时钟信号CK1～CK4。开始脉冲STa被供给到第一级单位电路41的输入 端子INa和第二级单位电路41的输入端子INb。开始脉冲STb被供给 到第一级单位电路41的输入端子INb。单位电路41的输出信号OUT 作为输出信号O1～On被输出到外部，并且被供给到下一级单位电路41的输入端子INa和2级后的单位电路41的输入端子INb。

当k为1以上n/4以下的整数时，时钟信号CK1被供给到第(4k －3)级单位电路41的时钟端子CKA和第(4k－1)级单位电路41的 时钟端子CKB。时钟信号CK2被供给到第(4k－2)级单位电路41的 时钟端子CKA和第四k级单位电路41的时钟端子CKB。时钟信号CK3 被供给到第(4k－1)级单位电路41的时钟端子CKA和第(4k－3) 级单位电路41的时钟端子CKB。时钟信号CK4被供给到第四k级单 位电路41的时钟端子CKA和第(4k－2)级单位电路41的时钟端子 CKB。

图26是单位电路41的电路图。图26所示的单位电路41包括5 个N沟道型晶体管Tr1、Tr2、Tr11～Tr13。晶体管Tr1的漏极端子与时 钟端子CKA连接，晶体管Tr1的源极端子与输出端子OUT连接。晶 体管Tr2的漏极端子与输入端子INa连接，晶体管Tr2的源极端子与晶 体管Tr1的栅极端子和晶体管Tr13的漏极端子连接。晶体管Tr11的栅 极端子和漏极端子与输入端子INb连接，晶体管Tr11的源极端子与晶 体管Tr2的栅极端子和晶体管Tr12的漏极端子连接。对晶体管Tr12的 源极端子施加低电平电位VSS，晶体管Tr12的栅极端子与时钟端子 CKA连接。晶体管Tr13的源极端子与输入端子INa连接，晶体管Tr13 的栅极端子与时钟端子CKB连接。晶体管Tr1、Tr2分别作为输出晶 体管和置位晶体管发挥功能，输入端子INa作为导通电位输出部发挥 功能。晶体管Tr11、Tr12作为置位控制部发挥功能。

图27是移位寄存器40的时序图。如图27所示，时钟信号CK1 在规定的周期成为高电平和低电平。其中，时钟信号CK1的高电平期 间比时钟信号CK1的低电平期间短。时钟信号CK2～CK4是分别使时 钟信号CK1延迟1/4周期、半周期和3/4周期的信号。开始脉冲STb在移位开始时在时钟信号CK3的高电平期间成为高电平。开始脉冲STa 是使开始脉冲STb延迟时钟信号CK1的1/4周期的信号。

图28是移位寄存器40的信号波形图。参照图28对单位电路41 的动作进行说明。在时刻t1之前，节点n1、n2的电位和输出信号OUT 为低电平。在时刻t1，输入信号INb和时钟信号CKB从低电平变为高 电平。随之，晶体管Tr11导通，从输入端子INb向节点n2通过晶体 管Tr11的电流流动，节点n2的电位上升(节点n2的充电)。当节点 n2的电位上升至(VDD－Vth)时，晶体管Tr11截止，节点n2此后成 为浮置状态。当节点n2的电位超过规定电平时，晶体管Tr2导通。另 外，在时刻t1，晶体管Tr13导通。像这样，从时刻t1经过不久，晶体 管Tr2、Tr13都成为导通状态。此时输入信号INa为低电平，所以晶体 管Tr2、Tr13导通之后，节点n1的电位也保持低电平。

在时刻t2，输入信号INa从低电平变为高电平。此时晶体管Tr2、 Tr13为导通状态，所以从输入端子INa向节点n1通过晶体管Tr2的电 流和通过晶体管Tr13的电流流动，节点n1的电位上升(节点n1的充 电)。当节点n1的电位超过规定电平时，晶体管Tr1导通。另外，当 节点n1的电位上升时，因晶体管Tr2的栅极－沟道间的电容，节点n2 的电位被上顶而上升(节点n2的上顶)。当节点n2的电位为(VDD+ Vth)以上时，节点n1的电位成为高电平电位VDD。在时刻t3，输入 信号INb和时钟信号CKB变为低电平。随之，晶体管Tr13截止。晶 体管Tr13截止后节点n1、n2的电位也保持高电平，晶体管Tr1保持导 通状态。

在时刻t4，时钟信号CKA从低电平变为高电平。随之，时刻t4 之后，时钟信号CKA的高电平电位作为输出信号OUT被输出。另外， 当输出信号OUT的电位上升时，因晶体管Tr1的栅极－沟道间的电容， 节点n1的电位被上顶而上升(节点n1的上顶)α(其中，α与时钟信 号CKA的振幅大致相等)。此时节点n1为(VDD+Vth)以上，能够 将没有阈值回落的高电平电位VDD作为输出信号OUT输出。另外， 在时刻t4晶体管Tr12导通，所以节点n2的电位成为低电平(节点n2 的放电)。随之，晶体管Tr2截止。像这样从时刻t4经过不久，晶体管 Tr2、Tr13成为截止状态，所以节点n1的电位上顶而上升时，不从节 点n1流过电流。

在时刻t5，输入信号INa变为低电平。此时晶体管Tr2、Tr13为截 止状态，所以节点n1、n2的电位不变化。在时刻t6，时钟信号CKA 变为低电平。随之，输出信号OUT变为低电平，晶体管Tr12截止。 另外，当节点n1的上顶结束时，节点n1的电位下降至高电平电位VDD。 在时刻t7，时钟信号CKB变为高电平。随之，晶体管Tr13导通。此 时输入信号INa为低电平，所以从节点n1向输入端子INa通过晶体管 Tr13的电流流动，节点n1的电位下降而成为低电平(节点n1的放电)。

如图27所示，第一级单位电路41的输出信号O1在开始脉冲STa 成为高电平之后的时钟信号CK1的高电平期间成为高电平。第二级单 位电路41的输出信号O2在输出信号O1成为高电平之后的时钟信号 CK2的高电平期间成为高电平。第三级单位电路41的输出信号O3在 输出信号O2成为高电平之后的时钟信号CK3的高电平期间成为高电 平。第四级单位电路41的输出信号O4在输出信号O3成为高电平之 后的时钟信号CK4的高电平期间成为高电平。同样，单位电路41的 输出信号Oi在上一级单位电路41的输出信号Oi－1成为高电平之后 的时钟信号CK1～CK4的任意高电平期间成为高电平。因此，移位寄存 器40的输出信号O1～On，逐个延迟时钟信号CK1的1/4周期而升序 地成为高电平。

像这样，在单位电路41中，导通电位输出部(输入端子INa)输 出针对单位电路41的第一输入信号INa，置位控制部包括第一导通端 子和控制端子被供给针对单位电路41的第二输入信号INb，第二导通 端子与置位晶体管Tr2的控制端子连接的晶体管Tr11。

当第二输入信号INb的电位变为导通电位(高电平电位)时，置 位晶体管Tr2的控制端子的电位到达规定电平(VDD－Vth)之后，置 位晶体管Tr2的控制端子成为浮置状态。之后，当第一输入信号INa 的电位变为导通电位，输出晶体管Tr1的控制端子的电位变为导通电 位时，置位晶体管Tr2的控制端子的电位成为充分的导通电位(比通 常的高电平电位高的电位)，输出晶体管的控制端子的电位成为没有阈 值降低的导通电位VDD。因此，根据本实施方式的移位寄存器，能够 减小输出信号OUT的变弱，能够增大对于晶体管的阈值电压的变动的 动作裕度。

另外，基于第二输入信号INb(2级前的单位电路41的输出信号 OUT)使置位晶体管Tr2的控制端子的电位变为导通电位之后，基于 第一输入信号INa(上一级的单位电路41的输出信号OUT)使输出晶 体管Tr1的控制端子的电位变为导通电位，由此能够增长节点n2的充 电期间，更可靠地使节点n2的电位为高电平电位VDD，能够增大动 作裕度。另外，当时钟信号CKA为高电平时，晶体管Tr12导通，节 点n2的电位成为低电平。像这样，通过使节点n2的电位周期地成为 低电平，能够防止移位寄存器40的误动作。

(第十二实施方式)

本发明的第十二实施方式的移位寄存器具有图25所示的结构。但 是，本实施方式的移位寄存器替代单位电路41，具有图29所示的单位 电路42。单位电路42在单位电路41(图26)中追加了电容C1、C2。 电容C1设置于晶体管Tr1的栅极－源极间。电容C2设置于晶体管Tr2 的栅极－漏极间。另外，也可以仅设置于电容C1、C2中的一者。

通过设置电容C1、C2，能够获得与第二实施方式同样的效果。根 据本实施方式的移位寄存器，增大节点n1、n2的上顶效果，由此能够 更可靠地输出没有阈值降低的高电平电位VDD作为输出信号OUT， 能够进一步增大对于晶体管的阈值电压的变动的动作裕度。

另外，在单位电路41中，当时钟信号CKA从低电平变为高电平 时，有可能因晶体管Tr1的栅极－漏极间的寄生电容，节点n1的电位 上升，晶体管Tr1导通，从而移位寄存器误动作。在包含电容C1的单 位电路42中，晶体管Tr1的寄生电容相对于附随于节点n1的电容的 整体的比率降低，所以不容易受到时钟信号CKA的噪声的影响。因此， 根据本实施方式的移位寄存器，能够防止时钟信号的变化导致的误动 作，能够增大动作裕度。

(第十三实施方式)

本发明的第十三实施方式的移位寄存器具有图25所示的结构。但 是，本实施方式的移位寄存器替代单位电路41具有图30所示的单位 电路43。单位电路43在单位电路42(图29)中追加了N沟道型晶体 管和Tr8。晶体管Tr8的漏极端子与输出端子OUT连接，晶体管Tr8的源极端子被施加低电平电位VSS，晶体管Tr8的栅极端子与时钟端 子CKB连接。本实施方式的移位寄存器的信号波形图，与图28所示 的信号波形图相同。

在单位电路42中，在输出信号OUT成为低电平之前晶体管Tr1 截止的情况下，输出信号OUT不成为完全的低电平而成为中间电位。 对此，在单位电路43中，使用晶体管Tr8，能够在晶体管Tr1截止后 可靠地使输出信号OUT成为低电平。因此，根据本实施方式的移位寄存器，能够增大动作裕度。

另外，在单位电路42中，有可能因晶体管Tr1的截止泄漏电流或 与输出端子OUT连接的电路的漏电流等，输出信号OUT不能保持低 电平，移位寄存器误动作。对此，在单位电路43中，使用晶体管Tr8， 能够定期地将输出信号OUT设定为低电平。因此，根据本实施方式的 移位寄存器，能够防止输出信号OUT的电位上升导致的误动作。

另外，在单位电路43中，在图28所示的时刻t7当时钟信号CKB 变为高电平时，晶体管Tr13导通，从节点n1向输入端子INa流动电 流。该电流流入到上一级单位电路43的输出端子OUT。此时，在上一 级单位电路43中，时钟信号CKB为高电平，晶体管Tr8为导通状态。因此，流入到输出端子OUT的电流，经由晶体管Tr8流入到具有低电 平电位VSS的端子。因此，根据本实施方式的移位寄存器，能够防止 电荷滞留在单位电路的输出端子，能够增大动作裕度。

(第十四实施方式)

本发明的第十四实施方式的移位寄存器具有图25所示的结构。但 是，本实施方式的移位寄存器替代单位电路41，具有图31所示的单位 电路44。单位电路44从单位电路43(图30)中删除了电容C1，追加 了N沟道型晶体管和Tr14。晶体管Tr14的漏极端子与晶体管Tr1的栅 极端子连接，晶体管Tr14的源极端子与输出端子OUT连接，晶体管 Tr14的栅极端子与时钟端子CKA连接。本实施方式的移位寄存器的信 号波形图，与图28所示的信号波形图相同。

另外，在单位电路41(图26)中，当时钟信号CKA从低电平变 为高电平时，有可能因晶体管Tr1的栅极－漏极间的寄生电容，节点 n1的电位上升，晶体管Tr1导通，从而移位寄存器误动作。作为解决 该问题的方法，如第十二实施方式所示，有使用包括电容C1的单位电 路42(图29)的方法。但是，如果采用该方法，则与电容C1相应地 电路的布局面积变大。为了用其他方法解决该问题，单位电路44包括 晶体管Tr14。

单位电路44中，时钟信号CKA为高电平时，晶体管Tr14导通， 节点n1与输出端子OUT经由晶体管Tr14电连接。因此，晶体管Tr1 的寄生电容相对于附随于节点n1和输出端子OUT的电容的整体的比 率降低，所以单位电路44不容易受到来自时钟信号CKA的噪声的影响。因此，根据本实施方式的移位寄存器，能够防止时钟信号的变化 导致的误动作。

另外，当输出信号OUT为高电平时，晶体管Tr14截止，所以从 节点n1向输出端子OUT通过晶体管Tr14的电流不流动。因此，节点 n1的电位因上顶而上升，所以能够将没有阈值回落的高电平电位VDD 作为输出信号OUT输出。另外，也可以替代单位电路44，使用不从单 位电路43中删除电容C1而是追加了晶体管Tr14的单位电路。

(第十五实施方式)

图32是表示本发明的第十五实施方式的移位寄存器的结构的框 图。图32所示的移位寄存器50将n个单位电路51多级连接而构成。 单位电路51具有时钟端子CKA、CKB、输入端子INa、INb、初始化 端子INIT和输出端子OUT。从外部对移位寄存器50供给开始脉冲STa、STb、4相的时钟信号CK1～CK4和初始化信号INIT。初始化信号INIT 被供给到n个单位电路51的初始化端子INIT。此外的信号与第十一实 施方式的移位寄存器40(图25)同样被供给到各端子。

图33是单位电路51的电路图。单位电路51在单位电路44(图 31)中追加了N沟道型晶体管Tr15～Tr17。晶体管Tr15～Tr17的漏极端 子分别与晶体管Tr2的栅极端子、晶体管Tr1的栅极端子和输出端子 OUT连接。晶体管Tr15～Tr17的源极端子被施加低电平电位VSS，晶 体管Tr15～Tr17的栅极端子与初始化端子INIT连接。本实施方式的移 位寄存器的动作时的信号波形图，与图28所示的信号波形图相同。

初始化信号INIT在电源刚接通后、电源截止时、将移位寄存器暂 时设定为初始状态时等，被控制为高电平，在除此之外时被控制为低 电平。当初始化信号INIT为低电平时，晶体管Tr15～Tr17截止，单位 电路51与单位电路44同样地动作。当初始化信号INIT为高电平时， 晶体管Tr15～Tr17导通。通过晶体管Tr15导通，节点n2的电位被初始 化为低电平。通过晶体管Tr16导通，节点n1的电位被初始化为低电 平。通过晶体管Tr17导通，输出信号OUT被初始化为低电平。根据 本实施方式的移位寄存器50，使用晶体管Tr15～Tr17，能够将节点n1、 n2的电位和输出信号OUT初始化为低电平。

(第十六实施方式)

本发明的第十六实施方式的移位寄存器，具有图32所示的结构。 但是，本实施方式的移位寄存器替代单位电路51，具有图34所示的单 位电路52。单位电路52在单位电路51(图33)中将晶体管Tr12、Tr15 的源极端子的连接对象变更为输入端子INb，将晶体管Tr16的源极端 子的连接对象变更为输出端子OUT。本实施方式的移位寄存器的动作 时的信号波形图，与图28所示的信号波形图相同。

当初始化信号INIT为低电平时，晶体管Tr15～Tr17截止，单位电 路52与单位电路44(图31)同样地动作。但是，在图28所示的时刻 t4，时钟信号和CKA变为高电平时，晶体管Tr12导通。此时，输入信 号INb为低电平，所以从节点n2向输入端子INb通过晶体管Tr12的电流流动，节点n2的电位下降而成为低电平(节点n2的放电)。随之， 晶体管Tr2截止。

当初始化信号INIT为高电平时，晶体管Tr15～Tr17导通。通过晶 体管Tr17导通，输出信号OUT被初始化为低电平。通过晶体管Tr16 导通，晶体管Tr1的栅极端子经由晶体管Tr16与输出端子OUT电连 接。此时输出信号OUT为低电平，所以节点n1的电位被初始化为低电平。通过晶体管Tr15导通，晶体管Tr2的栅极端子经由晶体管Tr15 与输入端子INb电连接。此时第三～n级的单位电路52中，输入信号 INb(2级前的单位电路52的输出信号OUT)为低电平，所以节点n2 的电位被初始化为低电平。另外，通过初始化时将开始脉冲STa、STb控制为低电平，第一级和第二级的单位电路52中也能够将节点n2的 电位初始化为低电平。因此，根据本实施方式的移位寄存器，能够进 行与第十五实施方式同样的初始化。

如第六实施方式所述，当对晶体管的源极－漏极间施加高电压时， 有可能发生晶体管的劣化或破坏。于是作为耐压对策，根据现有技术 已知有使用串联连接的多个晶体管或L长的长的晶体管的方法。但是， 现有的耐压对策存在电路的布局面积增大的问题。

单位电路52中，节点n1、n2的电位因被顶上而成为最高(VDD －Vth+α)。在节点n1的上顶期间，输出信号OUT的电位为VDD， 所以晶体管Tr16的源极－漏极间被施加电压(α－Vth)。另外，在节 点n2的上顶期间大部分(图28所示的时刻t2～t3)，输入信号INb的 电位为VDD，所以晶体管Tr12、Tr15的源极－漏极间被施加相同的电 压(α－Vth)。电压(α－Vth)比晶体管的驱动电压低。

像这样，在单位电路52中，对晶体管Tr16的源极－漏极间不施 加高电压，晶体管Tr12、Tr15的源极－漏极间施加高电压的时间短。 因此，晶体管Tr12、Tr15、Tr16不需要进行现有的耐压对策。因此， 根据本实施方式的移位寄存器，不增大布局面积就能够防止晶体管的 劣化或破坏。

另外，图28所示的时刻t3～t4中，节点n2的电位为(VDD－Vth +α)，时钟信号CKB为低电平。在该期间，晶体管Tr12、Tr15的源 极－漏极间被施加高电压(VDD－Vth+α－VSS)。为了防止这样的情 况，只要使时钟信号CK1～CK4的占空比为50％，使开始脉冲STa、STb 的高电平期间与时钟信号CK1～CK4的高电平期间为相同长度即可。

另外，也可以将晶体管Tr12、Tr15的源极端子与初始化时为低电 平，节点n2的上顶时为高电平的其他端子(例如、时钟端子CKB)连 接，也可以将晶体管Tr16的源极端子与初始化时为低电平，节点n1 的上顶时为高电平的其他端子(例如时钟端子CKA)连接。通过使用 这样的单位电路，能够获得与本实施方式同样的效果。

(第十七实施方式)

本发明的第十七实施方式的移位寄存器，具有图32所示的结构。 但是，本实施方式的移位寄存器替代单位电路51，具有图35所示的单 位电路53。单位电路53在单位电路52(图34)中追加了N沟道型晶 体管和Tr18。晶体管Tr18的漏极端子与晶体管Tr2的源极端子连接， 晶体管Tr18的源极端子与晶体管Tr1的栅极端子连接，晶体管Tr18的 栅极端子被施加高电平电位VDD。晶体管Tr18作为耐压用晶体管发挥 功能。以下将与晶体管Tr18的漏极端子连接的节点称为n8，将与晶体 管Tr18的源极端子连接的节点称为n9。

图36是本实施方式的移位寄存器的信号波形图。图36所示的信 号波形图，从图28所示的信号波形图中删除节点n1的电位变化，追 加了节点n8、n9的电位变化。

与包含晶体管Tr10的单位电路22(图12)同样，包含晶体管Tr18 的单位电路53中，在节点n9的上顶期间也对晶体管Tr2、Tr13、Tr16 的端子间供给比晶体管的驱动电压低的电压。因此，根据本实施方式 的移位寄存器，能够防止晶体管的劣化或破坏。因此，与第六实施方 式同样，与对不包含晶体管Tr11的单位电路进行耐压对策的情况相比， 能够防止晶体管的劣化或破坏同时增大动作裕度。

(第十八实施方式)

本发明的第十八实施方式的移位寄存器具有图32所示的结构。但 是，本实施方式的移位寄存器替代单位电路51具有图37所示的单位 电路54。单位电路54在单位电路52(图34)中将晶体管Tr12的栅极 端子的连接对象变更为输出端子OUT。

本实施方式的移位寄存器的信号波形图与图28所示的信号波形图 相同。在时刻t4之前，单位电路54与单位电路52同样地动作。如果 在时刻t4时钟信号CKA从低电平变为高电平，则时刻t4之后，时钟 信号CKA的高电平电位作为输出信号OUT被输出。另外，输出信号 OUT成为高电平时，晶体管Tr12导通。此时输入信号INb为低电平， 所以节点n2的电位下降而成为低电平(节点n2的放电)。随之，晶体 管Tr2截止。

单位电路52中，晶体管Tr12的栅极端子与时钟端子CKA连接。 对此，在单位电路54中，晶体管Tr12的栅极端子与输出端子OUT连 接。输出信号OUT变化的频度比时钟信号CKA变化的频度小。因此， 根据本实施方式的移位寄存器，能够减少附随于晶体管Tr12的栅极端 子的寄生电容的充放电，从而削减消耗电力。

(第十九实施方式)

本发明的第十九实施方式的移位寄存器具有图32所示的结构。但 是，本实施方式的移位寄存器替代单位电路51，具有图38所示的单位 电路55。单位电路55在单位电路52(图34)中将晶体管Tr11的漏极 端子的连接对象变更为时钟端子CKB而成。

本实施方式的移位寄存器的信号波形图与图28所示的信号波形图 相同。在时刻t1之前，节点n1、n2的电位和输出信号OUT为低电平。 在时刻t1当输入信号INb和时钟信号CKB变为高电平时，晶体管Tr11 导通，从时钟端子CKB向节点n2通过晶体管Tr11的电流流动，节点 n2的电位上升(节点n2的充电)。从时刻t1经过不久，晶体管Tr11 截止，节点n2成为浮置状态，晶体管Tr2、Tr13成为导通状态。时刻 t2之后，单位电路55与单位电路44(图31)同样地动作。根据本实 施方式的移位寄存器，能够获得与第十六实施方式的移位寄存器同样 的效果。

像这样，在单位电路55中，导通电位输出部(输入端子INa)输 出针对单位电路41的第一输入信号INa，置位控制部包括第一导通端 子被供给第二时钟信号CKB，第二导通端子与置位晶体管Tr2的控制 端子连接，控制端子被供给针对单位电路55的第二输入信号INb的晶 体管Tr11。

当第二输入信号INb和第二时钟信号CKB的电位变为导通电位 (高电平电位)时，置位晶体管Tr2的控制端子的电位到达规定电平 (VDD－Vth)之后，置位晶体管Tr2的控制端子成为浮置状态。之后， 当第一输入信号INa的电位变为导通电位，输出晶体管Tr1的控制端 子的电位变为导通电位时，置位晶体管Tr2的控制端子的电位成为充 分的导通电位(比通常的高电平电位高的电位)，输出晶体管Tr1的控 制端子的电位成为没有阈值降低的导通电位VDD。因此，根据本实施 方式的移位寄存器，能够减小输出信号OUT的变弱，能够增大对于晶 体管的阈值电压的变动的动作裕度。另外，基于第二输入信号INb和 第二时钟信号CKB使置位晶体管Tr2的控制端子的电位变为导通电位 之后，基于第一输入信号INa使输出晶体管Tr1的控制端子的电位变 为导通电位，由此能够增大动作裕度。

(第二十实施方式)

本发明的第二十实施方式的移位寄存器具有图32所示的结构。但 是，本实施方式的移位寄存器替代单位电路51具有图39所示的单位 电路56。单位电路56在单位电路52(图34)中将晶体管Tr11的栅极 端子的连接对象变更为时钟端子CKB而成。

本实施方式的移位寄存器的信号波形图与图28所示的信号波形图 相同。在时刻t1之前，节点n2的电位为低电平。在时刻t1当输入信 号INb和时钟信号CKB变为高电平时，晶体管Tr11导通，从输入端 子INb向节点n2通过晶体管Tr11的电流流动，节点n2的电位上升(节 点n2的充电)。从时刻t1经过不久，晶体管Tr11截止，节点n2成为 浮置状态，晶体管Tr2、Tr13成为导通状态。时刻t2之后，单位电路 56与单位电路44(图31)同样地动作。但是，当时钟信号CKB为高 电平时，晶体管Tr11导通。即使晶体管Tr11导通，在输入信号INb 为低电平的期间，节点n2的电位也保持低电平。根据本实施方式的移 位寄存器，能够获得与第十六实施方式的移位寄存器同样的效果。

像这样，在单位电路56中，导通电位输出部(输入端子INa)输 出针对单位电路56的第一输入信号INa，置位控制部包括第一导通端 子被供给针对单位电路56的第二输入信号INb，第二导通端子与置位 晶体管Tr2的控制端子连接，控制端子被供给第二时钟信号CKB的晶 体管Tr11。因此，根据本实施方式的移位寄存器，与第十九实施方式 同样，能够减小输出信号OUT的变弱，能够增大对于晶体管的阈值电 压的变动的动作裕度。另外，基于第二输入信号INb和第二时钟信号 CKB使置位晶体管Tr2的控制端子的电位变为导通电位之后，基于第 一输入信号INa使输出晶体管Tr1的控制端子的电位变为导通电位， 由此能够增大动作裕度。

(第二十一实施方式)

本发明的第二十一实施方式的移位寄存器具有图32所示的结构。 但是，本实施方式的移位寄存器替代单位电路51具有图40所示的单 位电路57。单位电路57从单位电路52(图34)中删除了晶体管Tr12， 晶体管Tr11的栅极端子被施加高电平电位VDD。晶体管Tr1、Tr2、 Tr11分别作为输出晶体管、置位晶体管和置位控制部发挥功能，输入 端子INa作为导通电位输出部发挥功能。

图41是本实施方式的移位寄存器的信号波形图。图41所示的信 号波形图，除了节点n2的电位变化外，与图28所示的信号波形图相 同。在时刻t1之前，节点n1、n2的电位和输出信号OUT为低电平。 在时刻t1当输入信号INb变为高电平时，晶体管Tr11导通，从输入端子INb向节点n2通过晶体管Tr11的电流流动，节点n2的电位上升(节 点n2的充电)。从时刻t1经过不久，晶体管Tr11截止，节点n2成为 浮置状态，晶体管Tr2、Tr13成为导通状态。

在时刻t2当输入信号INa变为高电平时，进行节点n1的充电和节 点n2的上顶。在时刻t3，时钟信号CKB变为低电平时，晶体管Tr13 截止。此时，在时刻t3当输入信号INb变为低电平时，晶体管Tr11导 通，从节点n2向输入端子INb通过晶体管Tr11的电流流动，节点n2的电位下降而成为低电平(节点n2的放电)。时刻t4之后，单位电路 57与单位电路44(图31)同样地动作。根据本实施方式的移位寄存器， 能够获得与第十六实施方式的移位寄存器同样的效果。

像这样，在单位电路57中，导通电位输出部(输入端子INa)输 出针对单位电路57的第一输入信号INa，置位控制部包括第一导通端 子被供给针对单位电路57的第二输入信号INb，第二导通端子与置位 晶体管Tr2的控制端子连接，控制端子被固定地施加导通电位VDD的 晶体管Tr11。因此，根据本实施方式的移位寄存器，与第十一实施方 式同样，能够减小输出信号OUT的变弱，能够增大对于晶体管的阈值 电压的变动的动作裕度。另外，基于第二输入信号INb使置位晶体管 Tr2的控制端子的电位变为导通电位之后，基于第一输入信号INa使输 出晶体管Tr1的控制端子的电位变为导通电位，由此能够增大动作裕 度。

(第二十二实施方式)

图42是表示本发明的第二十二实施方式的移位寄存器的结构的框 图。图42所示的移位寄存器60，将n个单位电路61多级连接而构成。 单位电路61具有时钟端子CKA、CKB、输入端子INa、初始化端子INIT 和输出端子OUT。从外部对移位寄存器60供给开始脉冲STa、4相的 时钟信号CK1～CK4和初始化信号INIT。时钟信号CK1～CK4与第十 一实施方式的移位寄存器40(图25)同样被供给到各端子。初始化信 号INIT被供给到n个单位电路61的初始化端子INIT。开始脉冲STa 被供给到第一级单位电路61的输入端子INa。单位电路61的输出信号 OUT作为输出信号O1～On被输出到外部，并且被供给到下一级单位电 路61的输入端子INa。

图43是单位电路61的电路图。单位电路61在单位电路52(图 34)中将晶体管Tr11的栅极端子和漏极端子、以及晶体管Tr12、Tr15 的源极端子的连接对象变更为时钟端子CKB。

图44是移位寄存器60的信号波形图。图44所示的信号波形图， 除了删除了输入信号INb的电位的变化、以及时刻t7之后节点n2的电 位周期性地成为规定电平(VDD－Vth)以外，与图28所示的信号波 形图相同。在时刻t1之前，节点n1、n2的电位和输出信号OUT为低电平。在时刻t1当和时钟信号CKB变为高电平时，晶体管Tr11导通， 从时钟端子CKB向节点n2通过晶体管Tr11的电流流动，节点n2的 电位上升(节点n2的充电)。从时刻t1经过不久，晶体管Tr2、Tr13 都成为导通状态。

在时刻t2当输入信号INa变为高电平时，进行节点n1的充电和节 点n2的上顶。在时刻t3，时钟信号CKB变为低电平时，晶体管Tr13 截止。晶体管Tr13截止后，节点n1、n2的电位也不变化，晶体管Tr1 保持导通状态。在时刻t3～t7，单位电路61与单位电路44(图31)同样地动作。

在时刻t7，时钟信号CKB变为高电平时，晶体管Tr13导通，进 行节点n1的放电。另外，在时刻t7，晶体管Tr11导通。随之，从时 钟端子CKB向节点n2通过晶体管Tr11的电流流动，节点n2的电位 上升。在时刻t7之后，节点n2的电位当时钟信号CKB变为高电平时 变为(VDD－Vth)，当时钟信号CKA变为高电平时变为低电平。

不需要对移位寄存器60供给开始脉冲STb，不需要对单位电路61 供给2级前的单位电路61的输出信号OUT。因此，根据本实施方式的 移位寄存器60，能够削减单位电路间的配线，削减电路的布局面积。

像这样，在单位电路61中，导通电位输出部(输入端子INa)输 出针对单位电路61的输入信号INa，置位控制部包括第一导通端子和 控制端子被供给第二时钟信号CKB，第二导通端子与置位晶体管Tr2 的控制端子连接的晶体管Tr11。

当第二时钟信号CKB的电位变为导通电位(高电平电位)时，置 位晶体管Tr2的控制端子的电位到达规定电平(VDD－Vth)之后，置 位晶体管Tr2的控制端子成为浮置状态。之后，当输入信号INa的电 位变为导通电位，输出晶体管Tr1的控制端子的电位变为导通电位时， 置位晶体管Tr2的控制端子的电位成为充分的导通电位(比通常的高 电平电位高的电位)，输出晶体管Tr1的控制端子的电位成为没有阈值 降低的导通电位VDD。因此，根据本实施方式的移位寄存器，能够减 小输出信号OUT的变弱，能够增大对于晶体管的阈值电压的变动的动 作裕度。另外，基于第二时钟信号CKB使置位晶体管Tr2的控制端子 的电位变为导通电位之后，基于输入信号INa使输出晶体管Tr1的控 制端子的电位变为导通电位，由此能够增大动作裕度。

(第二十三实施方式)

本发明的第二十三实施方式的移位寄存器具有图42所示的结构。 但是，本实施方式的移位寄存器替代单位电路61，具有图45所示的单 位电路62。单位电路62在单位电路61(图43)中将晶体管Tr12的栅 极端子的连接对象变更为输出端子OUT而成。

图46是本实施方式的移位寄存器的信号波形图。图46所示的信 号波形图，除了节点n2的电位变化外，与图44所示的信号波形图相 同。在时刻t2之前，节点n1的电位和输出信号OUT为低电平，节点 n2的电位为(VDD－Vth)，节点n2为浮置状态，晶体管Tr2为导通状态。

在时刻t2当输入信号INa变为高电平时，进行节点n1的充电和节 点n2的上顶。在时刻t3，时钟信号CKB变为低电平时，晶体管Tr13 截止。晶体管Tr13截止后，节点n1、n2的电位也不变化，晶体管Tr1、 Tr2保持导通状态。如果在时刻t4时钟信号CKA从低电平变为高电平， 则进行节点n1的上顶，没有阈值降低的高电平电位VDD作为输出信 号OUT被输出。另外，输出信号OUT成为高电平时，晶体管Tr12导 通。此时时钟信号CKB为低电平，所以节点n2的电位下降而成为低 电平(节点n2的放电)。随之，晶体管Tr2截止。

在时刻t5，输入信号INa变为低电平。此时晶体管Tr2、Tr13为截 止状态，所以节点n1、n2的电位不变化。在时刻t6当时钟信号CKA 变为低电平时，输出信号OUT变为低电平，晶体管Tr12截止。另外， 当节点n1的上顶结束时，节点n1的电位下降至高电平电位VDD。在 时刻t7，时钟信号CKB变为高电平时，进行节点n1的放电。另外， 在时刻t7晶体管Tr11导通，所以节点n2的电位上升而成为(VDD－ Vth)(节点n2的充电)。

根据本实施方式的移位寄存器，与第十八实施方式同样，能够减 少附随于晶体管Tr12的栅极端子的寄生电容的充放电，从而削减消耗 电力。另外，节点n2的放电，仅在输出信号OUT为高电平时进行。 因此，根据本实施方式的移位寄存器，能够减少附随于节点n2的寄生 电容的充放电，从而削减消耗电力。

(第二十四实施方式)

图47是表示本发明的第二十四实施方式的移位寄存器的结构的框 图。图47所示的移位寄存器70，将n个单位电路71多级连接，在其 上一级连接虚拟单位电路72而成。单位电路71具有时钟端子CKA、 CKB、输入端子INa、INb、初始化端子INIT和输出端子OUT。虚拟单位电路72具有时钟端子CKA、CKB、输入端子INa、初始化端子INIT 和输出端子OUT。例如在单位电路71中使用单位电路52(图34)，在 虚拟单位电路72中使用单位电路61(图43)。

从外部对移位寄存器70供给开始脉冲STa、4相的时钟信号 CK1～CK4和初始化信号INIT。时钟信号CK1～CK4与第十一实施方式 的移位寄存器40(图25)同样被供给到各端子。在此基础上，时钟信 号CK2被供给到虚拟单位电路72的时钟端子CKB，时钟信号CK4被供给到虚拟单位电路72的时钟端子CKA。开始脉冲STa被供给到虚 拟单位电路72的输入端子INa和第一级单位电路71的输入端子INb。 初始化信号INIT被供给到n个单位电路71和虚拟单位电路72的初始 化端子INIT。虚拟单位电路72的输出信号OUT，不被输出到外部， 而被供给到第一级单位电路71的输入端子INa和第二级单位电路71 的输入端子INb。单位电路71的输出信号OUT作为输出信号O1～On 被输出到外部，并且被供给到下一级单位电路71的输入端子INa和2 级后的单位电路71的输入端子INb。

图48是移位寄存器70的时序图。如图48所示，开始脉冲STa和 时钟信号CK1～CK4以与第十一实施方式相同的时序变化(参照图27)。 虚拟单位电路72的输出信号OUT(以下称为虚拟输出信号Odmy)是 使开始脉冲STa延迟时钟信号CK1的1/4周期的信号。开始脉冲STa 和虚拟输出信号Odmy分别具有与第十一实施方式的移位寄存器40和 开始脉冲STb、STa相同的功能。

像这样移位寄存器70包括输出使开始脉冲STa延迟时钟信号的 1/4周期的信号的虚拟单位电路72。因此，供给到移位寄存器70的开 始脉冲为1个即可。因此，根据本实施方式的移位寄存器70，与供给 开始脉冲的输入端子和传输开始脉冲的配线相应地能够削减的布局面 积。

(第二十五实施方式)

图49是表示本发明的第二十五实施方式的移位寄存器的结构的框 图。图49所示的移位寄存器80，将n个单位电路81和2个虚拟单位 电路82、83多级连接而构成。单位电路81具有时钟端子CKA、CKB、 输入端子INa、INb、初始化端子INIT、复位端子R和输出端子OUT。虚拟单位电路82、83具有时钟端子CKA、CKB、输入端子INa、INb、 初始化端子INIT和输出端子OUT。

从外部对移位寄存器80供给开始脉冲STa、4相的时钟信号 CK1～CK4、STb和初始化信号INIT。开始脉冲STa、STb和时钟信号 CK1～CK4与第十一实施方式的移位寄存器40(图25)同样被供给到 各端子。在此基础上，时钟信号CK1～CK4分别被供给到虚拟单位电路82的时钟端子CKA、虚拟单位电路83的时钟端子CKA、虚拟单位电 路82的时钟端子CKB和虚拟单位电路83的时钟端子CKB。初始化信 号INIT被供给到n个单位电路81和虚拟单位电路82、83的初始化端 子INIT。单位电路81的输出信号OUT作为输出信号O1～On被输出到 外部，并且被供给到下一级单位电路81(或虚拟单位电路82)的输入 端子INa、2级后的单位电路81(或虚拟单位电路82、83)的输入端 子INb和2级前的单位电路81的复位端子R。虚拟单位电路82的输 出信号OUT(以下称为虚拟输出信号Odmy1)被供给到虚拟单位电路 83的输入端子INa和第(n－1)级单位电路81的复位端子R。虚拟单 位电路83的输出信号OUT(以下称为虚拟输出信号Odmy2)被供给 到第n级单位电路81的复位端子R。

图50是单位电路81的电路图。单位电路81在单位电路54(图 37)中将晶体管Tr13的栅极端子的连接对象变更为复位端子R。虚拟 单位电路82、83中使用不具有复位端子R的单位电路(例如单位电路 54)。

移位寄存器80中，使用对栅极端子供给2级后的单位电路81的 输出信号OUT的晶体管Tr13，进行节点n1的放电。为了对第(n－1) 级和第n级的单位电路81供给2级后的单位电路81的输出信号OUT， 移位寄存器80具有虚拟单位电路82、83。对此，对第(n－1)级单位电路81的晶体管Tr13的栅极端子供给虚拟输出信号Odmy1。对第n 级单位电路81的晶体管Tr13的栅极端子供给虚拟输出信号Odmy2。

图51是移位寄存器80的信号波形图。图51所示的信号波形图， 在图28所示的信号波形图中追加了复位信号R的变化。输出信号OUT 在时刻t4变为高电平，在时刻t6变为低电平。由此，时钟信号CK1 延迟半周期，复位信号R在时刻t7变为高电平，在时刻t8变为低电平。 在时刻t6当时钟信号CKA变为低电平时，节点n1的上顶结束，节点 n1的电位下降至高电平电位VDD。在时刻t7当复位信号R变为高电 平时，晶体管Tr13导通，节点n1的电位下降而成为低电平(节点n1 的放电)。

在单位电路54，时钟信号CKB为高电平时，晶体管Tr13导通， 进行节点n1的放电。对此，在单位电路81中，复位信号R为高电平 时，晶体管Tr13导通，进行节点n1的放电。复位信号R变化的频度 比时钟信号CKB变化的频度小。因此，根据本实施方式的移位寄存器 80，能够减少附随于晶体管Tr13的栅极端子的寄生电容的充放电，从 而削减消耗电力。

本实施方式的移位寄存器的80，能够构成图52所示的变形例。图 52所示的移位寄存器84，将(n+2)个单位电路81多级连接而构成。 第(n+1)级和第(n+2)级单位电路81，作为虚拟单位电路发挥功 能。从外部对移位寄存器84供给开始脉冲STa、STb、4相的时钟信号CK1～CK4、初始化信号INIT、和复位信号R。复位信号R被供给到第 (n+1)级和第(n+2)级单位电路81的复位端子R。此外的信号与 移位寄存器图80同样被供给到各端子。

移位寄存器84中，与移位寄存器80同样，使用对栅极端子供给2 级后的单位电路81的输出信号OUT的晶体管Tr13，进行节点n1的放 电。为了对第(n－1)级和第n级的单位电路81供给2级后的单位电 路81的输出信号OUT，移位寄存器84具有第(n+1)级和第(n+2) 级单位电路81。对此，对第(n－1)级单位电路81的晶体管Tr13的 栅极端子供给第(n+1)级单位电路81的输出信号OUT(以下称为虚 拟输出信号Odmy1)。对第n级单位电路81的晶体管Tr13的栅极端子 供给第(n+2)级单位电路81的输出信号OUT(以下称为虚拟输出信 号Odmy2)。

图53是移位寄存器84的时序图。如图53所示，虚拟输出信号 Odmy1在第n级单位电路81的输出信号OUT成为高电平之后的时钟 信号CK1的高电平期间成为高电平。虚拟输出信号Odmy2在虚拟输 出信号Odmy1成为高电平之后的时钟信号CK2的高电平期间成为高 电平。复位信号R在虚拟输出信号Odmy2的高电平期间之后成为高电 平。当复位信号R为高电平时，在第(n+1)级和第(n+2)级单位 电路81中，晶体管Tr13导通，节点n1的电位成为低电平。

因此，移位寄存器84也与移位寄存器80同样，能够减少附随于 晶体管Tr13的栅极端子的寄生电容的充放电，从而削减消耗电力。另 外，也可以替代初始化信号INIT和复位信号R，对移位寄存器84供 给在初始化时和复位时成为高电平的控制信号。在这种情况下，也可 以从单位电路81中删除晶体管Tr13、Tr16中的一者。

(第二十六实施方式)

本发明的第二十六实施方式的移位寄存器具有图49或图52所示 的结构。但是，本实施方式的移位寄存器替代单位电路81具有图54 所示的单位电路85。单位电路85在单位电路81(图50)中追加了晶 体管Tr19。晶体管Tr19的漏极端子与输出端子OUT连接，晶体管Tr19 的源极端子被施加低电平电位VSS，晶体管Tr19的栅极端子与复位端 子R连接。本实施方式的移位寄存器的信号波形图与第二十五实施方 式的信号波形图相同。

在单位电路41(图26)中，在输出信号OUT成为低电平之前晶 体管Tr1截止的情况下，输出信号OUT不成为低电平而成为中间电位。 单位电路43(图30)为了使输出信号OUT为低电平，包含栅极端子 与时钟端子CKB连接的晶体管Tr8。但是，为了可靠地使输出信号OUT成为低电平而增大晶体管Tr8的尺寸时，消耗电力增大。为了解决该 问题，单位电路85包含栅极端子与复位端子R连接的晶体管Tr19。

在单位电路85中，当复位信号R成为高电平时，晶体管Tr19导 通，所以输出信号OUT可靠地成为低电平。因此，单位电路85中不 需要增大晶体管Tr8的尺寸。另外，输出信号OUT变化的频度比时钟 信号CKB变化的频度小。因此，即使增大晶体管Tr19的尺寸，消耗 电力也不会像增大晶体管Tr8那样增大。因此，根据本实施方式的移 位寄存器，不增大消耗电力就能够可靠地使输出信号OUT成为低电平。

另外，晶体管Tr8基于时钟信号CKB周期性地导通。因此，即使因晶体管Tr1的泄漏电流等而输出信号OUT的电位上升，也能够用晶体管Tr8使输出信号OUT的电位周期性地成为低电平。另外，单位电 路85包括晶体管Tr8、Tr19，但是只要包括晶体管Tr19即可，并不必须包括晶体管Tr8。

以下对具有本发明的实施方式的移位寄存器的显示装置的例子进 行说明。图55是表示包括本发明的实施方式的移位寄存器的液晶显示 装置的第一结构例的框图。图55所示的液晶显示装置包括：n根扫描 线GL1～GLn、m根(m为2以上的整数)数据线SL1～SLm、(m×n) 个像素电路101、数据线驱动电路111和移位寄存器121、122。

扫描线GL1～GLn相互平行地配置，数据线SL1～SLm以与扫描线 GL1～GLn正交的方式相互平行地配置。(m×n)个像素电路101对应 于扫描线GL1～GLn与数据线SL1～SLm的交点地配置。像素电路101 包括晶体管Tw、液晶电容Clc和辅助电容Ccs。晶体管Tw的栅极端子与1根扫描线连接，晶体管Tw的源极端子与1根数据线连接。以下 将像素电路101的配置区域成为区域A。

数据线驱动电路111沿区域A的一边(图55中为上边)配置。数 据线驱动电路111与数据线SL1～SLm的一端(图55中为上端)连接， 驱动数据线SL1～SLm。

移位寄存器121、122分别具有n个输出端子O1～On，作为扫描线 驱动电路发挥功能。移位寄存器121、122使用例如第一～第十实施方 式的移位寄存器。移位寄存器121、122使用相同的电路，被供给相同 的信号。移位寄存器121沿区域A的一边(图55中为左边)配置，移 位寄存器122沿与区域A相对的边(图55中为右边)配置。移位寄存 器121的输出端子O1～On分别与扫描线GL1～GLn的一端(图55中为 左端)连接。移位寄存器121从一端侧驱动扫描线GL1～GLn。移位寄 存器122的输出端子O1～On分别与扫描线GL1～GLn的另一端(图55 中为右端)连接。移位寄存器122从另一端侧驱动扫描线GL1～GLn。 像这样图55所示的液晶显示装置中，扫描线GL1～GLn使用2个移位 寄存器121、122从两侧进行驱动。

图56是表示包括本发明的实施方式的移位寄存器的液晶显示装置 的第二结构例的框图。图56所示的液晶显示装置，在图55所示的液 晶显示装置中将移位寄存器121、122分别置换为移位寄存器123、124 而成。移位寄存器123、124分别具有n个输出端子O1～On，作为扫描 线驱动电路发挥功能。移位寄存器123、124使用例如、第十一～第二 十六实施方式的移位寄存器。

另外，图55和图56所示的液晶显示装置，使用沿区域A的相对 的2边配置的2个移位寄存器从两侧驱动扫描线GL1～GLn。具有本发 明的实施方式的移位寄存器的液晶显示装置，也可以代之使用沿区域A 的一边配置的1个移位寄存器从单侧驱动扫描线GL1～GLn。

图57是表示包括本发明的实施方式的移位寄存器的液晶显示装置 的第三结构例的框图。图57所示的液晶显示装置包括：2n根扫描线 GL1～GL2n、m根为的数据线SL1～SLm、(m×2n)个像素电路101、 数据线驱动电路111、和移位寄存器121、122。扫描线GL1～GL2n、数据线SL1～SLm、(m×2n)个像素电路101和数据线驱动电路111， 与图55所示的液晶显示装置同样地配置。

移位寄存器121、122使用相同的电路，除了初始化信号INIT以 外被供给不同的信号。移位寄存器121、122使用例如、第一～第十实 施方式的移位寄存器。移位寄存器121的输出端子O1～On分别与第奇 数个扫描线GL1、GL3、…、GL2n－1的一端(图57中为左端)连接。 移位寄存器121从一端侧驱动第奇数个扫描线GL1、GL3、…、GL2n －1。移位寄存器122的输出端子O1～On分别与第偶数个扫描线GL2、 GL4、…、GL2n的另一端(图57中为右端)连接。移位寄存器122 从另一端侧驱动第偶数个扫描线GL2、GL4、…、GL2n。像这样图57 所示的液晶显示装置中，第奇数个扫描线GL1、GL3、…、GL2n－1 使用移位寄存器121从一端侧进行驱动，第偶数个扫描线GL2、 GL4、…、GL2n使用移位寄存器122从另一端侧进行驱动。

图58是表示图57所示的液晶显示装置的时序图。被供给到移位 寄存器121的时钟信号CK1L，在规定的周期成为高电平和低电平。其 中，时钟信号CK1L的高电平期间比时钟信号CK1L的1/4周期短。时 钟信号CK2L是使时钟信号CK1L延迟半周期的信号。供给到移位寄 存器122的时钟信号CK1R、CK2R是分别使时钟信号CK1L延迟1/4 周期和3/4周期的信号。供给到移位寄存器121的开始脉冲STL在移 位开始时在时钟信号CK2R的高电平期间成为高电平。供给到移位寄 存器122的开始脉冲STR是使开始脉冲STL延迟时钟信号CK1L的1/4 周期的信号。移位寄存器121的输出信号O1的高电平期间，从开始脉 冲STL的高电平期间延迟时钟信号的1/4周期。移位寄存器121的输 出信号O2～On的高电平期间，分别从移位寄存器121的输出信号 O1～On－1的高电平期间延迟时钟信号的半周期。移位寄存器122的输 出信号O1的高电平期间，从移位寄存器121的输出信号O1的高电平 期间延迟时钟信号的1/4周期。移位寄存器122的输出信号O2～On的 高电平期间，分别从移位寄存器122的输出信号O1～On－1的高电平 期间延迟时钟信号的半周期。因此，如图58所示，扫描线GL1～GL2n 的电位，逐个延迟时钟信号的1/4周期而升序地成为高电平。

图59是表示包括本发明的实施方式的移位寄存器的液晶显示装置 的第四结构例的框图。图59所示的液晶显示装置，在图57所示的液 晶显示装置中将移位寄存器121、122分别置换为移位寄存器123、124。 移位寄存器123、124使用相同的电路，除了初始化信号INIT以外被 供给不同的信号。移位寄存器123、124使用例如、第十一～第二十六 实施方式的移位寄存器。

图60是表示图59所示的液晶显示装置的时序图。供给到移位寄 存器123的开始脉冲STaL、STbL和时钟信号CK1L～CK4L，分别以与 图27所示的开始脉冲STa、STb和时钟信号CK1～CK4相同的时序变 化。供给到移位寄存器124的开始脉冲STaR、STbR和时钟信号 CK1R～CK4R，以相比供给到移位寄存器123的信号延迟时钟信号的 1/8周期的方式变化。移位寄存器123的输出信号O1的高电平期间， 从开始脉冲STaL的高电平期间延迟时钟信号的1/4周期。移位寄存器 123的输出信号O2～On的高电平期间，分别从移位寄存器123的输出 信号O1～On－1的高电平期间延迟时钟信号的1/4周期。移位寄存器 124的输出信号O1的高电平期间，从移位寄存器123的输出信号O1 的高电平期间延迟时钟信号的1/8周期。移位寄存器124的输出信号 O2～On的高电平期间，分别从移位寄存器124的输出信号O1～On－1 的高电平期间延迟时钟信号的1/4周期。因此，如图60所示，扫描线 GL1～GL2n的电位，逐个延迟时钟信号的1/8周期而升序地成为高电平。

根据以上所示的液晶显示装置，通过将第一～第二十六实施方式的 移位寄存器用作扫描线驱动电路，能够减小扫描线驱动电路的输出信 号的变弱，能够增大对于晶体管的阈值电压的变动的动作裕度。另外， 图55和图56所示的液晶显示装置，需要在与扫描线1根份的宽度对 应的区域配置1个移位寄存器的单位电路。对此，图57和图59所示 的液晶显示装置，只要在与扫描线2根份的宽度对应的区域配置1个 移位寄存器的单位电路即可。因此，根据图57和图59所示的液晶显 示装置，能够减小设置于像素电路的配置区域的外周部分的移位寄存 器的布局区域的宽度。另外，根据图55和图56所示的液晶显示装置， 通过从两侧驱动扫描线GL1～GLn，与从单侧进行驱动的情况相比能够 进一步减小输出信号的变弱。

如上所述，根据本发明的移位寄存器，在对输出晶体管的控制端 子供给导通电位的期间的一部分，将置位晶体管的控制端子控制在浮 置状态，由此能够增大对于晶体管的阈值电压的变动的动作裕度。

另外，对于以上所述的移位寄存器，只要不违反多个单位电路的 特征的性质就能够任意组合，能够构成各种的变形例的移位寄存器。 例如可以从包含耐压用晶体管的单位电路中删除耐压用晶体管，将得 到的单位电路多级连接而构成移位寄存器。或者，也可以在不包含耐 压用晶体管的单位电路中追加耐压用晶体管，将得到的单位电路多级 连接而构成移位寄存器。

产业上的可利用性

本发明的移位寄存器具备对晶体管的阈值电压的变动具有大的动 作裕度的特征，所以能够应用于显示装置的驱动电路等各种电路。

附图标记说明

10、20、30、40、50、60、70、80、84、121～124…移位寄存器，

1、11～15、21～24、31、41～44、51～57、61～62、71、81、85… 单位电路，

2…导通电位输出部，

3…置位控制部，

32…扫描切换电路，

72、82、83…虚拟单位电路，

Tr1～Tr19、Tr21～Tr26、Tr31～Tr38、Trp1～Trp7…晶体管。

Claims (8)

1.一种具有将多个单位电路多级连接的结构的移位寄存器，其特征在于：

所述单位电路包括：

输出晶体管，该输出晶体管的第一导通端子与用于输入时钟信号的时钟端子连接，该输出晶体管的第二导通端子与用于输出所述时钟信号的输出端子连接；

输出对所述输出晶体管的控制端子供给的导通电位的导通电位输出部；

置位晶体管，该置位晶体管的第一导通端子被供给所述导通电位输出部的输出，该置位晶体管的第二导通端子与所述输出晶体管的控制端子连接；和

置位控制部，其对所述置位晶体管的控制端子切换地施加导通电位与截止电位，

所述置位控制部在所述输出晶体管的控制端子被供给导通电位的期间的一部分，将所述置位晶体管的控制端子控制为浮置状态，

所述导通电位输出部输出针对所述单位电路的输入信号，

所述置位控制部包括第一导通端子被供给第二时钟信号，第二导通端子与所述置位晶体管的控制端子连接的晶体管，

所述置位控制部的晶体管的控制端子被供给针对所述单位电路的第二输入信号，

所述输入信号是上一级的单位电路的输出信号，所述第二输入信号是2级前的单位电路的输出信号。

2.如权利要求1所述的移位寄存器，其特征在于：

所述单位电路在所述置位晶体管的第二导通端子与所述输出晶体管的控制端子之间还设置有耐压用晶体管，该耐压用晶体管的控制端子被固定地施加导通电位。

3.一种具有将多个单位电路多级连接的结构的移位寄存器，其特征在于：

所述单位电路包括：

输出晶体管，该输出晶体管的第一导通端子与用于输入时钟信号的时钟端子连接，该输出晶体管的第二导通端子与用于输出所述时钟信号的输出端子连接；

输出对所述输出晶体管的控制端子供给的导通电位的导通电位输出部；

置位晶体管，该置位晶体管的第一导通端子被供给所述导通电位输出部的输出，该置位晶体管的第二导通端子与所述输出晶体管的控制端子连接；和

置位控制部，其对所述置位晶体管的控制端子切换地施加导通电位与截止电位，

所述置位控制部在所述输出晶体管的控制端子被供给导通电位的期间的一部分，将所述置位晶体管的控制端子控制为浮置状态，

所述导通电位输出部输出针对所述单位电路的第一输入信号，

所述置位控制部包括第一导通端子被供给针对所述单位电路的第二输入信号，第二导通端子与所述置位晶体管的控制端子连接的晶体管，

所述输入信号是上一级的单位电路的输出信号，所述第二输入信号是2级前的单位电路的输出信号。

4.如权利要求3所述的移位寄存器，其特征在于：

所述置位控制部的晶体管的控制端子被固定地施加导通电位。

5.如权利要求3所述的移位寄存器，其特征在于：

所述置位控制部的晶体管的控制端子被供给第二时钟信号。

6.如权利要求3所述的移位寄存器，其特征在于：

所述置位控制部的晶体管的控制端子被供给所述第二输入信号。

7.如权利要求6所述的移位寄存器，其特征在于：

所述第一导通端子与所述控制端子连接。

8.如权利要求3～7中任一项所述的移位寄存器，其特征在于：

所述单位电路在所述置位晶体管的第二导通端子与所述输出晶体管的控制端子之间还设置有耐压用晶体管，该耐压用晶体管的控制端子被固定地施加导通电位。