KR20120090781A - 반도체 장치 및 그 제작 방법 - Google Patents

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Abstract

본 발명은 산화물 반도체를 사용하는 트랜지스터에서, 전기 특성이 양호한 트랜지스터 및 그 제작 방법을 제공한다.
기판 위에 제 1 산화절연막을 형성하고, 상기 제 1 산화절연막 위에 제 1 산화물 반도체막을 형성한 후, 열처리하여 제 1 산화물 반도체막에 함유된 수소를 탈리시키면서 제 1 산화절연막에 함유된 산소의 일부를 제 1 산화물 반도체막으로 확산시킴으로써, 수소 농도 및 산소 결함이 저감된 제 2 산화물 반도체막을 형성한다. 다음에, 제 2 산화물 반도체막을 선택적으로 에칭하여 제 3 산화물 반도체막을 형성한 후, 제 2 산화절연막을 형성하고, 상기 제 2 산화절연막을 선택적으로 에칭하여 제 3 산화물 반도체막의 단부를 덮는 보호막을 형성한다. 이 후, 제 3 산화물 반도체막 및 보호막 위에 한 쌍의 전극, 게이트 절연막, 및 게이트 전극을 형성한다.

Description

반도체 장치 및 그 제작 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 트랜지스터 등의 반도체 소자를 포함하는 회로를 갖는 반도체 장치 및 그 제작 방법에 관한 것이다. 예를 들어, 전원 회로에 탑재되는 파워 디바이스나 메모리, 사이리스터(thyristor), 컨버터, 이미지 센서 등을 포함하는 반도체 집적 회로, 액정 표시 패널로 대표되는 전기 광학 장치나 발광 소자를 갖는 발광 표시 장치 등을 부품으로서 탑재한 전자 기기에 관한 것이다.
또한, 본 명세서에서 말하는 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키며, 전기 광학 장치, 발광 표시 장치, 반도체 회로, 및 전자 기기는 모두 반도체 장치이다.
액정 표시 장치로 대표되는 바와 같이, 유리 기판 등에 형성되는 트랜지스터는 비정질 실리콘, 다결정 실리콘 등으로 구성되어 있다. 비정질 실리콘을 사용한 트랜지스터는 전계 효과 이동도가 낮지만, 유리 기판의 대면적화에 대응할 수 있다. 또한, 다결정 실리콘을 사용한 트랜지스터의 전계 효과 이동도는 높지만, 유리 기판의 대면적화에는 적합하지 않다는 단점을 갖는다.
실리콘을 사용한 트랜지스터가 사용되고 있는 가운데, 산화물 반도체를 사용하여 트랜지스터를 제작하고, 전자 디바이스나 광 디바이스에 응용하는 기술이 주목을 받고 있다. 예를 들어, 산화물 반도체로서 산화아연, In-Ga-Zn-O계 산화물을 사용하여 트랜지스터를 제작하고, 표시 장치의 화소의 스위칭 소자 등에 사용하는 기술이 특허문헌 1 및 특허문헌 2에 개시되어 있다.
그런데, 특히 산화물 반도체에서는, 수소가 캐리어 공급원(carrier source)이 된다는 지적이 있다. 따라서, 산화물 반도체를 형성할 때 수소가 혼입되지 않도록 하는 조치를 취하는 것이 요구된다. 또한, 산화물 반도체뿐만 아니라, 산화물 반도체에 접하는 게이트 절연막의 수소를 저감함으로써, 임계값 전압의 변동을 저감한다(특허문헌 3 참조).
일본국 특개2007-123861호 공보 일본국 특개2007-96055호 공보 일본국 특개2009-224479호 공보
그러나, 산화물 반도체를 사용한 트랜지스터에서, 산화물 반도체의 측면이 감압 분위기에 노출되면, 산화물 반도체 내의 산소가 탈리되어 산소 결함(산소 공공(空孔) 또는 산소 결손이라고도 부름)이 형성되어 버린다. 산화물 반도체에서 산소 결함이 형성된 영역은 캐리어가 흐르기 쉽기 때문에, 트랜지스터의 전기 특성에 영향을 미친다. 대표적으로는 트랜지스터의 소스와 드레인 사이에서 누설 전류가 높아진다는 문제가 있다.
그래서, 본 발명의 일 형태는 산화물 반도체를 사용한 트랜지스터에서, 전기 특성이 양호한 트랜지스터 및 그 제작 방법을 제공하는 것을 과제 중 하나로 한다.
본 발명의 일 형태는 기판 위에 제 1 산화절연막을 형성하고, 상기 제 1 산화절연막 위에 제 1 산화물 반도체막을 형성한 후, 열처리하여 제 1 산화물 반도체막에 함유된 수소를 탈리시키면서 제 1 산화절연막에 함유된 산소의 일부를 제 1 산화물 반도체막으로 확산시킴으로써, 수소 농도 및 산소 결함이 저감된 제 2 산화물 반도체막을 형성한다. 다음에, 제 2 산화물 반도체막을 선택적으로 에칭하여 제 3 산화물 반도체막을 형성한 후, 제 2 산화절연막을 형성하고, 상기 제 2 산화절연막을 선택적으로 에칭하여 제 3 산화물 반도체막의 단부를 덮는 보호막을 형성한다. 이 후, 제 3 산화물 반도체막 및 보호막 위에 한 쌍의 전극, 게이트 절연막, 및 게이트 전극을 형성하는 것을 특징으로 한다.
본 발명의 일 형태는 기판 위에 제 1 산화절연막을 형성하고, 상기 제 1 산화절연막 위에 제 1 산화물 반도체막을 형성하고, 상기 제 1 산화물 반도체막을 선택적으로 에칭하여 제 2 산화물 반도체막을 형성한다. 다음에, 제 1 산화절연막 및 제 2 산화물 반도체막을 덮는 제 2 산화절연막을 형성한 후, 열처리하여 제 1 산화절연막 및 제 2 산화절연막에 함유된 산소의 일부를 제 2 산화물 반도체막으로 확산시킴으로써, 수소 농도 및 산소 결함이 저감된 제 3 산화물 반도체막을 형성한다. 다음에, 제 2 산화절연막을 선택적으로 에칭하여 제 3 산화물 반도체막의 단부를 덮는 보호막을 형성한다. 이 후, 제 3 산화물 반도체막 및 보호막 위에 한 쌍의 전극, 게이트 절연막, 및 게이트 전극을 형성하는 것을 특징으로 한다.
본 발명의 일 형태는 기판 위에 제 1 산화절연막을 형성하고, 상기 제 1 산화절연막 위에 제 1 산화물 반도체막을 형성하고, 제 1 산화물 반도체막 위에 한 쌍의 전극을 형성한다. 다음에, 제 1 산화물 반도체막을 선택적으로 에칭하여 제 2 산화물 반도체막을 형성한다. 다음에, 제 1 산화절연막, 한 쌍의 전극, 및 제 2 산화물 반도체막을 덮는 제 2 산화절연막을 형성한 후, 열처리하여 제 1 산화절연막 및 제 2 산화절연막에 함유된 산소의 일부를 제 2 산화물 반도체막으로 확산시킴으로써, 수소 농도 및 산소 결함이 저감된 제 3 산화물 반도체막을 형성한다. 다음에, 제 2 산화절연막을 선택적으로 에칭하여 제 3 산화물 반도체막의 단부를 덮는 보호막을 형성한다. 이 후, 제 3 산화물 반도체막 및 보호막 위에 게이트 절연막, 및 게이트 전극을 형성하는 것을 특징으로 한다.
제 1 산화절연막 및 제 2 산화절연막은, 가열됨으로써 산소의 일부가 탈리되는 산화절연막을 사용하여 형성된다. 가열됨으로써 산소의 일부가 탈리되는 산화절연막으로서는 화학양론비를 만족하는 산소보다 더 많은 산소를 함유한 산화절연막을 사용하는 것이 바람직하다. 가열됨으로써 산소의 일부가 탈리되는 산화절연막은 가열에 의해 산소가 탈리되기 때문에, 가열됨으로써 제 1 산화물 반도체막 또는 제 2 산화물 반도체막으로 산소를 확산시킬 수 있다. 가열됨으로써 산소의 일부가 탈리되는 산화절연막의 대표적인 예로서는 산화실리콘, 산화질화실리콘, 질화산화실리콘, 산화알루미늄, 산화질화알루미늄, 산화갈륨, 산화하프늄, 산화이트륨 등이 있다.
본 발명의 일 형태에서는 적어도 제 1 산화절연막과 접하는 상태에서 제 1 산화물 반도체막 또는 제 2 산화물 반도체막을 가열함으로써, 제 1 산화절연막에 함유된 산소를 제 1 산화물 반도체막 또는 제 2 산화물 반도체막으로 확산시켜, 산소 결함을 저감할 수 있다. 또한, 제 1 산화절연막과, 제 1 산화물 반도체막 또는 제 2 산화물 반도체막과의 계면에서의 계면 준위를 저감할 수 있다. 이로써 트랜지스터의 임계값 전압이 음 방향으로 이동하는 것을 저감할 수 있다.
또한, 제 3 산화물 반도체막의 단부를 보호막으로 덮은 후, 한 쌍의 전극, 게이트 절연막, 및 게이트 전극을 형성하기 때문에 제 3 산화물 반도체막의 측면은 감압 분위기에 노출되지 않는다. 또한, 한 쌍의 전극의 제작 공정에서, 제 3 산화물 반도체막의 측면이 에칭 분위기에 노출되지 않는다. 이로써, 제 3 산화물 반도체막의 측면에서의 산소 결함의 생성을 저감할 수 있다.
또한, 본 발명의 일 형태에 있어서, 상기 보호막, 게이트 전극, 한 쌍의 전극을 마스크로 하여 제 3 산화물 반도체막에 도펀트를 첨가함으로써, 한 쌍의 도펀트를 함유한 영역을 자기정합적으로 형성하는 것을 특징으로 한다. 도펀트로서는 수소, 헬륨, 네온, 아르곤, 크립톤, 크세논 중 적어도 하나 이상을 사용하며, 한 쌍의 도펀트를 함유한 영역의 도펀트의 농도를 5×1018atoms/cm3 이상 1×1022atoms/cm3 이하, 바람직하게는 5×1018atoms/cm3 이상 5×1019atoms/cm3 이하로 한다. 이로써, 게이트 전극과 중첩된 제 1 산화물 반도체 영역과, 제 1 산화물 반도체 영역을 끼운 한 쌍의 도펀트를 함유한 영역과, 한 쌍의 전극과 중첩되고, 또 한 쌍의 도펀트를 함유한 영역을 끼운 한 쌍의 제 2 산화물 반도체 영역을 형성할 수 있다. 제 1 산화물 반도체 영역은 채널 영역으로서 기능하고, 도펀트를 함유한 영역은 전계 완화 영역으로서 기능한다. 따라서, 트랜지스터의 단채널 효과를 억제할 수 있다. 또한, 게이트 전극과 한 쌍의 전극이 중첩되지 않기 때문에, 기생 용량을 저감할 수 있어서 트랜지스터를 고속으로 동작시킬 수 있다.
또한, 상기 도펀트를 첨가한 후에 열처리를 실시하여도 좋다.
산화물 반도체는 In, Ga, Sn, 및 Zn 중에서 선택된 한 종류 이상의 원소를 함유할 수 있다.
또한, 산화물 반도체는 비단결정이며 그 ab면에 수직인 방향으로부터 보아 삼각형 또는 육각형 또는 정삼각형, 정육각형의 원자 배열을 갖고, 또 c축에 수직인 방향으로부터 보아 금속 원자가 층상, 또는 금속 원자와 산소 원자가 층상으로 배열된 상(phase)을 포함한 재료로 할 수도 있다.
또한, 본 명세서에서는 비단결정이며 그 ab면에 수직인 방향으로부터 보아 삼각형 또는 육각형, 또는 정삼각형, 정육각형의 원자 배열을 갖고, 또 c축에 수직인 방향으로부터 보아 금속 원자가 층상, 또는 금속 원자와 산소 원자가 층상으로 배열된 상을 포함한 재료를 CAAC(c-axis aligned crystals) 산화물 반도체라고 한다.
CAAC 산화물 반도체란 단결정이 아니지만, 비정질만으로 형성된 것도 아니다. 또한, CAAC 산화물 반도체는 결정화된 부분(결정 부분)을 포함하지만, 하나의 결정 부분과 다른 결정 부분의 경계를 명확하게 판별할 수 없는 경우도 있다. CAAC 산화물 반도체를 구성하는 산소의 일부 또는 모두는 질소로 치환되어도 좋다. 또한, CAAC 산화물 반도체를 구성하는 각각의 결정 부분의 c축은 일정한 방향(예를 들어, CAAC 산화물 반도체를 지지하는 기판면이나 CAAC 산화물 반도체의 표면 등에 수직인 방향)으로 배열되어 있어도 좋다. 또한, CAAC 산화물 반도체를 구성하는 각각의 결정 부분의 ab면의 법선은 일정한 방향(예를 들어, CAAC 산화물 반도체를 지지하는 기판면, CAAC 산화물 반도체의 표면 등에 수직인 방향)을 향하고 있어도 좋다.
CAAC 산화물 반도체는 그 조성 등에 따라, 도체 또는 절연체가 될 수 있다. 또한, 그 조성 등에 따라 가시광에 대해서 투명하거나 불투명하다. 이와 같은 CAAC 산화물 반도체의 예로서는, 막 형상으로 형성되고, 막 표면, 기판면, 또는 계면에 수직인 방향으로부터 관찰하면 삼각형 또는 육각형의 원자 배열이 확인되고, 또 그것의 막 단면을 관찰하면 금속 원자, 또는 금속 원자 및 산소 원자(또는 질소 원자)의 층상 배열이 확인되는 재료를 들 수도 있다.
본 발명의 일 형태에 의해, 산화물 반도체막의 산소 결함을 저감할 수 있다. 이로써, 트랜지스터의 임계값 전압의 음 방향 이동을 저감함과 함께, 트랜지스터의 소스 및 드레인에서의 누설 전류를 저감할 수 있으며, 트랜지스터의 전기 특성을 향상시킬 수 있다.
도 1a 내지 도 1d는 본 발명의 일 형태에 따른 반도체 장치를 설명하기 위한 상면도 및 단면도.
도 2a 내지 도 2e는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하기 위한 단면도.
도 3a 내지 도 3c는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하기 위한 단면도.
도 4a 내지 도 4d는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하기 위한 단면도.
도 5a 내지 도 5c는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하기 위한 단면도.
도 6은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하기 위한 상면도.
도 7a 및 도 7b는 본 발명의 일 형태에 따른 반도체 장치를 설명하기 위한 상면도 및 단면도.
도 8a 내지 도 8c는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하기 위한 단면도.
도 9a 내지 도 9c는 본 발명의 일 형태에 따른 반도체 장치를 설명하기 위한 상면도 및 단면도.
도 10a 내지 도 10d는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하기 위한 단면도.
도 11a 내지 도 11d는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하기 위한 단면도.
도 12는 본 발명의 일 형태에 따른 반도체 장치 및 그 제작 방법을 설명하기 위한 단면도.
도 13a 내지 도 13d는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하기 위한 단면도.
도 14a 및 도 14b는 본 발명의 일 형태에 따른 반도체 장치를 설명하기 위한 회로도.
도 15는 본 발명의 일 형태에 따른 반도체 장치를 설명하기 위한 회로도.
도 16a 및 도 16b는 본 발명의 일 형태에 따른 반도체 장치를 설명하기 위한 회로도.
도 17a 및 도 17b는 본 발명의 일 형태에 따른 반도체 장치를 설명하기 위한 회로도.
도 18a 내지 도 18c는 CPU의 구체적인 예를 도시한, 반도체 장치를 설명하기 위한 블록도 및 그 일부의 회로도.
도 19a 및 도 19b는 본 발명의 일 형태인 반도체 장치를 이용한 표시 장치를 설명하기 위한 상면도 및 단면도.
도 20a 내지 도 20f는 액정의 동작 모드를 설명하기 위한 단면도.
도 21a 내지 도 21d는 액정의 동작 모드를 설명하기 위한 단면도.
도 22a 내지 도 22d는 액정의 동작 모드를 설명하기 위한 단면도.
도 23a 및 도 23b는 액정의 동작 모드를 설명하기 위한 상면도 및 단면도.
도 24a 내지 도 24c는 화소 전극의 구조를 설명하기 위한 상면도.
도 25a 내지 도 25c는 화소 전극의 구조를 설명하기 위한 상면도.
도 26a 및 도 26b는 보호 회로의 일 형태를 도시한 회로도 및 상면도.
도 27은 계산에 이용한 모델을 설명하기 위한 도면.
도 28a 내지 도 28c는 계산에 이용한 모델을 설명하기 위한 도면.
본 발명의 실시형태에 대해서 도면을 사용하여 자세히 설명하기로 한다. 다만, 본 발명은 이하의 설명에 한정되지 않고 본 발명의 취지 및 그 범위에서 일탈하지 않고 그 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 제시하는 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다. 또한, 이하에 설명하는 본 발명의 구성에서, 동일 부분 또는 같은 기능을 갖는 부분에는 동일 부호를 상이한 도면들에서 공통적으로 사용하여, 그 반복될 설명은 생략하기로 한다.
또한, 본 명세서에서 설명하는 각 도면에 대해서, 각 구성의 크기, 막 두께, 또는 영역은 명료화를 위하여 과장되어 도시되어 있는 경우가 있다. 따라서 반드시 그 스케일로 한정되지 않는다.
또한, 본 명세서에서 '제 1', '제 2', '제 3' 등의 용어는 구성 요소의 혼동을 피하기 위해서 사용하는 것이며, 수적으로 한정하는 것은 아니다. 따라서, 예를 들어, '제 1'을 '제 2'로 또는 '제 3' 등으로 적절히 바꿔서 설명할 수 있다.
(실시형태 1)
본 실시형태에서는 누설 전류를 저감할 수 있는 트랜지스터의 구조 및 제작 방법에 대해서 도 1a 내지 도 3c를 사용하여 설명하기로 한다.
도 1a 내지 도 1d는 본 실시형태에서 제시하는 트랜지스터의 상면도 및 단면도이다. 도 1a는 본 실시형태에서 제시하는 트랜지스터의 상면도이며, 도 1b는 도 1a에 도시된 일점 쇄선 A-B에 대응하는 단면도이며, 도 1c는 도 1a에 도시된 일점 쇄선 C-D에 대응하는 단면도이며, 도 1d는 도 1a에 도시된 일점 쇄선 E-F에 대응하는 단면도이다. 또한, 도 1a에서는 도면이 복잡해지지 않도록 트랜지스터의 구성 요소의 일부(예를 들어, 게이트 절연막(111), 절연막(125) 등)를 생략한다.
도 1a 내지 도 1d에 도시한 트랜지스터는 기판(101) 위에 형성되는 산화절연막(102)과, 산화절연막(102) 위에 형성되는 산화물 반도체막(120)과, 산화물 반도체막(120)의 단부를 덮는 보호막(107)과, 보호막(107) 위에 형성되며 산화물 반도체막(120)에 접하는 한 쌍의 전극(109)과, 보호막(107), 한 쌍의 전극(109), 및 산화물 반도체막(120)을 덮는 게이트 절연막(111)과, 게이트 절연막(111) 위에 있으며 산화물 반도체막(120)과 중첩된 게이트 전극(113)을 갖는다. 또한, 게이트 절연막(111) 및 게이트 전극(113)을 덮는 절연막(125)을 가져도 좋다. 또한, 산화물 반도체막(120)은 게이트 전극(113)과 중첩된 산화물 반도체 영역(119)과, 산화물 반도체 영역(119)을 끼운 한 쌍의 도펀트를 함유한 영역(115, 117)과, 한 쌍의 도펀트를 함유한 영역(115, 117)을 끼우며 한 쌍의 전극(109)과 접하는 한 쌍의 산화물 반도체 영역(121, 123)을 갖는다. 또한, 산화물 반도체 영역(119)은 채널 영역으로서 기능하고, 한 쌍의 도펀트를 함유한 영역(115, 117)은 전계 완화 영역으로서 기능하고, 한 쌍의 산화물 반도체 영역(121, 123)에서 한 쌍의 전극(109)과 접하는 영역은 소스 영역 및 드레인 영역으로서 기능한다. 또한, 보호막(107)이 덮는 산화물 반도체막(120)의 단부는 적어도 산화물 반도체막(120)의 측면이며, 산화물 반도체막(120)의 표면의 일부를 포함하여도 좋다.
기판(101)의 재질 등에 큰 제한은 없지만, 적어도 이후에 실시할 열처리에 견딜 수 있을 정도의 내열성을 갖고 있을 필요가 있다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 기판(101)으로서 사용하여도 좋다. 또한, 실리콘이나 탄화실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용할 수도 있고, 이들 기판 위에 반도체 소자가 형성된 것을 기판(101)으로서 사용하여도 좋다.
또한, 기판(101)으로서 가요성 기판을 사용하여도 좋다. 기판(101)과 산화절연막(102) 사이에 박리층을 형성하여도 좋다. 박리층은 그 위에 반도체 장치의 일부 또는 모두가 완성된 후, 기판(101)으로부터 분리하고 다른 기판으로 전치(轉置)하기 위해서 이용할 수 있다. 이 때, 반도체 장치는 내열성이 부족한 기판이나 가요성 기판으로 전치할 수도 있다.
산화절연막(102)은 가열됨으로써 산소의 일부가 탈리되는 산화절연막을 사용하여 형성한다. 가열됨으로써 산소의 일부가 탈리되는 산화절연막으로서는 화학양론비를 만족하는 산소보다 더 많은 산소를 함유한 산화절연막을 사용하는 것이 바람직하다. 가열됨으로써 산소의 일부가 탈리되는 산화절연막은 가열에 의해 산소가 탈리되기 때문에, 가열됨으로써 산화물 반도체막으로 산소를 확산시킬 수 있다. 산화절연막(102)은 대표적으로 산화실리콘, 산화질화실리콘, 질화산화실리콘, 산화알루미늄, 산화질화알루미늄, 산화갈륨, 산화하프늄, 산화이트륨 등으로 형성할 수 있다.
산화절연막(102)의 두께는 50nm 이상, 바람직하게는 200nm 이상 500nm 이하로 한다. 산화절연막(102)을 두껍게 함으로써 산화절연막(102)으로부터의 산소 탈리량을 증가할 수 있음과 함께, 산화절연막(102) 및 이후에 형성될 산화물 반도체막과의 계면에서의 계면 준위를 저감할 수 있다.
여기서, '가열됨으로써 산소의 일부가 탈리된다'란 TDS(Thermal Desorption Spectroscopy: 승온 탈리 가스 분광법) 분석으로 측정한 결과로서, 산소 원자로 환산한 산소의 방출량이 1.0×1018atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 것을 가리킨다.
여기서, TDS 분석에서 산소 원자로 환산한 산소의 탈리량을 측정하는 방법에 대해서 이하에서 설명하기로 한다.
TDS 분석으로 측정하였을 때의 기체의 탈리량은 스펙트럼의 적분값에 비례한다. 그러므로, 표준 시료의 기준값에 대한 절연막의 스펙트럼의 적분값의 비율에 의해, 기체의 방출량을 계산할 수 있다. 표준 시료의 기준값이란 소정의 원자를 함유한 시료의 스펙트럼의 적분값에 대한 원자의 밀도 비율을 가리킨다.
예를 들어, 표준 시료인 소정의 밀도를 갖는 수소를 함유한 실리콘 웨이퍼의 TDS 분석 결과, 및 절연막의 TDS 분석 결과로부터, 절연막의 산소 분자의 탈리량(NO2)은 수학식 1로 구할 수 있다. 여기서, TDS 분석으로 얻어지는 질량수 32로 검출되는 스펙트럼 모두가 산소 분자에서 유래한다고 가정한다. 질량수 32인 것으로서 CH3OH가 있지만, 존재할 가능성이 낮은 것으로 하여 여기서는 고려하지 않는다. 또한, 산소 원자의 동위체인 질량수 17인 산소 원자 및 질량수 18인 산소 원자를 함유한 산소 분자에 관해서도 자연계에서 존재 비율이 매우 미량이기 때문에 고려하지 않는다.
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NH2는 표준 시료로부터 탈리된 수소 분자를 밀도로 환산한 값이다. SH2는 표준 시료를 TDS 분석으로 측정하였을 때의 스펙트럼의 적분값이다. 여기서, 표준 시료의 기준값을 NH2/SH2로 한다. SO2는 절연막을 TDS 분석으로 측정하였을 때의 스펙트럼의 적분값이다. α는 TDS 분석에서의 스펙트럼 강도에 영향을 미치는 계수이다. 수학식 1의 자세한 설명에 관해서는 일본국 특개평6-275697 공보를 참조한다. 또한, 상기 절연막의 산소 탈리량은 승온 탈리 분석 장치 EMD-WA1000S/W(전자과학 주식회사(ESCO, Ltd.) 제조)를 이용하고, 표준 시료로서 1×1016atoms/cm3의 수소 원자를 함유한 실리콘 웨이퍼를 사용하여 측정하였다.
또한, TDS 분석에서, 산소의 일부는 산소 원자로서 검출된다. 산소 분자와 산소 원자의 비율은 산소 분자의 이온화율로부터 산출할 수 있다. 또한, 상술한 α는 산소 분자의 이온화율을 포함하기 때문에, 산소 분자의 방출량을 평가함으로써, 산소 원자의 탈리량도 어림잡을 수 있다.
또한, NO2는 산소 분자의 탈리량이다. 절연막에서는, 산소 원자로 환산하였을 때의 산소의 방출량은 산소 분자의 탈리량의 2배가 된다.
상기 구성에 있어서, 가열됨으로써 산소가 방출되는 절연막은 산소가 과잉 함유된 산화실리콘(SiOX(X＞2))이라도 좋다. 산소가 과잉 함유된 산화실리콘(SiOX(X＞2))이란 단위 체적당에 실리콘 원자수의 2배보다 많은 산소 원자를 함유한 것이다. 단위 체적당 실리콘 원자수 및 산소 원자수는 러더포드 후방산란법(Rutherford backscattering spectrometry)에 의해 측정한 값이다.
산화절연막으로부터 산화물 반도체막으로 산소가 공급됨으로써, 산화절연막과 산화물 반도체막의 계면 준위를 저감할 수 있다. 이로써, 트랜지스터의 동작 등에 기인하여 생길 수도 있는 전하 등이 상술한 산화절연막과 산화물 반도체막의 계면에 포획되는 것을 억제할 수 있어서, 임계값 전압의 음 방향 이동을 저감할 수 있는 전기 특성 열화가 적은 트랜지스터를 얻을 수 있다.
또한, 산화물 반도체막의 산소 결손에 기인하여 전하가 발생되는 경우가 있다. 일반적으로, 산화물 반도체막의 산소 결손은 일부가 도너가 되어 캐리어인 전자가 발생된다. 이로써, 트랜지스터의 임계값 전압이 음 방향으로 이동하게 된다. 이 경향은 백 채널 측에서 생기는 산소 결손에서 현저히 나타난다. 또한, 본 명세서에서 말하는 백 채널이란 도 1b에 도시한 산화물 반도체 영역(119)에서 산화절연막(102)과의 계면 근방을 가리킨다. 산소가 산화절연막으로부터 산화물 반도체막으로 충분히 탈리됨으로써 임계값 전압이 음 방향으로 이동하게 되는 요인인 산화물 반도체막의 산소 결손을 보충할 수 있다.
즉, 산화물 반도체막에 산소 결손이 생기면, 산화절연막과 산화물 반도체막의 계면에서의 전하 포획을 억제하기 어려워지는 경우가 있지만, 산화절연막으로서, 가열됨으로써 산소가 탈리되는 절연막을 형성함으로써, 산화물 반도체막 및 산화절연막의 계면 준위, 그리고 산화물 반도체막의 산소 결손을 저감하고, 산화물 반도체막과 산화절연막의 계면에서의 전하 포획이 미치는 영향을 작게 할 수 있다.
산화물 반도체막(120)은 적어도 In, Ga, Sn, 및 Zn 중에서 선택된 1종류 이상의 원소를 함유한 산화물 반도체막이다. 대표적으로는 4원계 금속 산화물인 In-Sn-Ga-Zn-O계 금속 산화물이나, 3원계 금속 산화물인 In-Ga-Zn-O계 금속 산화물, In-Sn-Zn-O계 금속 산화물, In-Al-Zn-O계 금속 산화물, Sn-Ga-Zn-O계 금속 산화물, Al-Ga-Zn-O계 금속 산화물, Sn-Al-Zn-O계 금속 산화물이나, 2원계 금속 산화물인 In-Zn-O계 금속 산화물, Sn-Zn-O계 금속 산화물이나, 1원계 금속 산화물인 ZnO, SnO, InO 등을 사용할 수 있다. 또한, 상기 산화물 반도체가 산화실리콘을 함유하여도 좋다. 여기서, 예를 들어, In-Ga-Zn-O계 재료란 인듐(In), 갈륨(Ga), 아연(Zn)을 갖는 산화물이라는 의미이며, 그 조성 비율은 특별히 한정되지 않는다. 또한, 인듐과 갈륨과 아연 이외의 원소를 함유하여도 좋다. 이 때, 상기 산화물 반도체막에서는 화학양론비보다 산소를 과잉으로 함유하면 좋다. 산소를 과잉으로 함유함으로써, 산화물 반도체막의 산소 결손에 기인한 캐리어의 생성을 억제할 수 있다.
산화물 반도체막으로서 In-Zn-O계 재료를 사용하는 경우, 원자수 비율을 In/Zn＝0.5 내지 50, 바람직하게는 In/Zn＝1 내지 20, 더 바람직하게는 In/Zn＝1.5 내지 15로 한다. Zn에 대한 In의 원자수 비율을 바람직한 상기 범위로 함으로써, 트랜지스터의 전계 효과 이동도를 향상시킬 수 있다. 또한, 화합물의 원자수 비율이 In: Zn: O＝ X: Y: Z일 때, Z＞1.5X＋Y로 한다.
또한, 산화물 반도체막(120)을 형성할 수 있는 금속 산화물은 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상이다. 이와 같이, 에너지 갭이 넓은 금속 산화물 반도체를 사용함으로써, 트랜지스터의 오프 전류를 저감할 수 있다.
또한, 산화물 반도체막(120)은 비정질 구조라도 좋다.
또한, 산화물 반도체막(120)은 비단결정이며, 그 ab면에 수직인 방향으로부터 보아 삼각형 또는 육각형 또는 정삼각형, 정육각형의 원자 배열을 갖고, 또 c축에 수직인 방향으로부터 보아 금속 원자가 층상, 또는 금속 원자와 산소 원자가 층상으로 배열된 상을 포함한 재료, 즉 c축으로 배향된 결정 재료를 사용하여 형성하여도 좋다.
산화물 반도체막(120)에는 질소가 5×1018 atoms/cm3 이하의 농도로 함유되어도 좋다.
산화물 반도체막(120)에서, 알칼리 금속 또는 알칼리 토금속의 농도는 1×1018 atoms/cm3 이하, 더 바람직하게는 2×1016 atoms/cm3 이하인 것이 좋다. 이것은 알칼리 금속 및 알칼리 토금속은 산화물 반도체와 결합되면 캐리어를 생성하는 경우가 있어서, 트랜지스터의 오프 전류가 상승되는 원인이 되기 때문이다.
산화물 반도체막(120)은 수소 농도를 5×1018 atoms/cm3 미만, 바람직하게는 1×1018 atoms/cm3 이하, 더 바람직하게는 5×1017 atoms/cm3 이하, 더 나아가서는 1×1016 atoms/cm3 이하로 하는 것이 바람직하다. 산화물 반도체와 수소가 결합됨으로써 수소의 일부가 도너가 되어 캐리어인 전자가 발생되어 버린다. 그래서, 산화물 반도체막 내의 수소 농도를 저감함으로써 임계값 전압의 음 방향 이동을 저감할 수 있다.
여기서는 산화물 반도체막(120)으로서 비정질 구조의 산화물 반도체막을 형성한다.
산화물 반도체막(120)의 두께는 1nm 이상 50nm 이하, 더 바람직하게는 3nm 이상 30nm 이하로 하는 것이 바람직하다.
산화물 반도체막(120)에서, 보호막(107), 한 쌍의 전극(109), 게이트 전극(113)으로 덮이지 않은 영역에 한 쌍의 도펀트를 함유한 영역(115, 117)을 형성한다. 한 쌍의 도펀트를 함유한 영역(115, 117)은 질소, 인, 또는 비소 등의 15족 원소가 함유되어 있다. 또는, 한 쌍의 도펀트를 함유한 영역(115, 117)에는 수소, 헬륨, 네온, 아르곤, 크립톤, 크세논 중 적어도 하나 이상의 도펀트가 함유되어 있다.
한 쌍의 도펀트를 함유한 영역(115, 117)에 함유된 도펀트의 농도는 5×1018 atoms/cm3 이상 1×1022 atoms/cm3 이하, 바람직하게는 5×1018 atoms/cm3 이상 5×1019 atoms/cm3 미만으로 한다.
또한, 한 쌍의 도펀트를 함유한 영역(115, 117)은 도펀트를 함유하기 때문에, 캐리어 밀도 또는 결핍을 증가할 수 있다. 따라서, 도펀트를 함유하지 않은 산화물 반도체 영역(119)과 비교하여 도전성을 높일 수 있다. 또한, 도펀트 농도를 지나치게 증가하면, 도펀트가 캐리어의 이동을 저해하게 되어, 한 쌍의 도펀트를 함유한 영역(115, 117)의 도전성이 저하된다.
한 쌍의 도펀트를 함유한 영역(115, 117)은 도전율이 10S/cm 이상 1000S/cm 이하, 바람직하게는 100S/cm 이상 1000S/cm 이하로 하는 것이 바람직하다.
산화물 반도체막(120)에서, 한 쌍의 도펀트를 함유한 영역(115, 117)을 가짐으로써, 채널 영역으로서 기능하는 산화물 반도체 영역(119)의 단부에 인가되는 전계를 완화할 수 있다. 따라서, 트랜지스터의 단채널 효과(short-channel effect)를 억제할 수 있다.
또한, 산화물 반도체막(120)에서, 한 쌍의 전극(109), 게이트 전극(113), 및 보호막(107)으로 덮인 영역(예를 들어, 산화물 반도체 영역(121, 123))은 질소, 인, 또는 비소 등의 15족 원소, 수소, 헬륨, 네온, 아르곤, 크립톤, 크세논 중 적어도 하나 이상의 도펀트가 이온 도핑법, 이온 주입법, 플라즈마 처리법 등으로 첨가되지 않는다.
보호막(107)은 산화실리콘막, 산화질화실리콘막, 질화산화실리콘막, 및 질화실리콘막의 단층 또는 적층으로 형성할 수 있다. 또한, 보호막(107)에서, 적어도 산화물 반도체막(120)에 접하는 영역에서 산화절연막(102)과 마찬가지로, 가열됨으로써 산소가 탈리되는 산화절연막을 사용하는 것이 바람직하다.
보호막(107)의 두께는 30nm 이상 1000nm 이하, 더 바람직하게는 100nm 이상 1000nm 이하로 함으로써, 도펀트가 산화물 반도체막(120)의 단부에 첨가되는 것을 방지할 수 있음과 함께, 산화물 반도체막(120) 및 한 쌍의 전극(109) 사이에서의 절연성을 유지할 수 있다. 또한, 보호막(107)이 단부에서 산화물 반도체막(120)의 표면을 덮는 거리는 50nm 이하, 더 바람직하게는 20nm 이하로 하면, 마스크 위치가 어긋난 경우에도 확실하게 산화물 반도체막(120)의 측면을 보호막으로 덮을 수 있다.
보호막(107)이 산화물 반도체막(120)의 단부를 덮음으로써, 산화물 반도체막(120)의 측면과 한 쌍의 전극(109)이 접촉하지 않고 상기 영역에서의 누설 전류의 발생을 억제할 수 있다.
한 쌍의 전극(109)은 도전 재료로서 알루미늄, 티타늄, 크롬, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 은, 탄탈, 또는 텅스텐으로 이루어진 단일 금속, 또는 이것을 주성분으로 하는 합금을 단층 구조 또는 적층 구조로서 사용한다. 예를 들어, 실리콘을 함유한 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막을 적층하는 2층 구조, 텅스텐막 위에 티타늄막을 적층한 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층한 2층 구조, 티타늄막과 그 티타늄막 위에 알루미늄막을 적층하고, 또 그 위에 티타늄막을 형성한 3층 구조 등이 있다. 또한, 산화인듐, 산화주석 또는 산화아연을 함유한 투명 도전 재료를 사용하여도 좋다. 또한, 한 쌍의 전극(109)은 배선으로서도 기능한다.
게이트 절연막(111)은 예를 들어 산화실리콘, 산화질화실리콘, 질화산화실리콘, 질화실리콘, 산화알루미늄, 산화하프늄 또는 산화갈륨 등을 사용하면 좋고, 적층 구조 또는 단층 구조로 형성된다. 또한, 게이트 절연막(111)은 산화절연막(102)과 마찬가지로, 가열됨으로써 산소가 탈리되는 산화절연막을 사용하여도 좋다. 게이트 절연막(111)으로서, 가열됨으로써 산소가 탈리되는 막을 사용함으로써, 산화물 반도체막에 생기는 산소 결손을 수복할 수 있어서, 트랜지스터의 전기 특성의 열화를 억제할 수 있다.
또한, 게이트 절연막(111)으로서 하프늄 실리케이트(HfSiOx), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz), 질소가 첨가된 하프늄알루미네이트(HfAlxOyNz), 산화하프늄, 산화이트륨 등의 high-k 재료를 사용함으로써, 게이트 누설 전류를 저감할 수 있다.
게이트 절연막(111)의 두께는 1nm 이상 300nm 이하, 더 바람직하게는 5nm 이상 50nm 이하로 하면 좋다.
또한, 게이트 절연막(111)은 산화물 반도체 영역(119) 위에만 형성되고, 한 쌍의 도펀트를 함유한 영역(115, 117)을 덮지 않는 구조로 하여도 좋다.
게이트 전극(113)은 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐 중에서 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 함유한 합금이나, 상술한 금속 원소를 조합한 합금 등을 사용하여 형성할 수 있다. 또한, 망간, 지르코늄 중 어느 하나의 금속 원소 또는 양쪽의 금속 원소를 사용하여도 좋다. 또한, 게이트 전극(113)은 단층 구조라도 좋고, 2층 이상의 적층 구조로 하여도 좋다. 예를 들어, 실리콘을 함유한 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막을 적층하는 2층 구조, 질화티타늄막 위에 티타늄막을 적층한 2층 구조, 질화티타늄막 위에 텅스텐막을 적층한 2층 구조, 질화탄탈막 위에 텅스텐막을 적층한 2층 구조, 티타늄막과 그 티타늄막 위에 알루미늄막을 적층하고, 또 그 위에 티타늄막을 더 형성하는 3층 구조 등이 있다. 또한, 알루미늄에 티타늄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐 중에서 선택된 원소의 막, 또는 복수를 조합한 합금막, 또는 질화막을 사용하여도 좋다.
또한, 게이트 전극(113)은 인듐주석 산화물, 산화텅스텐을 함유한 인듐 산화물, 산화텅스텐을 함유한 인듐아연 산화물, 산화티타늄을 함유한 인듐 산화물, 산화티타늄을 함유한 인듐주석 산화물, 인듐아연 산화물, 산화실리콘이 첨가된 인듐주석 산화물 등의 투광성을 갖는 도전성 재료를 적용할 수도 있다. 또한, 상기 투광성을 갖는 도전성 재료와 상기 금속 원소의 적층 구조로 할 수도 있다.
또한, 게이트 전극(113)과 게이트 절연막(111) 사이에 게이트 절연막(111)에 접하는 재료층으로서, 질소를 함유한 In-Ga-Zn-O막, 질소를 함유한 In-Sn-O막, 질소를 함유한 In-Ga-O막, 질소를 함유한 In-Zn-O막, 질소를 함유한 Sn-O막, 질소를 함유한 In-O막, 또는 금속 질화막(InN, ZnN 등)을 형성하는 것이 바람직하다. 이들 막은 5eV, 바람직하게는 5.5eV 이상의 일함수를 갖고, 트랜지스터의 전기 특성의 임계값 전압을 양으로 할 수 있고, 소위 노멀리오프(normally-off) 스위칭 소자를 실현할 수 있다. 예를 들어, 질소를 함유한 In-Ga-Zn-O막을 사용하는 경우, 적어도 산화물 반도체막(120)보다 높은 질소 농도, 구체적으로는 7 atoms% 이상의 질소를 함유한 In-Ga-Zn-O막을 사용한다.
절연막(125)은 산화실리콘, 산화질화실리콘, 질화산화실리콘, 질화실리콘 등을 사용하면 좋고, 적층 구조 또는 단층 구조로 형성한다.
본 실시형태에 제시되는 트랜지스터는 산화물 반도체막(120)의 단부가 보호막(107)으로 덮여 있기 때문에, 보호막(107)으로 덮여 있는 산화물 반도체막(120)의 영역은 도펀트가 첨가되지 않는다. 따라서, 상기 영역에서의 누설 전류의 발생을 저감할 수 있다. 또한, 한 쌍의 전극(109) 및 게이트 전극(113)이 중첩되지 않기 때문에, 한 쌍의 전극(109) 및 게이트 전극(113) 사이에 생기는 기생 용량을 저감할 수 있다. 그러므로, 트랜지스터를 고속으로 동작시킬 수 있다. 또한, 산화물 반도체막(120)의 수소 농도가 낮기 때문에, 트랜지스터의 전기 특성 및 신뢰성을 높일 수 있다.
또한, 본 실시형태에서는 한 쌍의 전극(109)의 대향 영역이 직선 형상인 트랜지스터의 경우에 대해서 설명하였지만, 한 쌍의 전극(109)의 대향 영역을 적절히 U자 형상, C자 형상 등으로 하여도 좋다. 이러한 구조의 트랜지스터는 채널 폭을 크게 할 수 있고 온 전류를 높게 할 수 있다.
다음에, 도 1a 내지 도 1d에 도시한 트랜지스터의 제작 방법에 대해서, 도 2a 내지 도 3c를 사용하여 설명하기로 한다.
도 2a에 도시한 바와 같이 기판(101) 위에 산화절연막(102)을 형성한다. 다음에, 산화절연막(102) 위에 산화물 반도체막(103)을 형성한다.
산화절연막(102)은 스퍼터링법, CVD법 등으로 형성한다. 또한, 가열됨으로써 산소의 일부가 탈리되는 산화절연막은 스퍼터링법을 이용하면 형성하기 쉽기 때문에 바람직하다.
가열됨으로써 산소의 일부가 탈리되는 산화절연막을 스퍼터링법에 의해 형성하는 경우에는, 성막(成膜) 가스 중의 산소량이 높은 것이 바람직하고, 산소, 또는 산소 및 희(稀)가스의 혼합 가스 등을 사용할 수 있다. 대표적으로는, 성막 가스에 함유된 산소 농도를 6% 이상 100% 이하로 하는 것이 바람직하다.
가열됨으로써 산소의 일부가 탈리되는 산화절연막의 대표적인 예로서 산화실리콘막을 형성하는 경우, 석영(바람직하게는 합성 석영)을 타깃으로 사용하고, 기판 온도 30℃ 이상 450℃ 이하(바람직하게는 70℃ 이상 200℃ 이하), 기판과 타깃 사이의 거리(T-S간 거리)를 20mm 이상 400mm 이하(바람직하게는 40mm 이상 200mm 이하), 압력을 0.1Pa 이상 4Pa 이하(바람직하게는 0.2Pa 이상 1.2Pa 이하), 고주파 전원을 0.5kW 이상 12kW 이하(바람직하게는 1kW 이상 5kW 이하), 성막 가스에 함유된 O2/(O2+Ar) 비율을 1% 이상 100% 이하(바람직하게는 6% 이상 100% 이하)로 하여 RF 스퍼터링법에 의해 산화실리콘막을 형성하는 것이 바람직하다. 또한, 석영(바람직하게는 합성 석영) 타깃 대신에 실리콘 타깃을 사용할 수도 있다. 또한, 성막 가스로서는 산소만을 사용하여도 좋다.
산화물 반도체막(103)은 스퍼터링법, 도포법, 인쇄법, 펄스 레이저 증착법 등에 의해 형성할 수 있다.
여기서는 산화물 반도체막(103)은 스퍼터링법에 의해 1nm 이상 50nm 이하, 더 바람직하게는 3nm 이상 30nm 이하의 두께로 형성한다.
다음에, 산화물 반도체막을 형성하는 스퍼터링 장치에 대해서 이하에 자세히 설명하기로 한다.
산화물 반도체막을 형성하는 처리실은 누설률을 1×10-10Pa·m3/초 이하로 하는 것이 바람직하고, 이렇게 함으로써 스퍼터링법에 의해 성막할 때, 막 내로 불순물이 혼입되는 것을 저감할 수 있다.
누설률을 낮추기 위해서는, 외부 누설뿐만 아니라 내부 누설도 저감할 필요가 있다. 외부 누설이란 미소한 구멍이나 밀봉 불량 등에 의해 진공계 밖으로부터 기체가 유입되는 것이다. 내부 누설이란 진공계 내의 밸브 등의 구획으로부터의 누설이나 내부의 부재로부터 방출되는 가스에 기인한다. 누설률을 1×10-10Pa·m3/초 이하로 하기 위해서는 외부 누설 및 내부 누설 양쪽에 대한 대책을 마련할 필요가 있다.
외부 누설을 감소하기 위해서는 처리실의 개폐 부분을 메탈 가스켓으로 밀봉하면 좋다. 메탈 가스켓은 불화철, 산화알루미늄, 또는 산화크롬으로 피복된 금속 재료를 사용하면 바람직하다. 메탈 가스켓은 O링에 비해 밀착성이 높아, 외부 누설을 저감할 수 있다. 또한, 불화철, 산화알루미늄, 산화크롬 등의 부동태로 피복된 금속 재료를 사용함으로써, 메탈 가스켓으로부터 발생하는 수소를 함유한 방출 가스가 억제되어, 내부 누설도 저감할 수 있다.
처리실의 내벽을 구성하는 부재로서, 수소를 함유한 방출 가스가 적은 알루미늄, 크롬, 티타늄, 지르코늄, 니켈 또는 바나듐을 사용한다. 또한, 상술한 재료로 철, 크롬 및 니켈 등을 함유한 합금 재료를 피복하여 사용하여도 좋다. 철, 크롬 및 니켈 등을 함유한 합금 재료는 강성(剛性)이 있고, 열에 강하며 가공에 적합하다. 여기서, 표면적을 작게 하기 위해서 부재의 표면 요철을 연마 등에 의해 저감시켜 두면, 방출 가스를 저감할 수 있다. 또는, 상술한 성막 장치의 부재를 불화철, 산화알루미늄, 산화크롬 등의 부동태로 피복하여도 좋다.
또한, 스퍼터링 가스가 도입되는 처리실의 바로 앞에 스퍼터링 가스의 정제기를 제공하는 것이 바람직하다. 이 때, 정제기로부터 처리실까지의 배관의 길이를 5m 이하, 바람직하게는 1m 이하로 한다. 배관의 길이를 5m 이하 또는 1m 이하로 함으로써, 배관으로부터 방출되는 가스의 영향을 길이에 따라 저감할 수 있다.
처리실의 배기는 드라이 펌프 등의 러핑 진공 펌프(rough vacuum pump)와, 스퍼터 이온 펌프, 터보 분자 펌프 및 크라이오(cryo) 펌프 등의 고진공 펌프를 적절히 조합하여 실시하면 좋다. 터보 분자 펌프는 크기가 큰 분자를 배기하기 우수한 한편, 수소나 물의 배기 능력이 낮다. 그래서, 물의 배기 능력이 높은 크라이오 펌프 및 수소의 배기 능력이 높은 스퍼터 이온 펌프를 조합하는 것이 유효하다.
처리실의 내측에 존재하는 흡착물은 내벽에 흡착되어 있기 때문에 처리실의 압력에 영향을 미치지 않지만, 처리실을 배기하였을 때의 가스 방출의 원인이 된다. 그러므로, 누설률과 배기 속도에 상관은 없지만, 배기 능력이 높은 펌프를 이용하여 처리실에 존재하는 흡착물을 가능한 한 탈리하여, 미리 배기해 두는 것이 중요하다. 또한, 흡착물의 탈리를 촉진시키기 위해서, 처리실을 베이킹하여도 좋다. 베이킹함으로써 흡착물의 탈리 속도를 10배 정도 크게 할 수 있다. 베이킹은 100℃ 이상 450℃ 이하로 실시하면 좋다. 이 때, 불활성 가스를 도입하면서 흡착물을 제거하면, 배기하는 것만으로는 탈리되기 어려운 물 등의 탈리 속도를 더 빠르게 할 수 있다.
이와 같이 산화물 반도체막(103)의 형성 공정에서, 더 바람직하게는 산화절연막의 형성 공정에서는 처리실의 압력, 처리실의 누설률 등에 의해 불순물의 혼입을 가능한 한 억제함으로써, 산화물 반도체막에 함유된 수소를 함유한 불순물의 혼입을 저감할 수 있다. 또한, 산화절연막으로부터 산화물 반도체막으로 수소 등의 불순물이 확산되는 것을 저감할 수 있다.
산화물 반도체에 함유된 수소는 금속 원소와 결합되는 산소와 반응하여 물이 됨과 함께, 산소가 탈리된 격자(또는 산소가 탈리된 부분)에서의 결핍의 형성을 초래한다. 따라서, 산화물 반도체막의 형성 공정에서, 수소를 함유한 불순물을 가능한 한 저감함으로써, 산화물 반도체막의 결핍을 저감할 수 있다. 그러므로, 불순물을 가능한 한 제거하여 고순도화시킨 산화물 반도체막을 채널 영역으로 함으로써, 트랜지스터의 신뢰성을 높일 수 있다.
스퍼터링법에서는 플라즈마를 발생하기 위한 전원 장치로서 RF 전원 장치, AC 전원 장치, DC 전원 장치 등을 적절히 이용할 수 있다.
타깃으로서는 아연을 함유한 금속 산화물 타깃을 사용할 수 있다. 타깃으로는 4원계 금속 산화물인 In-Sn-Ga-Zn-O계 금속 산화물이나, 3원계 금속 산화물인 In-Ga-Zn-O계 금속 산화물, In-Sn-Zn-O계 금속 산화물, In-Al-Zn-O계 금속 산화물, Sn-Ga-Zn-O계 금속 산화물, Al-Ga-Zn-O계 금속 산화물, Sn-Al-Zn-O계 금속 산화물이나, 2원계 금속 산화물인 In-Zn-O계 금속 산화물, Sn-Zn-O계 금속 산화물이나, 1원계 금속 산화물인 ZnO계 금속 산화물, SnO계 금속 산화물 등의 타깃을 사용할 수 있다.
타깃의 일례로서는, In, Ga, 및 Zn을 함유한 금속 산화물 타깃을 In2O3: Ga2O3: ZnO= 1: 1: 1[mol수 비율]의 조성 비율로 한다. 또한, In2O3: Ga2O3: ZnO= 1: 1: 2[mol수 비율]의 조성 비율을 갖는 타깃, 또는 In2O3: Ga2O3: ZnO= 1: 1: 4[mol수 비율]의 조성 비율을 갖는 타깃, In2O3: Ga2O3: ZnO= 2: 1: 8[mol수 비율]의 조성 비율을 갖는 타깃을 사용할 수도 있다. 또한, In2O3: ZnO= 25: 1 내지 1: 4[mol수 비율]의 조성 비율을 갖는 타깃을 사용할 수도 있다.
또한, 스퍼터링 가스는 희가스(대표적으로는 아르곤) 분위기, 산소 분위기, 희가스 및 산소의 혼합 가스를 적절히 사용한다. 또한, 스퍼터링 가스에는 수소를 함유한 불순물이 제거된 고순도 가스를 사용하는 것이 바람직하다.
또한, 산화절연막(102) 및 산화물 반도체막(103)은 연속적으로 형성하는 것이 바람직하다. 산화절연막(102)을 형성한 후, 대기에 노출시키지 않고 산화물 반도체막(103)을 형성함으로써, 산화절연막(102)과 산화물 반도체막(103)의 계면에서의 수소의 부착을 저감할 수 있다. 또는, 가열 장치를 갖는 멀티 챔버의 스퍼터링 장치에서, 산화절연막(102)을 형성하고, 가열 장치로 산화절연막(102)을 가열하여 수소를 탈리시킨 후, 산화절연막(102) 위에 산화물 반도체막(103)을 형성하여도 좋다.
다음에, 기판(101)을 열처리하여 산화물 반도체막으로부터 수소를 방출시킴과 함께, 산화절연막(102)에 함유된 산소의 일부를 산화물 반도체막(103)과, 산화절연막(102)과 산화물 반도체막(103)의 계면 근방으로 확산시킨다. 이로써 도 2b에 도시한 바와 같이, 수소 농도 및 산소 결함이 저감된 산화물 반도체막(104)을 형성할 수 있다.
상기 열처리 온도는 산화물 반도체막으로부터 수소를 방출시킴과 함께, 산화절연막(102)에 함유된 산소의 일부를 방출시켜 산화물 반도체막으로 확산시키는 온도인 것이 바람직하고, 대표적으로는 150℃ 이상 기판의 변형점 미만, 바람직하게는 250℃ 이상 450℃ 이하, 더 바람직하게는 300℃ 이상 450℃ 이하로 한다.
또한, 상기 열처리에는 RTA(Rapid Thermal Anneal) 장치를 이용할 수 있다. RTA를 이용함으로써, 단시간에 한해 기판의 변형점 이상의 온도로 열처리할 수 있다. 그러므로, 산화물 반도체막으로부터 수소가 방출되거나 산화절연막(102)으로부터 산화물 반도체막(103)으로 산소가 확산되는 시간을 단축할 수 있다.
열처리는 불활성 가스 분위기하에서 실시할 수 있고, 대표적으로는 헬륨, 네온, 아르곤, 크세논, 크립톤 등의 희가스, 또는 질소 분위기하에서 실시하는 것이 바람직하다. 또한, 산소 분위기 및 감압 분위기하에서 실시하여도 좋다. 처리 시간은 3분 내지 24시간으로 한다.
산화물 반도체막 내에서의 산소 결손은 도너가 되어 캐리어인 전자가 발생되어 버린다. 산화물 반도체막(103)이 산화절연막(102)을 덮은 상태로 열처리함으로써, 산화절연막(102)에 함유된 산소의 일부가 산화물 반도체막(103)으로 확산되기 때문에, 산화물 반도체막(103)에 함유된 산소 결손을 저감할 수 있다. 또한, 산화절연막(102)이 산화물 반도체막(103)으로 덮여 있으며 산화절연막(102)의 표면이 노출되어 있지 않기 때문에, 산화절연막(102)으로부터 산화물 반도체막(103)으로 산소가 확산되지 않고 외부로 방출하는 양을 저감할 수 있다. 그러므로, 산화물 반도체막의 산소 결함, 및 산화절연막(102)과 산화물 반도체막(103)의 계면의 계면 준위를 저감할 수 있다.
또한, 산화물 반도체막(103)의 성막 공정에서, 처리실의 압력, 처리실의 누설률 등을 조절하여 불순물의 혼입을 가능한 한 억제함으로써, 수소를 함유한 불순물이 산화절연막(102) 및 산화물 반도체막(103)으로 혼입되는 것을 저감할 수 있다. 또한, 수소를 함유한 불순물이 산화절연막(102)으로부터 산화물 반도체막(103)으로 확산되는 것을 저감할 수 있다. 또한, 열처리함으로써 산화물 반도체막(103) 내의 수소 농도를 저감할 수 있다. 산화물 반도체에서는 수소와 결합됨으로써 수소의 일부가 도너가 되어 캐리어인 전자가 발생되어 버린다. 그러므로, 산화물 반도체막의 성막 공정 및 이후에 실시할 가열 공정에서, 불순물, 대표적으로는 수소를 대폭으로 저감함으로써, 산화물 반도체막의 결핍을 저감할 수 있다.
다음에, 상기 산화물 반도체막(104) 위에 마스크를 형성한 후, 상기 마스크를 이용하여 산화물 반도체막(104)을 선택적으로 에칭하여 산화물 반도체막(105)을 형성한다(도 2c 참조).
산화물 반도체막(104)을 에칭하기 위한 마스크는 포토리소그래피 공정, 잉크젯법, 인쇄법 등을 적절히 이용할 수 있다. 또한, 산화물 반도체막의 에칭에는 웨트 에칭 또는 드라이 에칭을 적절히 이용할 수 있다. 이 후, 마스크를 제거한다. 또한, 마스크를 제거하기 위해서 박리액을 사용하면, 산화물 반도체막(105)의 측면으로부터 산소가 탈리되는 경우가 있기 때문에, 마스크의 제거 방법으로서 애싱을 이용하여도 좋다.
다음에, 도 2d에 도시한 바와 같이 산화절연막(102) 및 산화물 반도체막(105) 위에 산화절연막(106)을 형성한다. 산화절연막(106)은 산화절연막(102)과 마찬가지로, 가열됨으로써 산소의 일부가 탈리되는 산화절연막을 사용하여 형성한다. 가열됨으로써 산소의 일부가 탈리되는 산화절연막으로서는, 화학양론비를 만족하는 산소보다 더 많은 산소를 함유한 산화절연막을 사용하는 것이 바람직하다.
또한, 산화절연막(106)의 형성 방법은 산화절연막(102)과 같은 형성 방법을 적절히 선택할 수 있다. 또한, 산화절연막(106)을 형성할 때, 산화물 반도체막(105)의 측면으로부터 탈리되는 산소량을 저감하기 위해서, 산화절연막(106)을 형성하는 온도는 가능한 한 낮은 온도, 바람직하게는 실온으로 형성하는 것이 좋다.
또한, 산화물 반도체막(105)의 측면에서 산소가 탈리되어 산소 결함이 발생하더라도, 가열됨으로써 산소의 일부가 탈리되는 산화절연막을 산화절연막(106)으로서 사용함으로써, 이후에 실시할 열처리에 의해 산화물 반도체막(105)의 측면에서의 산소 결함을 저감할 수 있다.
다음에, 산화절연막(106) 위에 마스크를 형성한 후, 상기 마스크를 사용하여 산화절연막(106)을 선택적으로 에칭하여 보호막(107)을 형성한다. 이 후, 마스크를 제거한다(도 2e 참조). 보호막(107)은 적어도 산화물 반도체막(105)의 단부를 덮기 때문에, 이후에 실시할 제작 공정에서 산화물 반도체막(105)의 측면이 감압 분위기에 노출되지 않는다. 또한, 이후에 실시할 에칭 공정에서 산화물 반도체막(105)의 측벽이 에칭액에 노출되지 않는다. 이로써, 산화물 반도체막(105)의 측면으로부터의 산소 탈리, 및 이것에 따른 산소 결함의 발생을 방지할 수 있다. 또한, 산화물 반도체막(105)의 측면과 한 쌍의 전극(109)이 접촉하지 않기 때문에, 산화물 반도체막(105)의 측면 부근의 영역에서 누설 전류가 발생되는 것을 억제할 수 있다.
다음에, 도 3a에 도시한 바와 같이, 인쇄법 또는 잉크젯법을 이용하여 한 쌍의 전극(109)을 형성한다. 또는 스퍼터링법, CVD법, 증착법 등으로 도전막을 형성한 후, 상기 도전막 위에 마스크를 형성하고 도전막을 에칭하여 한 쌍의 전극(109)을 형성한다. 도전막 위에 형성하는 마스크는 인쇄법, 잉크젯법, 포토리소그래피법을 적절히 이용하여 형성할 수 있다. 또한, 마스크를 이용하여 한 쌍의 전극(109)을 형성한 경우에는 이후에 마스크를 제거한다.
다음에, 도 3b에 도시한 바와 같이 산화물 반도체막(105), 보호막(107), 및 한 쌍의 전극(109) 위에 게이트 절연막(111)을 형성한 후, 게이트 절연막(111) 위에 게이트 전극(113)을 형성한다.
게이트 절연막(111)은 열산화법, CVD법, 스퍼터링법 등을 이용하여 형성한다.
게이트 전극(113)은 인쇄법 또는 잉크젯법을 이용하여 형성한다. 또는 스퍼터링법, CVD법, 증착법 등으로 도전막을 형성한 후, 상기 도전막 위에 마스크를 형성하고 도전막을 에칭하여 게이트 전극(113)을 형성한다. 도전막 위에 형성하는 마스크는 인쇄법, 잉크젯법, 포토리소그래피법을 적절히 이용하여 형성할 수 있다. 또한, 마스크를 이용하여 게이트 전극(113)을 형성한 경우에는 이후에 마스크를 제거한다.
다음에, 도 3c에 도시한 바와 같이 산화물 반도체막(105)에 도펀트를 첨가하는 처리를 실시하여 도펀트를 함유한 영역(115, 117)을 형성한다. 게이트 전극(113) 및 한 쌍의 전극(109)을 마스크로 하여 도펀트를 첨가함으로써, 자기정합적으로 도펀트가 첨가된 도펀트를 함유한 영역(115, 117) 및 도펀트가 첨가되지 않은 산화물 반도체 영역(119, 121, 123)을 형성할 수 있다. 또한, 도펀트를 함유한 영역(115, 117)은 전계 완화 영역으로서 기능한다. 또한, 산화물 반도체 영역(119), 한 쌍의 도펀트를 함유한 영역(115, 117), 및 한 쌍의 산화물 반도체 영역(121, 123)을 산화물 반도체막(120)으로서 나타낸다.
산화물 반도체막(105)에 도펀트를 첨가하는 방법으로서 이온 도핑법 또는 이온 주입(ion implantation)법을 이용할 수 있다. 또한, 첨가하는 도펀트로서는 질소, 인, 또는 비소 등의 15족 원소, 수소, 헬륨, 네온, 아르곤, 크립톤, 또는 크세논 중에서 적어도 하나를 선택한다. 여기서는 한 쌍의 전극(109) 및 게이트 전극(113)이 마스크가 되기 때문에, 도펀트가 첨가되는 영역인 도펀트를 함유한 영역(115, 117), 게이트 전극(113)과 중첩되며 도펀트를 함유한 영역(115, 117)에 끼워진 산화물 반도체 영역(119), 한 쌍의 전극(109)과 중첩되며 도펀트를 함유한 영역(115, 117)을 끼운 산화물 반도체 영역(121, 123)을 자기정합적으로 형성할 수 있다.
또한, 상기 산화물 반도체막(105)에 대한 도펀트의 첨가는 산화물 반도체막(105)을 덮어 절연막 등이 형성되어 있는 상태를 나타냈지만, 산화물 반도체막(103)이 노출된 상태로 도펀트를 첨가하여도 좋다.
또한, 상기 도펀트의 첨가는 이온 도핑법 또는 이온 주입법 등을 이용한 주입 이외의 방법으로도 실시할 수 있다. 예를 들어, 첨가하는 원소를 함유한 가스 분위기하에서 플라즈마를 발생시켜 피첨가물에 대해서 플라즈마 처리를 실시함으로써 도펀트를 첨가할 수 있다. 상기 플라즈마를 발생시키는 장치로서는 드라이 에칭 장치나 플라즈마 CVD 장치, 고밀도 플라즈마 CVD 장치 등을 이용할 수 있다.
다음에, 절연막(125)을 형성하고 열처리한다. 절연막(125)은 예를 들어, 열산화법, CVD법 또는 스퍼터링법 등으로 형성한다. 또한, 상기 열처리의 온도는 대표적으로는 150℃ 이상 450℃ 이하, 바람직하게는 250℃ 이상 325℃ 이하로 한다. 또는, 250℃부터 325℃까지 온도를 서서히 상승시키면서 가열하여도 좋다.
상기 열처리에 의해 보호막(107)으로부터 산화물 반도체막(120)으로 산소가 확산되어, 산화물 반도체막(120)의 측면에서의 산소 결함을 저감할 수 있다. 또한, 도펀트를 함유한 영역(115, 117)의 저항을 저감할 수 있다. 또한, 상기 열처리에서, 도펀트를 함유한 영역(115, 117)은 결정 상태이든 비정질 상태이든 상관없다.
여기서, 산화물 반도체막의 상면 및 측면에서 산소가 어느 정도 결핍하기 쉬운지에 대해서, 이하의 모델을 이용하여 계산하여 검증한 결과를 설명하기로 한다. 또한, CAAC 산화물 반도체는 하나의 측면에 복수의 결정면을 갖기 때문에, 계산이 복잡해진다. 그러므로, 여기서는 c축으로 배향된 우르자이트(wurtzite)광 구조인 ZnO 단결정을 이용하여 계산하였다. 결정의 모델로서는 도 27에 도시한 바와 같이 c축에 평행한 면과 수직인 면에서 각각 절단하여 (001)표면, (100)표면, 및 (110)표면을 제작하였다.
표면 구조를 제작한 후, 도 28a 내지 도 28c에 도시한 바와 같이 (100)표면, (110)표면, 및 (001)표면으로부터 산소가 탈리되는 경우의 계산을 실시하여, 각 표면에서 어느 정도 탈리되기 쉬운지를 비교하였다.
결정 구조를 (001)면이 표면이 되도록 절단한 모델을 제작하였다. 다만, 계산은 3차원 주기 구조로 실시하기 때문에, (001)표면이 2개 존재하는 진공 영역이 1nm인 슬래브 모델을 제작하였다. 이와 마찬가지로, 측면은 (001)면과 수직인 면으로 상정할 수 있기 때문에, 측면의 일례로서 (100)면과 (110)면이 표면이 된 슬래브 모델을 제작하였다. 이 2개의 면을 계산함으로써 (001)에 수직인 면에서 산소가 어느 정도 탈리되기 쉬운지 경향을 볼 수 있다. 이 경우에도 진공 영역은 1nm이다. 원자수는 (100)표면 모델, (110)표면 모델, (001)표면 모델에서 각각 64, 108, 108원자로 하였다. 또한, 상기 3 구조의 표면으로부터 산소가 탈리된 구조를 제작하였다.
계산에는 밀도 범함수 이론을 이용한 프로그램인 CASTEP을 이용하였다. 밀도 범함수 이론(density functional theory)의 방법으로서 평면파 기저 유사 퍼텐셜법(plane wave basis pseudopotential method)을 이용하고, 범함수는 GGAPBE를 이용하였다. 우선, 우르자이트 구조의 4원자의 유닛 셀에서, 격자 상수를 포함한 구조 최적화를 실시하였다. 다음에, 최적화된 구조를 바탕으로 표면 구조를 제작하였다. 이 후, 제작된 표면 구조 중 산소 결손이 있는 구조와 산소 결손이 없는 구조에서 격자 상수를 고정한 상태로 구조 최적화를 실시하였다. 에너지는 구조 최적화 후의 에너지를 이용하였다.
컷 오프 에너지(cut-off energy)로서 유닛 셀의 계산에서는 380eV, 표면 구조의 계산에서는 300eV를 이용하였다. k점으로서 유닛 셀의 계산에서는 9×9×6, (100)표면 모델)의 계산에서는 3×2×1, (110)표면 모델의 계산에서는 1×2×2, (001)표면 모델의 계산에서는 2×2×1을 이용하였다.
상기 표면 구조에 산소 결손이 있는 구조의 에너지와 산소 분자의 에너지의 절반을 합한 값으로부터 산소 결손이 없는 구조의 에너지를 뺀 에너지 차이(여기서는 결합 에너지(binding energy)라고 함)를 계산하였다. 결합 에너지가 작은 표면에서 산소가 탈리되기 쉽다고 할 수 있다.
Figure pat00002
수학식 2로 얻어진 각 표면의 결합 에너지를 표 1에 나타냈다.
결합 에너지
(100)표면 모델 2.89
(110)표면 모델 2.64
(001)표면 모델 3.38
표 1에 나타낸 결과로부터, (001)표면과 비교하여 (100)표면 및 (110)표면은 결합 에너지가 작고 산소가 탈리되기 쉽다고 할 수 있다. 즉, 표면에 수직인 방향으로 c축을 갖고 상기 c축으로 배향된 ZnO막은 상면보다 측면이 산소가 더 탈리되기 쉽다는 것을 알 수 있다. CAAC 산화물 반도체의 일례인 ZnO에 대해서도 다양한 결정면이 섞여있지만, ZnO 단결정과 같은 종류의 결정면을 측면으로서 갖는다. 그러므로, ZnO 단결정과 같은 정도로 산소가 탈리되기 쉽다는 경향이 있다고 할 수 있다.
또한, 산화물 반도체막을 선택적으로 에칭할 때는 예를 들어, 드라이 에칭할 때, 산화물 반도체막의 측면이 염소 라디칼, 불소 라디칼 등을 함유한 플라즈마에 노출되면, 산화물 반도체막의 측면에 노출되어 있는 금속 원자와, 염소 라디칼, 불소 라디칼 등이 결합된다. 이 때, 금속 원자와 염소 원자, 불소 원자가 결합되어 탈리되기 때문에, 산화물 반도체막 내에서 상기 금속 원자와 결합되어 있던 산소 원자가 활성이 된다. 활성이 된 산소 원자는 용이하게 반응되어 탈리되기 쉽다. 따라서, 산화물 반도체막의 측면에는 산소 결손이 발생되기 쉽다.
상술한 이유로, 본 실시형태에서 설명하는 트랜지스터는, 가열됨으로써 산소의 일부가 탈리되는 산화절연막 위에 산화물 반도체막을 형성한 후, 열처리하여 산화물 반도체막에서의 산소 결함과, 산화절연막과 산화물 반도체막의 계면에서의 계면 준위를 저감할 수 있다. 또한, 산화물 반도체막을 선택적으로 에칭한 후, 에칭된 산화물 반도체막의 단부를 덮는 보호막으로서, 가열됨으로써 산소의 일부가 탈리되는 산화절연막을 사용하여 형성한다. 이로써, 에칭된 산화물 반도체막의 측면이 감압 분위기 및 에칭액에 노출되지 않기 때문에, 산화물 반도체막의 측면에서의 산소 결함의 발생을 저감할 수 있다. 또한, 이 후의 가열 공정에 의해 보호막으로부터 산화물 반도체막으로 산소가 확산되기 때문에, 산화물 반도체막의 측면에 산소 결함이 발생하더라도 상기 산소 결함을 보충할 수 있다. 이로써 트랜지스터의 임계값 전압이 음 방향으로 이동하는 것을 저감함과 함께, 트랜지스터의 소스 및 드레인에서의 누설 전류를 저감할 수 있어서 트랜지스터의 전기 특성을 향상시킬 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1과 다른 제작 방법에 의해 도 1a 내지 도 1d에 도시한 트랜지스터를 제작하는 방법에 대해서, 도 3a 내지 도 4d를 사용하여 설명하기로 한다.
실시형태 1과 마찬가지로, 도 4a에 도시한 바와 같이 기판(101) 위에 산화절연막(102)을 형성한다. 다음에, 산화절연막(102) 위에 산화물 반도체막(103)을 형성한다. 또한, 산화절연막(102) 및 산화물 반도체막(103)은 연속적으로 형성하는 것이 바람직하다. 또는, 가열 장치를 갖는 멀티 챔버의 스퍼터링 장치에서, 산화절연막(102)을 형성한 후, 가열 장치에서 산화절연막(102)을 가열하여 수소를 탈리시킨 후, 산화절연막(102) 위에 산화물 반도체막(103)을 형성하여도 좋다.
다음에, 상기 산화물 반도체막(103) 위에 마스크를 형성한 후, 상기 마스크를 이용하여 산화물 반도체막(103)을 선택적으로 에칭하여 산화물 반도체막(131)을 형성한다. 이 후, 마스크를 제거한다. 다음에, 산화물 반도체막(131) 위에 산화절연막(106)을 형성한다(도 4b 참조). 산화절연막(102) 및 산화절연막(106)은 가열됨으로써 산소의 일부가 탈리되는 산화절연막을 사용하여 형성한다. 가열됨으로써 산소의 일부가 탈리되는 산화절연막으로서는, 화학양론비를 만족하는 산소보다 더 많은 산소를 함유한 산화절연막을 사용하는 것이 바람직하다.
다음에, 기판(101)을 열처리하여 산화물 반도체막(131)으로부터 수소를 방출시킴과 함께, 산화절연막(102) 및 산화절연막(106)에 함유된 산소의 일부를 산화물 반도체막(131)과, 산화절연막(102) 및 산화절연막(106)에서의 산화물 반도체막(131)의 계면 근방으로 확산시킨다. 이로써, 도 4c에 도시한 바와 같이 수소 농도 및 산소 결함이 저감된 산화물 반도체막(105)을 형성할 수 있다.
본 실시형태에서는 실시형태 1과 비교하여 산화절연막(102) 및 산화절연막(106)으로부터 산화물 반도체막(131)으로 산소를 확산시킨다는 점이 다르다. 본 실시형태에서는 산화물 반도체막(131)의 표면뿐만 아니라 산화물 반도체막(131)의 측면도 산화절연막(106)이 덮고 있기 때문에, 상기 열처리에 의해 산화물 반도체막(131)에서의 산소 결함, 및 산화물 반도체막(131)과 산화절연막(102, 106)의 계면에서의 계면 준위를 저감함과 함께, 산화물 반도체막(131)의 측면에서의 산소 결함에 산소가 공급되기 때문에, 산화물 반도체막(131)의 측면에 산소 결함이 발생하더라도 상기 산소 결함을 보충할 수 있다.
또한, 산화절연막(106) 위에 차폐막(blocking film)을 형성함으로써, 상기 열처리에서 산화절연막(106)으로부터 산소가 외부로 방출되는 것을 방지할 수 있다. 차폐막으로서는 질화실리콘막, 질화산화실리콘막, 산화알루미늄막, 질화알루미늄막, 산화질화알루미늄막, 질화산화알루미늄막, 다이아몬드상 카본(diamond-like carbon) 등이 있다.
다음에, 산화절연막(106) 위에 마스크를 형성한 후, 상기 마스크를 이용하여 산화절연막(106)을 선택적으로 에칭함으로써 보호막(107)을 형성한다(도 4d 참조). 보호막(107)은 적어도 산화물 반도체막(105)의 단부를 덮는다. 이로써, 이후에 실시할 제작 공정에서, 산화물 반도체막(105)의 측면이 감압 분위기에 노출되지 않는다. 또한, 이후에 실시할 에칭 공정에서, 산화물 반도체막(105)의 측벽이 에칭액에 노출되지 않는다. 그러므로, 산화물 반도체막(105)의 측면으로부터의 산소 탈리, 및 이것에 따른 산소 결함의 발생을 방지할 수 있다. 또한, 산화물 반도체막(105)의 측면과 한 쌍의 전극(109)이 접촉하지 않기 때문에, 산화물 반도체막(105)의 측면 부근의 영역에서 누설 전류가 발생되는 것을 억제할 수 있다.
이 후, 도 3a 내지 도 3c의 공정을 거침으로써, 도 1a 내지 도 1d에 도시한 바와 같이 임계값 전압의 음 방향 이동이나 소스 및 드레인에서의 누설 전류가 저감된 트랜지스터를 제작할 수 있다.
(실시형태 3)
본 실시형태에서는 실시형태 1 및 실시형태 2와 상이한 트랜지스터의 제작 방법에 대해서, 도 3a 내지 도 3c, 도 5a 내지 도 5c, 및 도 6을 사용하여 설명한다. 여기서는 실시형태 1에서 제시한 트랜지스터의 제작 방법의 다른 형태로서 설명하지만, 실시형태 2를 적절히 적용할 수 있다. 또한, 도 6은 절연막(145)의 제작 공정에서의 상면도이며, 도 5a는 도 6에 도시된 일점 쇄선 A-B 부분의 단면도에 상당한다.
실시형태 1과 마찬가지로 도 2a 내지 도 2d의 공정 후, 도 5a 및 도 6에 도시한 바와 같이, 개구부(141, 143)를 갖는 절연막(145)을 형성한다. 다음에, 도 5b에 도시한 바와 같이 산화물 반도체막(105) 및 절연막(145) 위에 도전막(147)을 형성한다. 도전막(147)은 실시형태 1에서 제시한 한 쌍의 전극(109)의 재료 및 제작 방법을 적절히 이용할 수 있다.
다음에, 실시형태 1과 마찬가지로 도전막(147) 위에 마스크를 형성한 후, 상기 마스크를 이용하여 도전막(147)을 선택적으로 에칭함으로써 한 쌍의 전극(109)을 형성한다. 다음에, 산화물 반도체막(105)의 단부를 덮도록 절연막(145)을 에칭하여 보호막(107)을 형성한다. 상술한 공정에 의해, 산화물 반도체막(105)의 단부를 덮는 보호막(107)과, 산화물 반도체막(105)에 접하는 한 쌍의 전극(109)을 형성할 수 있다. 보호막(107)은 산화물 반도체막(105)의 단부를 덮기 때문에, 이후에 실시할 제작 공정에서 산화물 반도체막(105)의 측면이 감압 분위기에 노출되지 않는다. 또한, 이후에 실시할 에칭 공정에서, 산화물 반도체막(105)의 측벽이 에칭액에 노출되지 않는다. 그러므로, 산화물 반도체막(105)의 측면으로부터의 산소 탈리, 및 이것에 따른 산소 결함의 발생을 방지할 수 있다. 또한, 산화물 반도체막(105)의 측면과 한 쌍의 전극(109)이 접촉하지 않기 때문에, 산화물 반도체막(105)의 측면 부근의 영역에서 누설 전류가 발생되는 것을 억제할 수 있다.
이 후, 실시형태 1과 마찬가지로, 도 3a 내지 도 3c의 공정을 거침으로써, 임계값 전압의 음 방향 이동이나 소스 및 드레인에서의 누설 전류가 저감된 트랜지스터를 제작할 수 있다.
(실시형태 4)
본 실시형태에서는 실시형태 1 및 실시형태 2와 상이한 구조를 갖는 트랜지스터 및 제작 방법에 대해서 도 2a 내지 도 3c 및 도 7a 내지 도 8c를 사용하여 설명하기로 한다. 여기서는 실시형태 1에서 제시한 트랜지스터의 제작 방법의 다른 형태로서 설명하지만, 실시형태 2에 적절히 적용할 수 있다.
도 7a 및 도 7b는 본 실시형태에 제시하는 트랜지스터의 상면도 및 단면도이다. 도 7a는 본 실시형태에서 제시한 트랜지스터의 상면도이며, 도 7b는 도 7a에 도시된 일점 쇄선 E-F에 대응하는 단면도이다. 또한, 도 7a에서는 도면의 복잡화를 피하기 위해서 트랜지스터의 구성 요소의 일부(예를 들어, 절연막(153) 등)를 생략하였다.
도 7a 및 도 7b에 도시한 트랜지스터는 기판(101) 위에 형성되는 산화절연막(102)과, 산화절연막(102) 위에 형성되는 산화물 반도체막(120)과, 산화물 반도체막(120)의 단부를 덮음과 함께, 일부가 게이트 절연막으로서 기능하는 보호막(150)과, 보호막(150) 위에 형성되며 산화물 반도체막(120)에 접하는 한 쌍의 전극(109)과, 보호막(150) 위에 있고 산화물 반도체막(120)과 중첩된 게이트 전극(151)을 갖는다. 또한, 한 쌍의 전극(109), 산화물 반도체막(120), 보호막(150), 및 게이트 전극(151)을 덮는 절연막(153)을 갖는다. 또한, 절연막(153)에 형성되는 개구부에서 한 쌍의 전극(109)과 접속된 한 쌍의 배선(155)을 갖는다. 또한, 산화물 반도체막(120)은 게이트 전극(151)과 중첩된 산화물 반도체 영역(119)과, 산화물 반도체 영역(119)을 끼운 한 쌍의 도펀트를 함유한 영역(115, 117)과, 한 쌍의 도펀트를 함유한 영역(115, 117)을 끼우며 한 쌍의 전극(109)과 접하는 한 쌍의 산화물 반도체 영역(121, 123)을 갖는다. 또한, 한 쌍의 도펀트를 함유한 영역(115, 117)은 전계 완화 영역으로서 기능하고, 한 쌍의 산화물 반도체 영역(121, 123)은 소스 영역 및 드레인 영역으로서 기능한다.
본 실시형태에서는 보호막(150)이 산화물 반도체막(120)의 단부를 덮음과 함께, 게이트 절연막으로서 사용되는 것을 특징으로 한다. 이로써, 공정수를 삭감할 있다. 또한, 게이트 전극(151) 및 한 쌍의 전극(109)은 같은 층으로 형성되어 있기 때문에, 일부가 게이트 전극(151)인 주사선과, 한 쌍의 전극(109)과 접속된 신호선이 접촉하지 않도록, 한 쌍의 전극(109)에 전기적으로 접속된 한 쌍의 배선(155)과 일부가 게이트 전극(151)인 주사선을 절연막(153)을 개재(介在)하여 교차시킨다.
다음에, 도 7a 및 도 7b에 도시한 트랜지스터의 제작 방법에 대해서 도 2a 내지 도 3c 및 도 8a 내지 도 8c를 사용하여 설명하기로 한다.
실시형태 1과 마찬가지로 도 2a 내지 도 2d의 공정을 거친 후, 도 8a에 도시한 바와 같이 개구부를 갖는 절연막(145)을 형성하고 나서, 산화물 반도체막(105) 및 절연막(145) 위에 도전막(147)을 형성한다.
다음에, 도전막(147) 위에 마스크를 형성한 후, 상기 마스크를 이용하여 도전막(147)을 선택적으로 에칭하여, 한 쌍의 전극(109) 및 게이트 전극(151)을 형성한다. 이 후, 마스크를 제거한다. 다음에, 한 쌍의 전극(109), 절연막(145), 및 게이트 전극(151) 위에 마스크를 형성한 후, 한 쌍의 전극(109) 및 게이트 전극(151)으로 덮여 있지 않은 절연막(145) 부분에서, 산화물 반도체막(105)의 단부를 덮도록 절연막(145)을 에칭하여, 산화물 반도체막(105)의 단부를 덮음과 함께, 게이트 절연막으로서 기능하는 보호막(150)을 형성한다. 이 후, 마스크를 제거한다.
다음에, 실시형태 1과 마찬가지로 도 3c의 공정을 거침으로써, 산화물 반도체막(105)에 도펀트를 첨가하는 처리를 실시하여, 도펀트를 함유한 영역(115, 117)을 형성한다. 게이트 전극(151) 및 한 쌍의 전극(109)을 마스크로 하여 도펀트를 첨가함으로써, 자기정합적으로 도펀트가 첨가된 도펀트를 함유한 영역(115, 117) 및 도펀트가 첨가되지 않은 산화물 반도체 영역(119, 121, 123)을 형성할 수 있다. 또한, 도펀트를 함유한 영역(115, 117)은 전계 완화 영역으로서 기능한다. 또한, 산화물 반도체 영역(119), 한 쌍의 도펀트를 함유한 영역(115, 117), 및 한 쌍의 산화물 반도체 영역(121, 123)을 산화물 반도체막(120)으로서 나타낸다.
다음에, 산화물 반도체막(120), 한 쌍의 전극(109), 보호막(150) 위에 절연막(153)을 형성한 후, 절연막(153) 위에 마스크를 형성하고, 절연막(153)을 선택적으로 에칭하여 개구부를 형성한다. 이 후, 마스크를 제거한다. 다음에, 상기 개구부에서 한 쌍의 전극(109)에 접하는 한 쌍의 배선(155)을 형성하고, 열처리한다(도 8c 참조). 상기 열처리에 의해, 보호막(150)으로부터 산화물 반도체막(120)으로 산소가 확산되어, 산화물 반도체막(120)의 측면에서의 산소 결함을 저감할 수 있다. 또한, 도펀트를 함유한 영역(115, 117)의 저항을 저감할 수 있다. 또한, 상기 열처리에서 도펀트를 함유한 영역(115, 117)은 결정 상태이든 비정질 상태이든 상관없다.
절연막(153)은 실시형태 1에서 제시한 절연막(125)과 같은 재료 및 형성 방법을 적절히 이용할 수 있다. 또는, 절연막(153)은 폴리이미드, 아크릴 수지, 에폭시 수지 등의 유기 수지를 사용하여 형성되어도 좋다.
한 쌍의 배선(155)은 한 쌍의 전극(109)과 같은 재료 및 형성 방법을 적절히 이용할 수 있다.
상술한 공정을 거침으로써, 도 7a 및 도 7b에 도시한 바와 같은, 임계값 전압의 음 방향 이동과, 소스 및 드레인에서의 누설 전류가 저감된 트랜지스터를 제작할 수 있다.
(실시형태 5)
본 실시형태에서는 실시형태 1 내지 실시형태 4와 상이한 구조를 갖는 트랜지스터 및 그 제작 방법에 대해서 도 9a 내지 도 11d를 사용하여 설명하기로 한다.
도 9a 내지 도 9c는 본 실시형태에서 제시한 트랜지스터의 상면도 및 단면도이다. 도 9a는 본 실시형태에서 제시한 트랜지스터의 상면도이며, 도 9b는 도 9a에 도시된 일점 쇄선 G-H에 대응하는 단면도이며, 도 9c는 도 9a에 도시된 일점 쇄선 I-J에 대응하는 단면도이다. 또한, 도 9a에서는 복잡화를 피하기 위해서, 트랜지스터의 구성 요소의 일부(예를 들어, 게이트 절연막(211), 절연막(225) 등)를 생략하였다.
도 9a에 도시한 트랜지스터는 기판(101) 위에 형성되는 산화절연막(102)과, 산화절연막(102) 위에 형성되는 산화물 반도체막(220)과, 산화물 반도체막(220)에 접하는 한 쌍의 전극(209)과, 산화물 반도체막(220)의 단부를 덮음과 함께 한 쌍의 전극(209)의 일부를 덮는 보호막(207)과, 보호막(207), 한 쌍의 전극(209), 산화물 반도체막(220)을 덮는 게이트 절연막(211)과, 게이트 절연막(211) 위에 있고 산화물 반도체막(220)과 중첩된 게이트 전극(213)을 갖는다. 또한, 게이트 절연막(211) 및 게이트 전극(213)을 덮는 절연막(225)을 가져도 좋다. 또한, 산화물 반도체막(220)은 게이트 전극(213)과 중첩된 산화물 반도체 영역(219)과, 산화물 반도체 영역(219)을 끼운 한 쌍의 도펀트를 함유한 영역(215, 217)과, 한 쌍의 도펀트를 함유한 영역(215, 217)을 끼우며 한 쌍의 전극(209)과 접하는 한 쌍의 산화물 반도체 영역(221, 223)을 갖는다. 또한, 산화물 반도체 영역(219)은 채널 영역으로서 기능하고, 한 쌍의 도펀트를 함유한 영역(215, 217)은 전계 완화 영역으로서 기능하고, 한 쌍의 산화물 반도체 영역(221, 223)은 소스 영역 및 드레인 영역으로서 기능한다.
또한, 산화물 반도체막(220), 한 쌍의 전극(209), 보호막(207), 게이트 절연막(211), 게이트 전극(213), 및 절연막(225) 각각은 실시형태 1에서 제시한 산화물 반도체막(120), 한 쌍의 전극(109), 보호막(107), 게이트 절연막(111), 게이트 전극(113), 및 절연막(125)과 같은 재료를 적절히 사용하여 형성할 수 있다. 또한, 산화물 반도체 영역(219), 한 쌍의 도펀트를 함유한 영역(215, 217), 한 쌍의 산화물 반도체 영역(221, 223) 각각은 실시형태 1에서 제시한 산화물 반도체 영역(119), 한 쌍의 도펀트를 함유한 영역(115, 117), 한 쌍의 산화물 반도체 영역(121, 123)과 같은 재료를 적절히 사용하여 형성할 수 있다.
다음에, 도 9a 내지 도 9c에 도시한 트랜지스터의 제작 방법에 대해서 도 10a 내지 도 11d를 사용하여 설명하기로 한다.
실시형태 1과 마찬가지로, 도 10a에 도시한 바와 같이 기판(101) 위에 산화절연막(102)을 형성한다. 다음에, 산화절연막(102) 위에 산화물 반도체막(103)을 형성한다. 또한, 산화절연막(102) 및 산화물 반도체막(103)은 연속적으로 형성하는 것이 바람직하다. 또는, 가열 장치를 갖는 멀티 챔버의 스퍼터링 장치에서, 산화절연막(102)을 형성한 후, 가열 장치에서 산화절연막(102)을 가열하여 수소를 탈리시킨 후, 산화절연막(102) 위에 산화물 반도체막(103)을 형성하여도 좋다.
다음에, 기판(101)을 열처리하여 산화물 반도체막으로부터 수소를 방출시킴과 함께, 산화절연막(102)에 함유된 산소의 일부를 산화물 반도체막과 산화절연막(102)의 산화물 반도체막과의 계면 근방으로 확산시킨다. 이로써, 도 10b에 도시한 바와 같이 수소 농도 및 산소 결함이 저감된 산화물 반도체막(104)을 형성할 수 있다.
다음에, 도 10c에 도시한 바와 같이 산화물 반도체막(104) 위에 한 쌍의 전극(209)을 형성한다. 한 쌍의 전극(209)은 실시형태 1에서 제시한 한 쌍의 전극(109)과 마찬가지로 형성할 수 있다.
또한, 본 실시형태에서는 산화절연막(102) 위에 산화물 반도체막(103)을 형성한 후, 열처리하여 산화절연막(102)에 함유된 산소의 일부를 산화물 반도체막과, 산화절연막(102)의 산화물 반도체막과의 계면 근방으로 확산시키는 처리를 실시하였지만, 상기 한 쌍의 전극(209)을 형성하기 위한 도전막을 형성한 후, 상기 열처리를 실시하여도 좋다.
다음에, 산화물 반도체막(104) 및 한 쌍의 전극(209) 위에 마스크를 형성한 후, 산화물 반도체막(104)을 선택적으로 에칭하여 산화물 반도체막(205)을 형성한다(도 10d 참조). 상기 공정을 거침으로써, 도 9a에 도시한 산화물 반도체막(220)과 마찬가지로, 한 쌍의 전극(209)과 중첩되며 일부가 노출된 산화물 반도체막(205)을 형성할 수 있다. 이 후, 마스크를 제거한다. 또한, 마스크를 제거하기 위해서 박리액을 사용하면, 산화물 반도체막(205)의 측면으로부터 산소가 탈리되는 경우가 있기 때문에, 마스크의 제거 방법으로서 애싱을 이용하여도 좋다.
다음에, 도 11a에 도시한 바와 같이 산화물 반도체막(205) 및 한 쌍의 전극(209) 위에 산화절연막(206)을 형성한다. 산화절연막(206)은 실시형태 1에서 제시한 산화절연막(106)과 마찬가지로, 가열됨으로써 산소의 일부가 탈리되는 산화절연막을 사용하여 형성한다. 가열됨으로써 산소의 일부가 탈리되는 산화절연막으로서는 화학양론비를 만족하는 산소보다 더 많은 산소를 함유한 산화절연막을 사용하는 것이 바람직하다.
산화물 반도체막(205)의 측면에서 산소가 탈리되어 산소 결함이 발생하더라도, 산화절연막(206)으로서, 가열됨으로써 산소의 일부가 탈리되는 산화절연막을 사용함으로써 이후에 실시할 열처리에 의해 산화물 반도체막(205)의 측면에서의 산소 결함을 저감할 수 있다.
다음에, 산화절연막(206) 위에 마스크를 형성한 후, 상기 마스크를 이용하여 산화절연막(206)을 선택적으로 에칭함으로써 보호막(207)을 형성한다. 이 후, 마스크를 제거한다(도 11b 참조). 상기 공정을 거침으로써, 한 쌍의 전극(209)의 일부를 덮음과 함께 한 쌍의 전극(209)으로부터 노출된 산화물 반도체막(205)의 단부를 덮는 보호막(207)을 형성할 수 있다. 이로써, 이후에 실시할 제작 공정에서 산화물 반도체막(205)의 측면이 감압 분위기에 노출되지 않는다. 또한, 이후에 실시할 에칭 공정에서 산화물 반도체막(205)의 측벽이 에칭액에 노출되지 않는다. 또한, 한 쌍의 전극을 형성한 후, 산화물 반도체막(104)을 에칭하여 산화물 반도체막(205)을 형성하고 나서 산화물 반도체막(205)의 측면을 덮는 절연막을 형성하기 때문에, 한 쌍의 전극과 중첩된 산화물 반도체막이 형성된다. 이로써, 산화물 반도체막(205)의 측면으로부터의 산소 탈리, 및 이것에 따른 산소 결함의 발생을 방지할 수 있다. 또한, 산화물 반도체막(205)의 측면과, 한 쌍의 전극(209)이 접촉하지 않기 때문에, 산화물 반도체막(205)의 측면 부근의 영역에서 누설 전류가 발생하는 것을 억제할 수 있다.
다음에, 도 11c에 도시한 바와 같이 실시형태 1과 마찬가지로, 산화물 반도체막(205), 보호막(207), 및 한 쌍의 전극(209) 위에 게이트 절연막(211)을 형성한 후, 게이트 절연막(211) 위에 게이트 전극(213)을 형성한다.
다음에, 도 11d에 도시한 바와 같이 산화물 반도체막(205)에 도펀트를 첨가하는 처리를 실시하여 도펀트를 함유한 영역(215, 217)을 형성한다. 게이트 전극(213) 및 한 쌍의 전극(209)을 마스크로 하여 도펀트를 첨가함으로써, 자기정합적으로 도펀트가 첨가된 도펀트를 함유한 영역(215, 217) 및 도펀트가 첨가되지 않은 산화물 반도체 영역(219, 221, 223)을 형성할 수 있다. 또한, 도펀트를 함유한 영역(215, 217)은 전계 완화 영역으로서 기능한다.
다음에, 절연막(225)을 형성하고 열처리한다. 상기 열처리에 의해, 보호막(207)으로부터 산화물 반도체막(205)으로 산소가 확산되어, 산화물 반도체막의 측면에서의 산소 결함을 저감할 수 있다. 또한, 산화물 반도체막(205)으로부터 산소가 탈리되는 것을 저감함과 함께, 도펀트를 함유한 영역(215, 217)의 저항을 저감할 수 있다. 또한, 상기 열처리에서 도펀트를 함유한 영역(215, 217)은 결정 상태이든 비정질 상태이든 상관없다.
상술한 공정에 의해, 도 9a 내지 도 9c에 도시한 바와 같이, 임계값 전압의 음 방향 이동이나 소스 및 드레인에서의 누설 전류가 저감된 트랜지스터를 제작할 수 있다.
(실시형태 6)
본 실시형태에서는 실시형태 1 내지 실시형태 5와 상이한 구조를 갖는 트랜지스터에 대해서 도 12를 사용하여 설명하기로 한다.
본 실시형태에서 제시하는 트랜지스터의 단면 구조에 대해서 도 12를 사용하여 설명한다.
도 12에 도시한 트랜지스터는 기판(101) 위에 형성되는 산화절연막(102)과, 산화절연막(102) 위에 형성되는 한 쌍의 전극 중 하나(161)와, 한 쌍의 전극 중 하나(161)와 접하는 산화물 반도체막(163)과, 산화물 반도체막(163)의 단부 및 한 쌍의 전극 중 하나(161)의 일부를 덮는 보호막(165)과, 보호막(165) 위에 형성되고 산화물 반도체막(163)에 접하는 한 쌍의 전극 중 다른 하나(167)와, 보호막(165), 산화물 반도체막(163) 및 한 쌍의 전극 중 다른 하나(167)를 덮는 게이트 절연막(169)과, 게이트 절연막(169)을 개재하여 산화물 반도체막(163)과 중첩된 게이트 전극(171)을 갖는다. 또한, 게이트 절연막(169) 및 게이트 전극(171)을 덮는 절연막(173)을 가져도 좋다.
산화물 반도체막(163)은 게이트 전극(171)과 중첩된 산화물 반도체 영역(175)과, 산화물 반도체 영역(175)을 끼운 한 쌍의 도펀트를 함유한 영역(177, 179)과, 한 쌍의 도펀트를 함유한 영역(177, 179)을 끼우며 한 쌍의 전극 중 하나(161) 및 다른 하나(167)와 접하는 한 쌍의 산화물 반도체 영역(181, 183)을 갖는다. 또한, 산화물 반도체 영역(175)은 채널 영역으로서 기능하고, 한 쌍의 도펀트를 함유한 영역(177, 179)은 전계 완화 영역으로서 기능하고, 한 쌍의 산화물 반도체 영역(181, 183)은 소스 영역 및 드레인 영역으로서 기능한다.
다음에, 본 실시형태에서 제시하는 트랜지스터의 제작 방법에 대해서 이하에서 설명하기로 한다. 여기서는 실시형태 1에서 제시한 트랜지스터의 제작 방법의 응용 형태로서 설명하지만, 실시형태 2 내지 실시형태 5에 적절히 적용할 수 있다.
본 실시형태에서 제시하는 트랜지스터는 산화절연막(102) 위에 산화물 반도체막(103)을 형성하기 전에 한 쌍의 전극 중 하나(161)를 형성한다. 다음에, 실시형태 1과 같은 공정을 거쳐서, 선택적으로 에칭된 산화물 반도체막 위에 보호막(165)을 형성한 후, 한 쌍의 전극 중 다른 하나(167)를 형성한다. 이 후, 실시형태 1과 마찬가지로 게이트 절연막(169), 게이트 전극(171)을 형성한다. 다음에, 게이트 전극, 보호막(165), 및 한 쌍의 전극 중 다른 하나(167)를 마스크로 하여 도펀트를 첨가함으로써, 산화물 반도체 영역(175), 한 쌍의 도펀트를 함유한 영역(177, 179), 및 한 쌍의 산화물 반도체 영역(181, 183)을 갖는 산화물 반도체막(163)을 형성할 수 있다. 또한, 이 후 절연막(173)을 형성하고 나서 실시형태 1과 마찬가지로 열처리하여도 좋다.
상술한 공정에 의해, 도 12에 도시한 트랜지스터를 제작할 수 있다.
(실시형태 7)
본 실시형태에서는 실시형태 1 내지 실시형태 6과 상이한 구조를 갖는 보호막의 제작 방법에 대해서 도 13a 내지 도 13d를 사용하여 설명하기로 한다.
도 13a에 도시한 바와 같이, 기판(101) 위에 산화절연막(102)을 형성한다. 다음에, 이후에 보호막이 되는 산화절연막(191)을 산화절연막(102) 위에 형성한다. 또한, 산화절연막(191)은 도 13d에 도시한 바와 같이, 이후에 형성될 산화물 반도체막(197)이 위치하는 영역에서 산화절연막(102)을 노출시키도록 형성한다.
산화절연막(191)은 산화절연막(102)과 마찬가지로, 가열됨으로써 산소의 일부가 탈리되는 산화절연막을 사용하여 형성한다. 가열됨으로써 산소의 일부가 탈리되는 산화절연막으로서는 화학양론비를 만족하는 산소보다 더 많은 산소를 함유한 산화절연막을 사용하는 것이 바람직하다.
다음에, 도 13b에 도시한 바와 같이, 산화절연막(102) 및 산화절연막(191) 위에 산화물 반도체막(192)을 형성한다. 이 후, 실시형태 1과 마찬가지로 열처리하여 산화물 반도체막(192)으로부터 수소를 방출시킴과 함께, 산화절연막(102) 및 산화절연막(191)에 함유된 산소의 일부를, 산화물 반도체막(192)과, 산화절연막(102) 및 산화절연막(191)의 산화물 반도체막(192)과의 계면 근방으로 확산시킨다. 이로써, 도 13c에 도시한 바와 같이 수소 농도 및 산소 결함이 저감된 산화물 반도체막(193)을 형성할 수 있다(도 13c 참조).
다음에, 적어도 산화물 반도체막(193)을 연마하여, 산화절연막(191)의 두께의 영향을 받지 않고, 표면이 평탄한 산화물 반도체막(197)과, 산화물 반도체막(197)과 같은 두께이며 표면이 산화물 반도체막(197)과 같이 평탄한 보호막(195)을 형성할 수 있다. 또한, 산화물 반도체막(197)의 측면은, 가열됨으로써 산소의 일부가 탈리되는 산화절연막인 보호막(195)과 접하기 때문에, 산화물 반도체막(197)의 측면에 산소 결함을 갖더라도 이후에 실시할 열처리에 의해 산소 결함을 저감할 수 있다.
이로써, 보호막의 표면과의 요철 차이가 적으며, 측면의 산소 결함을 저감할 수 있는 산화물 반도체막을 형성할 수 있다. 그러므로, 이후에 산화물 반도체막(197) 위에 형성할 게이트 절연막의 두께를 얇게 할 수 있다. 또한, 이후에 형성할 게이트 전극의 가공 정밀도를 높일 수 있다. 또한, 본 실시형태에서는 산화절연막(102)으로부터 산화물 반도체막으로 산소를 공급하는 방법으로서, 실시형태 1에서 제시한 방법을 이용하였지만, 실시형태 2와 마찬가지로 산화물 반도체막(192) 위에 산화절연막을 형성한 후, 열처리하여 산화물 반도체막(192)을 끼운 산화절연막으로부터 산화물 반도체막(192)에 산소를 공급한 후, 산화물 반도체막 및 상기 산화물 반도체막 위의 산화절연막의 볼록부를 에칭함으로써, 보호막의 표면과의 요철 차이가 적으며 산소 결함을 저감한 산화물 반도체막을 형성할 수 있다.
(실시형태 8)
본 실시형태에서는 실시형태 1 내지 실시형태 7에서 제시한 산화물 반도체막(103, 192)에 CAAC 산화물 반도체를 사용하여 형성하는 방법을 설명하기로 한다. 또한, 여기서는 산화물 반도체막(103)을 사용하여 설명한다.
CAAC 산화물 반도체를 사용하여 산화물 반도체막(103)을 형성하는 제 1 방법에 대해서 이하에서 설명한다.
CAAC 산화물 반도체를 사용하여 산화물 반도체막(103)을 형성하는 방법은 실시형태 1에서 제시한 산화물 반도체막(103)의 방법에서 스퍼터링법을 이용하는 경우에는 기판 온도를 150℃ 이상 450℃ 이하, 바람직하게는 200℃ 이상 350℃ 이하로 함으로써, 산화물 반도체막 내로 수분(수소를 포함함) 등이 혼입되는 것을 억제하면서, 결정을 포함한 CAAC 산화물 반도체를 형성할 수 있다.
상기 형성 방법과 같이, CAAC 산화물 반도체를 사용하여 산화물 반도체막(103)을 형성한 후의 열처리에 의해, 산화물 반도체막(103)으로부터 수소를 방출시킴과 함께, 산화절연막(102)에 함유된 산소의 일부를 산화물 반도체막(103)과, 산화절연막(102) 및 산화물 반도체막(103)의 계면 근방으로 확산시킬 수 있음과 함께, 상기 열처리에 의해, 결정성이 더 높은 CAAC 산화물 반도체를 갖는 산화물 반도체막(104)을 형성할 수 있다.
다음에, CAAC 산화물 반도체를 사용하여 산화물 반도체막(103)을 형성하는 제 2 방법에 대해서 이하에서 설명하기로 한다.
산화절연막(102) 위에 제 1 산화물 반도체막을 형성한다. 제 1 산화물 반도체막은 하나의 원자층 이상 10nm 이하, 바람직하게는 2nm 이상 5nm 이하로 한다.
제 1 산화물 반도체막을 형성할 때, 기판 온도를 150℃ 이상 450℃ 이하, 바람직하게는 200℃ 이상 350℃ 이하로 하면 좋다. 이로써, 형성된 제 1 산화물 반도체막 내에 수분(수소를 포함함) 등의 불순물이 혼입되는 것을 저감할 수 있다. 또한, 제 1 산화물 반도체막의 결정성을 향상시킬 수 있고, 배향성이 높은 CAAC 산화물 반도체를 사용하여 산화물 반도체막을 형성할 수 있다.
또한, 제 1 산화물 반도체막을 형성한 후, 제 1 열처리를 실시하여도 좋다. 상기 제 1 열처리에 의해, 제 1 산화물 반도체막으로부터 수분(수소를 포함함)을 더 탈리시킬 수 있고, 결정성도 더 향상시킬 수 있다. 상기 제 1 열처리를 실시함으로써, 배향성이 높은 CAAC 산화물 반도체를 형성할 수 있다. 또한, 상기 제 1 열처리는 200℃ 이상 기판의 변형점 미만, 바람직하게는 250℃ 이상 450℃ 이하로 한다.
또한, 상기 제 1 열처리는 RTA(Rapid Thermal Anneal) 장치를 이용할 수 있다. RTA를 이용함으로써, 단시간에 한해 기판의 변형점 이상의 온도로 열처리할 수 있다. 그러므로, 비정질 영역보다 결정 영역의 비율이 많은 산화물 반도체막을 형성하기 위한 시간을 단축할 수 있다.
상기 제 1 열처리는 불활성 가스 분위기하에서 실시할 수 있고, 대표적으로는 헬륨, 네온, 아르곤, 크세논, 크립톤 등의 희가스, 또는 질소 분위기하에서 실시하는 것이 바람직하다. 또한, 산소 분위기 및 감압 분위기하에서 실시하여도 좋다. 처리 시간은 3분 내지 24시간으로 한다. 처리 시간이 길수록 비정질 영역보다 결정 영역의 비율이 많은 산화물 반도체막을 형성할 수 있지만, 24시간 넘게 열처리하는 것은 생산성 저하를 초래하기 때문에 바람직하지 않다.
다음에, 제 1 산화물 반도체막 위에 제 2 산화물 반도체막을 형성한다. 제 2 산화물 반도체막은 제 1 산화물 반도체막과 같은 방법으로 형성할 수 있다.
제 2 산화물 반도체막을 형성할 때, 기판을 가열하면서 성막함으로써, 제 1 산화물 반도체막을 종결정으로 하여 제 2 산화물 반도체막을 결정화할 수 있다. 이 때, 제 1 산화물 반도체막과 제 2 산화물 반도체막이 동일 원소로 구성된 것을 호모에피텍셜 성장(homoepitaxial growth)이라고 한다. 또는, 제 1 산화물 반도체막과 제 2 산화물 반도체막이 적어도 한 종류 이상의 상이한 원소로 구성된 것을 헤테로에피텍셜 성장(heteroepitaxial growth)이라고 한다.
또한, 제 2 산화물 반도체막을 형성한 후, 제 2 열처리를 실시하여도 좋다. 제 2 열처리는 제 1 열처리와 같은 방법으로 실시하면 좋다. 제 2 열처리를 실시함으로써, 비정질 영역보다 결정 영역의 비율이 많은 산화물 반도체막으로 할 수 있다. 또는, 제 2 열처리를 실시함으로써, 제 1 산화물 반도체막을 종결정으로 하여 제 2 산화물 반도체막을 결정화할 수 있다. 이 때, 제 1 산화물 반도체막과 제 2 산화물 반도체막이 동일 원소로 구성된 호모에피텍셜 성장이라도 좋다. 또는, 제 1 산화물 반도체막과 제 2 산화물 반도체막이 적어도 한 종류 이상의 상이한 원소로 구성된 헤테로에피텍셜 성장이라도 좋다.
상술한 방법에 의해, CAAC 산화물 반도체를 사용하여 산화물 반도체막(103)을 형성할 수 있다. 산화물 반도체에 함유된 수소는 금속 원소와 결합되는 산소와 반응하여 물이 됨과 함께, 산소가 탈리된 격자(또는 산소가 탈리된 부분)에 결핍이 형성되어 버린다. 따라서, 산화물 반도체막의 형성 공정에서, 불순물을 대폭으로 저감함으로써, 산화물 반도체막의 결핍을 저감할 수 있다. 그러므로, 불순물을 가능한 한 제거하여 고순도화시킨 CAAC 산화물 반도체를 사용한 산화물 반도체막으로 채널 영역을 형성함으로써, 트랜지스터에 대한 광 조사나 BT 시험 전후에서의 임계값 전압의 변화량이 적으며 안정된 전기적 특성을 가질 수 있다.
또한, 상기 제 1 열처리 및 제 2 열처리에서, 산화절연막(102)으로부터 산화물 반도체막으로 산소가 확산되는 경우가 있다. 이 경우에는 도 2a 및 도 2b의 공정 사이의 열처리를 실시하지 않아도 산화물 반도체막(103)의 결핍을 저감할 수 있기 때문에, 가열 공정 수를 삭감할 수 있다.
(실시형태 9)
도 14a에 반도체 장치를 구성하는 기억 소자(이하, 메모리셀이라고도 함)의 회로도의 일례를 도시하였다. 메모리셀은 산화물 반도체 이외의 재료(예를 들어, 실리콘, 게르마늄, 탄화실리콘, 갈륨비소, 질화갈륨, 유기화합물 등)를 채널 형성 영역에 사용한 트랜지스터(1160)와 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터(1162)로 구성된다.
산화물 반도체를 채널 형성 영역에 사용한 트랜지스터(1162)는 실시형태 1 내지 실시형태 8의 기재에 따라 제작할 수 있다. 또한, 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터를 도면에서는 OS로 부기한다.
도 14a에 도시한 바와 같이 트랜지스터(1160)의 게이트 전극과, 트랜지스터(1162)의 소스 전극 및 드레인 전극 중 하나는 전기적으로 접속되어 있다. 또한, 제 1 배선 SL(1st Line：소스 라인이라고도 부름)과 트랜지스터(1160)의 소스 전극은 전기적으로 접속되고, 제 2 배선 BL(2nd Line：비트 라인이라고도 부름)과 트랜지스터(1160)의 드레인 전극은 전기적으로 접속되어 있다. 그리고, 제 3 배선 S1(3rd Line: 제 1 신호선이라고도 부름)과 트랜지스터(1162)의 소스 전극 및 드레인 전극 중 다른 하나는 전기적으로 접속되고, 제 4 배선 S2(4th Line: 제 2 신호선이라고도 부름)와, 트랜지스터(1162)의 게이트 전극은 전기적으로 접속되어 있다.
산화물 반도체 이외의 재료, 예를 들어 단결정 실리콘을 채널 형성 영역에 사용한 트랜지스터(1160)는 충분히 고속으로 동작할 수 있기 때문에, 트랜지스터(1160)를 사용함으로써, 기억 내용의 판독 등을 고속으로 실시할 수 있다. 또한, 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터(1162)는 트랜지스터(1160)와 비교하여 오프 전류가 작다는 특징을 갖는다. 그러므로, 트랜지스터(1162)를 오프 상태로 함으로써, 트랜지스터(1160)의 게이트 전극의 전위를 매우 오랜 시간 동안 유지할 수 있다.
게이트 전극의 전위를 유지할 수 있다는 특징을 활용함으로써, 다음과 같이 정보의 기록, 유지, 판독이 가능하다.
우선, 정보의 기록 및 유지에 대해서 설명하기로 한다. 먼저, 제 4 배선 S2의 전위를 트랜지스터(1162)가 온 상태가 되는 전위로 하여, 트랜지스터(1162)를 온 상태로 한다. 이로써, 제 3 배선 S1의 전위가 트랜지스터(1160)의 게이트 전극에 인가된다(기록). 이 후, 제 4 배선 S2의 전위를 트랜지스터(1162)가 오프 상태가 되는 전위로 하여 트랜지스터(1162)를 오프 상태로 함으로써, 트랜지스터(1160)의 게이트 전극의 전위가 유지된다(유지).
트랜지스터(1162)의 오프 전류는 매우 작기 때문에, 트랜지스터(1160)의 게이트 전극의 전위는 오랜 시간 동안 유지된다. 예를 들어, 트랜지스터(1160)의 게이트 전극의 전위가 트랜지스터(1160)를 온 상태로 하는 전위라면, 트랜지스터(1160)의 온 상태가 오랜 시간 동안 유지되게 된다. 또한, 트랜지스터(1160)의 게이트 전극의 전위가 트랜지스터(1160)를 오프 상태로 하는 전위라면, 트랜지스터(1160)의 오프 상태가 오랜 시간 동안 유지되게 된다.
다음에, 정보의 판독에 대해서 설명하기로 한다. 상술한 바와 같이 트랜지스터(1160)의 온 상태 또는 오프 상태가 유지된 상태에서 제 1 배선 SL에 소정의 전위(정전위)가 인가되면, 트랜지스터(1160)의 온 상태 또는 오프 상태에 따라 제 2 배선 BL의 전위는 상이한 값을 취한다. 예를 들어, 트랜지스터(1160)가 온 상태인 경우에는 제 1 배선 SL의 전위에 제 2 배선 BL의 전위가 가까워진다. 또한, 트랜지스터(1160)가 오프 상태인 경우에는 제 2 배선 BL의 전위는 변화되지 않는다.
이와 같이 정보가 유지된 상태에서 제 2 배선 BL의 전위와 소정의 전위를 비교함으로써, 정보를 판독할 수 있다.
다음에, 정보의 재기록에 대해서 설명한다. 정보의 재기록은 상기 정보의 기록 및 유지와 마찬가지로 실시된다. 즉, 제 4 배선 S2의 전위를 트랜지스터(1162)가 온 상태로 되는 전위로 하여, 트랜지스터(1162)를 온 상태로 한다. 이로써, 제 3 배선 S1의 전위(새로운 정보에 따른 전위)가 트랜지스터(1160)의 게이트 전극에 인가된다. 이 후, 제 4 배선 S2의 전위를 트랜지스터(1162)가 오프 상태가 되는 전위로 하여 트랜지스터(1162)를 오프 상태로 함으로써, 새로운 정보가 유지된 상태가 된다.
이와 같이, 개시한 발명에 따른 메모리셀은 재차(再次) 정보를 기록함으로써 직접적으로 정보를 재기록할 수 있다. 그러므로, 플래시 메모리 등에서 필요한 소거 동작이 불필요하여, 소거 동작에 기인한 동작 속도의 저하를 억제할 수 있다. 즉, 메모리셀을 갖는 반도체 장치의 고속 동작이 실현된다.
또한, 도 14a의 메모리셀을 발전시킨 메모리셀의 회로도의 일례를 도 14b에 도시하였다.
도 14b에 도시된 메모리셀(1100)은 제 1 배선 SL(소스 라인)과, 제 2 배선 BL(비트 라인)과, 제 3 배선 S1(제 1 신호선)과, 제 4 배선 S2(제 2 신호선)와, 제 5 배선 WL(워드 라인)과, 트랜지스터(1164; 제 1 트랜지스터)와, 트랜지스터(1161; 제 2 트랜지스터)와, 트랜지스터(1163; 제 3 트랜지스터)로 구성되어 있다. 트랜지스터(1164) 및 트랜지스터(1163)는 산화물 반도체 이외의 재료를 채널 형성 영역에 사용하고, 트랜지스터(1161)는 산화물 반도체를 채널 형성 영역에 사용한다.
트랜지스터(1164)의 게이트 전극과, 트랜지스터(1161)의 소스 전극 및 드레인 전극 중 하나는 전기적으로 접속되어 있다. 또한, 제 1 배선 SL과 트랜지스터(1164)의 소스 전극은 전기적으로 접속되고, 트랜지스터(1164)의 드레인 전극과 트랜지스터(1163)의 소스 전극은 전기적으로 접속되어 있다. 그리고, 제 2 배선 BL과 트랜지스터(1163)의 드레인 전극은 전기적으로 접속되고, 제 3 배선 S1과 트랜지스터(1161)의 소스 전극 및 드레인 전극 중 다른 하나는 전기적으로 접속되고, 제 4 배선 S2와 트랜지스터(1161)의 게이트 전극은 전기적으로 접속되고, 제 5 배선 WL과 트랜지스터(1163)의 게이트 전극은 전기적으로 접속되어 있다.
다음에, 회로 동작의 구체적인 예에 대해서 설명하기로 한다. 또한, 이하의 설명에서 예시하는 전위, 전압 등의 숫자는 적절히 변경하여도 좋다.
메모리셀(1100)에 기록할 때는 제 1 배선 SL을 0V, 제 5 배선 WL을 0V, 제 2 배선 BL을 0V, 제 4 배선 S2를 2V로 한다. 데이터 "1"을 기록할 때는 제 3 배선 S1을 2V, 데이터 "0"을 기록할 때는 제 3 배선 S1을 0V로 한다. 이 때, 트랜지스터(1163)는 오프 상태, 트랜지스터(1161)는 온 상태가 된다. 또한, 기록을 종료하기 위해서는 제 3 배선 S1의 전위를 변화하기 전에 제 4 배선 S2를 0V로 하여 트랜지스터(1161)를 오프 상태로 한다.
이로써, 데이터 "1"을 기록한 후에는 트랜지스터(1164)의 게이트 전극에 접속된 노드(이하, 노드 A)의 전위가 약 2V, 데이터 "0"을 기록한 후에는 노드 A의 전위가 약 0V가 된다. 노드 A에는 제 3 배선 S1의 전위에 따른 전하가 축적되지만, 상술한 바와 같이 트랜지스터(1161)의 오프 전류는 매우 작기 때문에 트랜지스터(1164)의 게이트 전극의 전위는 오랜 시간 동안 유지된다.
다음에, 메모리셀의 판독을 실시할 때는 제 1 배선 SL을 0V, 제 5 배선 WL을 2V, 제 4 배선 S2를 0V, 제 3 배선 S1을 0V로 하여, 제 2 배선 BL에 접속된 판독 회로를 동작 상태로 한다. 이 때, 트랜지스터(1163)는 온 상태, 트랜지스터(1161)는 오프 상태가 된다.
데이터 "0", 즉 노드 A가 약 0V인 상태이면, 트랜지스터(1164)는 오프 상태이기 때문에, 제 2 배선 BL과 제 1 배선 SL 사이의 저항은 높은 상태가 된다. 한편, 데이터 "1", 즉 노드 A가 약 2V인 상태이면, 트랜지스터(1164)가 온 상태이기 때문에, 제 2 배선 BL과 제 1 배선 SL 사이의 저항은 낮은 상태가 된다. 판독 회로는 메모리셀의 저항 상태 차이에 의거하여 데이터 "0", "1"을 판독할 수 있다. 또한, 기록시의 제 2 배선 BL은 0V로 하였지만, 부유 상태나 0V 이상의 전위로 충전되어 있어도 좋다. 판독시의 제 3 배선 S1은 0V로 하였지만, 부유 상태나 0V 이상의 전위로 충전되어 있어도 좋다.
또한, 데이터 "1"과 데이터 "0"은 편의상 정의된 것이며, 반대라도 좋다. 또한, 상술한 동작 전압은 일례이다. 동작 전압은 데이터 "0"의 경우에 트랜지스터(1164)가 오프 상태가 되고, 데이터 "1"의 경우에 트랜지스터(1164)가 온 상태가 되도록, 또 기록시에 트랜지스터(1161)가 온 상태, 기록시 이외에서는 오프 상태가 되도록, 또 판독시에 트랜지스터(1163)가 온 상태가 되도록 선택하면 좋다. 특히, 2V 대신에 주변 논리 회로의 전원 전위 VDD를 사용하여도 좋다.
본 실시형태에서는 이해하기 쉽게 하기 위해서 최소 기억 단위(1비트)의 메모리셀에 대해서 설명하였지만, 메모리셀의 구성은 이것에 한정되지 않는다. 복수의 메모리셀을 적절히 접속하여, 보다 고도의 반도체 장치를 구성할 수도 있다. 예를 들어, 상기 메모리셀을 복수 사용하여, NAND형이나 NOR형 반도체 장치를 구성할 수 있다. 배선의 구성도 도 14a나 도 14b에 한정되지 않고, 적절히 변경할 수 있다.
도 15에 m×n 비트의 기억 용량을 갖는 본 발명의 일 형태에 따른 반도체 장치의 블록 회로도를 도시하였다.
도 15에 도시한 반도체 장치는 m개의 제 5 배선 WL(1) 내지 WL(m) 및 m개의 제 4 배선 S2(1) 내지 S2(m)와, n개의 제 2 배선 BL(1) 내지 BL(n) 및 n개의 제 3 배선 S1(1) 내지 S1(n)과, 매트릭스 형태로 배치된 세로 m개(행)×가로 n개(열)(m, n은 자연수)의 메모리셀(1100(1, 1) 내지 1100(m, n))을 갖는 메모리셀 어레이(1110)와, 제 2 배선 BL 및 제 3 배선 S1과 접속된 구동 회로(1111)나, 제 4 배선 S2 및 제 5 배선 WL과 접속된 구동 회로(1113)나, 판독 회로(1112) 등 주변 회로로 구성되어 있다. 다른 주변 회로로서, 리플레쉬 회로 등이 형성되어도 좋다.
각 메모리셀의 대표로서, 메모리셀(1100)(i, j)의 경우를 생각해 보기로 한다. 여기서는 메모리셀(1100)(i, j)(i는 1 이상 m 이하의 정수, j는 1 이상 n 이하의 정수)은 제 2 배선 BL(j), 제 3 배선 S1(j), 제 5 배선 WL(i) 및 제 4 배선 S2(i), 및 제 1 배선 SL에 각각 접속되어 있다. 제 1 배선 SL에는 제 1 배선 전위 Vs가 인가되어 있다. 또한, 제 2 배선 BL(1) 내지 BL(n) 및 제 3 배선 S1(1) 내지 S1(n)은 제 2 배선 BL 및 제 3 배선 S1과 접속된 구동 회로(1111) 및 판독 회로(1112)에 접속되고, 제 5 배선 WL(1) 내지 WL(m) 및 제 4 배선 S2(1) 내지 S2(m)는 제 4 배선 S2 및 제 5 배선 WL을 통하여 구동 회로(1113)에 접속되어 있다.
도 15에 도시한 반도체 장치의 동작에 대해서 설명한다. 본 구성에서는 행마다 기록 및 판독을 실시한다.
제 i 행의 메모리셀(1100(i, 1) 내지 1100(i, n)에 기록하는 경우에는 제 1 배선 SL의 전위 Vs를 0V, 제 5 배선 WL(i)을 0V, 제 2 배선 BL(1) 내지 BL(n)을 0V, 제 4 배선 S2(i)를 2V로 한다. 이 때, 트랜지스터(1161)는 온 상태가 된다. 제 3 배선 S1(1) 내지 S1(n)은 데이터 "1"을 기록하는 열은 2V, 데이터 "0"을 기록하는 열은 0V로 한다. 또한, 기록을 종료하기 위해서는 제 3 배선 S1(1) 내지 S1(n)의 전위를 변화하기 전에 제 4 배선 S2(i)를 0V로 하여, 트랜지스터(1161)를 오프 상태로 한다. 또한, 선택되지 않은 제 5 배선은 0V, 선택되지 않은 제 4 배선은 0V로 한다.
이로써, 데이터 "1"이 기록된 메모리셀의 트랜지스터(1164)의 게이트 전극에 접속된 노드(이하, 노드 A)의 전위가 약 2V, 데이터 "0"을 기록한 후에는 노드 A의 전위가 약 0V가 된다. 또한, 선택되지 않은 메모리셀의 노드 A의 전위는 변하지 않는다.
제 i 행의 메모리셀(1100(i, 1) 내지 1100(i, n)의 판독을 실시할 때는 제 1 배선의 전위 Vs를 0V, 제 5 배선 WL(i)을 2V, 제 4 배선 S2(i)를 0V, 제 3 배선 S1(1) 내지 S1(n)을 0V로 하여, 제 2 배선 BL(1) 내지 BL(n)에 접속된 판독 회로를 동작 상태로 한다. 판독 회로에서는 예를 들어, 메모리셀의 저항 상태의 차이에 의거하여 데이터 "0", "1"을 판독할 수 있다. 또한, 제 5 배선 WL(i) 이외의 제 5 배선 WL은 0V, 제 4 배선 S2(i) 이외의 제 4 배선 S2를 0V로 한다. 또한, 기록시의 제 2 배선 BL은 0V로 하였지만, 부유 상태나 0V 이상의 전위로 충전되어 있어도 좋다. 판독시의 제 3 배선 S1은 0V로 하였지만, 부유 상태나 0V 이상의 전위로 충전되어 있어도 좋다.
본 실시형태에 의해, 산화물 반도체를 채널 영역에 사용한 트랜지스터와 접속된 노드의 전위를 매우 오랜 시간 동안 유지할 수 있기 때문에, 적은 소비 전력으로 정보의 기록, 유지, 판독이 가능한 메모리셀을 제작할 수 있다.
(실시형태 10)
본 실시형태에서는 용량 소자를 갖는 메모리셀의 회로도의 일례를 제시한다. 도 16a에 도시한 메모리셀(1170)은 제 1 배선 SL, 제 2 배선 BL, 제 3 배선 S1, 제 4 배선 S2, 제 5 배선 WL, 트랜지스터(1171; 제 1 트랜지스터), 트랜지스터(1172; 제 2 트랜지스터), 및 용량 소자(1173)로 구성되어 있다. 트랜지스터(1171)는 산화물 반도체 이외의 재료가 채널 형성 영역에 사용되고, 트랜지스터(1172)는 채널 형성 영역에 산화물 반도체가 사용된다.
산화물 반도체를 채널 형성 영역에 사용한 트랜지스터(1172)는 실시형태 1 내지 실시형태 8의 기재에 따라 제작할 수 있다.
여기서, 트랜지스터(1171)의 게이트 전극과, 트랜지스터(1172)의 소스 전극 및 드레인 전극 중 하나와, 용량 소자(1173)의 한쪽 전극은 전기적으로 접속되어 있다. 또한, 제 1 배선 SL과 트랜지스터(1171)의 소스 전극은 전기적으로 접속되고, 제 2 배선 BL과 트랜지스터(1171)의 드레인 전극은 전기적으로 접속되고, 제 3 배선과 트랜지스터(1172)의 소스 전극 및 드레인 전극 중 다른 하나는 전기적으로 접속되고, 제 4 배선과 트랜지스터(1172)의 게이트 전극은 전기적으로 접속되고, 제 5 배선과 용량 소자(1173)의 다른 쪽 전극은 전기적으로 접속되어 있다.
다음에, 회로 동작에 대해서 구체적으로 설명하기로 한다.
메모리셀(1170)에 기록할 때는 제 1 배선 SL을 0V, 제 5 배선 WL을 0V, 제 2 배선 BL을 0V, 제 4 배선 S2를 2V로 한다. 데이터 "1"을 기록할 때는 제 3 배선 S1을 2V, 데이터 "0"을 기록할 때는 제 3 배선 S1을 0V로 한다. 이 때, 트랜지스터(1172)는 온 상태가 된다. 또한, 기록을 종료하기 위해서는 제 3 배선 S1의 전위를 변화하기 전에 제 4 배선 S2를 0V로 하여 트랜지스터(1172)를 오프 상태로 한다.
이로써, 데이터 "1"을 기록한 후에는 트랜지스터(1171)의 게이트 전극에 접속된 노드(이하, 노드 A)의 전위가 약 2V, 데이터 "0"을 기록한 후에는 노드 A의 전위가 약 0V가 된다.
메모리셀(1170)의 판독을 실시할 때는 제 1 배선 SL을 0V, 제 5 배선 WL을 2V, 제 4 배선 S2를 0V, 제 3 배선 S1을 0V로 하여, 제 2 배선 BL에 접속된 판독 회로를 동작 상태로 한다. 이 때, 트랜지스터(1172)는 오프 상태가 된다.
제 5 배선 WL을 2V로 한 경우의 트랜지스터(1171)의 상태에 대해서 설명하기로 한다. 트랜지스터(1171)의 상태를 결정하는 노드 A의 전위는 제 5 배선 WL-노드 A 사이의 용량 C1과, 트랜지스터(1171)의 게이트 전극-소스 전극과 드레인 전극 사이의 용량 C2에 의존한다.
또한, 판독시의 제 3 배선 S1은 0V로 하였지만, 부유 상태나 0V 이상의 전위로 충전되어 있어도 좋다. 데이터 "1"과 데이터 "0"은 편의상 정의된 것이며, 반대라도 좋다.
기록시의 제 3 배선 S1의 전위는 기록 후에 트랜지스터(1172)가 오프 상태가 되고, 또한 제 5 배선 WL 전위가 0V인 경우에 트랜지스터(1171)가 오프 상태인 범위에서 데이터 "0", "1"의 전위를 각각 선택하면 좋다. 판독시의 제 5 배선 WL의 전위는 데이터 "0"의 경우에 트랜지스터(1171)가 오프 상태가 되고, 데이터 "1"의 경우에 트랜지스터(1171)가 온 상태가 되도록 선택하면 좋다. 예를 들어, 트랜지스터(1171)의 임계값 전압으로 하면 좋다. 상술한 트랜지스터(1171)의 상태를 변화시키지 않는 범위라면, 어떤 임계값이라도 상관없다.
또한, 제 1 게이트 전극 및 제 2 게이트 전극을 갖는 선택 트랜지스터와, 용량 소자를 갖는 메모리셀을 사용한 NOR형 반도체 기억 장치의 예에 대해서 도 16b를 사용하여 설명하기로 한다.
도 16b에 도시한 메모리셀 어레이는 i행(i는 3 이상의 자연수) j열(j는 3 이상의 자연수)에 매트릭스 형태로 배열된 복수의 메모리셀(1180)과, i개의 워드 라인 WL(워드 라인 WL_1 내지 WL_i)과, i개의 용량선 CL(용량선 CL_1 내지 CL_i)과, i개의 게이트 라인 BGL(게이트 라인 BGL_1 내지 BGL_i)과, j개의 비트 라인 BL(비트 라인 BL_1 내지 BL_j)과, 소스 라인 SL을 구비한다. 여기서, i 및 j는 편의상 3 이상의 자연수로 하지만, 본 실시형태에서 제시하는 메모리셀 어레이의 행 수 및 열 수는 각각 3 이상에 한정되는 것이 아니다. 1행 또는 1열의 메모리셀 어레이로 하여도 좋고, 2행 또는 2열의 메모리셀 어레이로 하여도 좋다.
도 16b에 도시한 메모리셀 어레이는 i행(i는 3 이상의 자연수) j열(j는 3 이상의 자연수)에 매트릭스 형태로 배열된 복수의 메모리셀(1180)과, i개의 워드 라인 WL(워드 라인 WL_1 내지 워드 라인 WL_i)과, i개의 용량선 CL(용량선 CL_1 내지 용량선 CL_i)과, i개의 게이트 라인 BGL(게이트 라인 BGL_1 내지 게이트 라인 BGL_i)과, j개의 비트 라인 BL(비트 라인 BL_1 내지 비트 라인 BL_j)과, 소스 라인 SL을 구비한다.
또한, 복수의 메모리셀(1180)의 각각(메모리셀(1180)(M, N)(다만, N은 1 이상 j 이하의 자연수, M은 1 이상 i 이하의 자연수)이라고도 함)은 트랜지스터(1181)(M, N)와, 용량 소자(1183)(M, N)와, 트랜지스터(1182)(M, N)를 구비한다.
또한, 반도체 기억 장치에서, 용량 소자는 제 1 용량 전극, 제 2 용량 전극, 및 제 1 용량 전극 및 제 2 용량 전극과 중첩된 유전체층으로 구성된다. 용량 소자는 제 1 용량 전극 및 제 2 용량 전극 사이에 인가되는 전압에 따라 전하가 축적된다.
트랜지스터(1181)(M, N)는 n채널형 트랜지스터이며, 소스 전극, 드레인 전극, 제 1 게이트 전극 및 제 2 게이트 전극을 갖는다. 또한, 본 실시형태의 반도체 기억 장치에서, 반드시 트랜지스터(1181)를 n채널형 트랜지스터로 할 필요는 없다.
트랜지스터(1181)(M, N)의 소스 전극 및 드레인 전극 중 하나는 비트 라인 BL_N에 접속되고, 트랜지스터(1181)(M, N)의 제 1 게이트 전극은 워드 라인 WL_M에 접속되고, 트랜지스터(1181)(M, N)의 제 2 게이트 전극은 게이트 라인 BGL_M에 접속된다. 트랜지스터(1181)(M, N)의 소스 전극 및 드레인 전극 중 하나가 비트 라인 BL_N에 접속된 구성으로 함으로써, 메모리셀마다 선택적으로 데이터를 판독할 수 있다.
트랜지스터(1181)(M, N)는 메모리셀(1180)(M, N)에서 선택 트랜지스터로서의 기능을 갖는다.
트랜지스터(1181)(M, N)로서는 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터를 사용할 수 있다. 또한, 트랜지스터(1181)(M, N)에서, 소스 전극, 드레인 전극, 채널 형성 영역, 및 제 1 게이트 전극 또는 제 2 게이트 전극은 실시형태 1 내지 실시형태 8에 제시한, 한 쌍의 전극, 산화물 반도체막, 및 게이트 전극의 구조 및 제작 방법을 적절히 적용할 수 있다.
트랜지스터(1182)(M, N)는 p채널형 트랜지스터이다. 또한, 본 실시형태의 반도체 기억 장치에서, 반드시 트랜지스터(1182)를 p채널형 트랜지스터로 할 필요는 없다.
트랜지스터(1182)(M, N)의 소스 전극 및 드레인 전극 중 하나는 소스 라인 SL에 접속되고, 트랜지스터(1182)(M, N)의 소스 전극 및 드레인 전극 중 다른 하나는 비트 라인 BL_N에 접속되고, 트랜지스터(1182)(M, N)의 게이트 전극은 트랜지스터(1181)(M, N)의 소스 전극 및 드레인 전극 중 다른 하나에 접속된다.
트랜지스터(1182)(M, N)는 메모리셀(1180)(M, N)에서 출력 트랜지스터로서의 기능을 갖는다. 트랜지스터(1182)(M, N)로서는 예를 들어, 단결정 실리콘을 채널 형성 영역에 사용한 트랜지스터를 사용할 수 있다.
용량 소자(1183)(M, N)의 제 1 용량 전극은 용량선 CL_M에 접속되고, 용량 소자(1183)(M, N)의 제 2 용량 전극은 트랜지스터(1181)(M, N)의 소스 전극 및 드레인 전극 중 다른 하나에 접속된다. 또한, 용량 소자(1183)(M, N)는 유지 용량으로서의 기능을 갖는다.
워드 라인 WL_1 내지 워드 라인 WL_i 각각의 전압은 예를 들어, 디코더를 이용한 구동 회로에 의해 제어된다.
비트 라인 BL_1 내지 비트 라인 BL_j 각각의 전압은 예를 들어, 디코더를 이용한 구동 회로에 의해 제어된다.
용량선 CL_1 내지 용량선 CL_i 각각의 전압은 예를 들어, 디코더를 이용한 구동 회로에 의해 제어된다.
게이트 라인 BGL_1 내지 게이트 라인 BGL_i 각각의 전압은 예를 들어, 게이트 라인 구동 회로를 이용하여 제어된다.
게이트 라인 구동 회로는 예를 들어, 다이오드 및 제 1 용량 전극이 다이오드의 양극 및 게이트 라인 BGL에 전기적으로 접속된 용량 소자를 구비한 회로로 구성된다.
트랜지스터(1181)의 제 2 게이트 전극의 전압을 조정함으로써, 트랜지스터(1181)의 임계값 전압을 조정할 수 있다. 따라서, 선택 트랜지스터로서 기능하는 트랜지스터(1181)의 임계값 전압을 조정하여, 오프 상태에서의 트랜지스터(1181)의 소스 전극 및 드레인 전극 사이에 흐르는 전류를 가능한 한 작게 할 수 있다. 그러므로, 기억 회로에서의 데이터의 유지 기간을 길게 할 수 있다. 또한, 데이터의 기록 및 판독에 필요한 전압을 종래의 반도체 장치보다 낮게 할 수 있기 때문에, 소비 전력을 저감할 수 있다.
본 실시형태에 의해, 산화물 반도체를 채널 영역에 사용한 트랜지스터에 접속된 노드의 전위를 매우 오랜 시간 동안 유지할 수 있기 때문에, 적은 소비 전력으로 정보의 기록, 유지, 판독이 가능한 메모리셀을 제작할 수 있다. 또한, 도 16b에 도시한 메모리셀 어레이에서. 메모리셀(1180) 대신에 도 16a에 도시한 메모리셀(1170)을 사용할 수 있다. 이 때, 메모리셀(1170)에 맞춰서 적절히 배선을 형성한다.
본 실시형태에서 제시한 구성, 방법 등은 다른 실시형태에서 제시하는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 11)
본 실시형태에서는, 상술한 실시형태에서 제시한 트랜지스터를 사용한 반도체 장치의 예에 대해서 도 17a 및 도 17b를 참조하여 설명하기로 한다.
도 17a에는 소위 DRAM(Dynamic Random Access Memory)에 상당하는 구성의 반도체 장치의 일례를 도시하였다. 도 17a에 도시한 메모리셀 어레이(1120)는 복수의 메모리셀(1130)이 매트릭스 형태로 배열된 구성을 갖는다. 또한, 메모리셀 어레이(1120)는 m개의 제 1 배선 BL, 및 n개의 제 2 배선 WL을 갖는다. 또한, 본 실시형태에서는 제 1 배선 BL을 비트 라인 BL이라고 부르고, 제 2 배선 WL을 워드 라인 WL이라고 부른다.
메모리셀(1130)은 트랜지스터(1131)와 용량 소자(1132)로 구성되어 있다. 트랜지스터(1131)의 게이트 전극은 제 2 배선 WL(워드 라인 WL)과 접속되어 있다. 또한, 트랜지스터(1131)의 소스 전극 및 드레인 전극 중 하나는 제 1 배선 BL(비트 라인 BL)과 접속되어 있으며, 트랜지스터(1131)의 소스 전극 및 드레인 전극 중 다른 하나는 용량 소자의 한쪽 전극과 접속되어 있다. 또한, 용량 소자의 다른 쪽 전극은 용량선 CL과 접속되며, 일정한 전위가 인가되어 있다. 트랜지스터(1131)에는 상술한 실시형태에서 제시한 트랜지스터가 적용된다.
상술한 실시형태에서 제시한 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터는 단결정 실리콘을 채널 형성 영역에 사용한 트랜지스터보다 오프 전류가 작다는 특징을 갖는다. 그러므로, 소위 DRAM으로서 인식되어 있는 도 17a에 도시한 반도체 장치에 상기 트랜지스터를 적용하는 경우, 실질적으로는 비휘발성 메모리를 얻을 수 있다.
도 17b에는 소위 SRAM(Static Random Access Memory)에 상당하는 구성을 갖는 반도체 장치의 일례를 도시하였다. 도 17b에 도시한 메모리셀 어레이(1140)는 복수의 메모리셀(1150)이 매트릭스 형태로 배열된 구성으로 할 수 있다. 또한, 메모리셀 어레이(1140)는 제 1 배선 BL, 제 2 배선 BLB(반전 비트 라인), 제 3 배선 WL, 전원선 Vdd, 및 접지 전위선 Vss를 갖는다.
메모리셀(1150)은 제 1 트랜지스터(1151), 제 2 트랜지스터(1152), 제 3 트랜지스터(1153), 제 4 트랜지스터(1154), 제 5 트랜지스터(1155), 및 제 6 트랜지스터(1156)를 갖는다. 제 1 트랜지스터(1151)와 제 2 트랜지스터(1152)는 선택 트랜지스터로서 기능한다. 또한, 제 3 트랜지스터(1153)와 제 4 트랜지스터(1154) 중 하나는 n채널형 트랜지스터(여기서는 제 4 트랜지스터(1154))이며, 다른 하나는 p채널형 트랜지스터(여기서는 제 3 트랜지스터(1153))이다. 즉, 제 3 트랜지스터(1153)와 제 4 트랜지스터(1154)로 CMOS 회로가 구성되어 있다. 마찬가지로, 제 5 트랜지스터(1155)와 제 6 트랜지스터(1156)로 CMOS 회로가 구성되어 있다.
제 1 트랜지스터(1151), 제 2 트랜지스터(1152), 제 4 트랜지스터(1154), 제 6 트랜지스터(1156)는 n채널형 트랜지스터이며, 상술한 실시형태에서 제시한 트랜지스터를 적용할 수 있다. 제 3 트랜지스터(1153)와 제 5 트랜지스터(1155)는 p채널형 트랜지스터이며, 산화물 반도체 이외의 재료(예를 들어, 단결정 실리콘 등)를 채널 형성 영역에 사용한다.
본 실시형태에서 제시한 구성, 방법 등은 다른 실시형태에서 제시하는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 12)
산화물 반도체를 채널 형성 영역에 사용한 트랜지스터를 적어도 일부에 사용하여 CPU(Central Processing Unit)를 구성할 수 있다.
도 18a는 CPU의 구체적인 구성을 도시한 블록도이다. 도 18a에 도시한 CPU는 기판(1190) 위에 연산 회로(ALU: Arithmetic Logic Unit)(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(Bus I/F)(1198), 재기록 가능한 ROM(1199), 및 ROM 인터페이스(ROM I/F)(1189)를 갖는다. 기판(1190)은 반도체 기판, SOI 기판, 유리 기판 등을 사용한다. ROM(1199) 및 ROM I/F(1189)는 다른 칩에 실장하여도 좋다. 물론, 도 18a에 도시한 CPU는 그 구성을 간략화하여 도시한 일례에 불과하고, 실제의 CPU는 그 용도에 따라 다양한 구성을 갖는다.
버스 인터페이스(1198)를 통하여 CPU에 입력된 명령은 인스트럭션 디코더(1193)에 입력되어 복호화된 후, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)는 복호화된 명령에 기초하여 각종 제어를 실시한다. 구체적으로는 ALU 컨트롤러(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 컨트롤러(1194)는 CPU의 프로그램을 실행하는 동안에 외부의 입출력 장치나 주변 회로로부터의 인터럽트 요구를 그 우선도나 마스크 상태로부터 판단하여 처리한다. 레지스터 컨트롤러(1197)는 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라 레지스터(1196)의 판독이나 기록을 실시한다.
또한, 타이밍 컨트롤러(1195)는 ALU(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작 타이밍을 제어하는 신호를 생성한다. 예를 들어, 타이밍 컨트롤러(1195)는 기준 클록 신호 CLK1을 기초로 내부 클록 신호 CLK2를 생성하는 내부 클록 생성부를 가지고 있으며, 클록 신호 CLK2를 상기 각종 회로에 공급한다.
도 18a에 도시한 CPU에서는 레지스터(1196)에 메모리셀이 형성되어 있다. 레지스터(1196)의 메모리셀에는 실시형태 9 내지 실시형태 11에 기재된 메모리셀을 사용할 수 있다.
도 18a에 도시한 CPU에서 레지스터 컨트롤러(1197)는 ALU(1191)로부터의 지시에 따라, 레지스터(1196)에서의 유지 동작의 선택을 한다. 즉, 레지스터(1196)가 갖는 메모리셀에서, 위상 반전 소자에 의해 데이터를 유지할지, 용량 소자에 의해 데이터를 유지할지를 선택한다. 위상 반전 소자에 의한 데이터 유지가 선택되어 있는 경우, 레지스터(1196) 내의 메모리셀에 전원 전압이 공급된다. 용량 소자에서의 데이터 유지가 선택되어 있는 경우, 용량 소자의 데이터 재기록이 실시되고, 레지스터(1196) 내의 메모리셀에 대한 전원 전압의 공급을 정지할 수 있다.
도 18b 또는 도 18c에 도시한 바와 같이, 메모리셀군과, 전원 전위 VDD 또는 전원 전위 VSS가 인가되어 있는 노드 사이에 스위칭 소자를 설치함으로써, 전원을 정지할 수 있다. 이하에 도 18b 및 도 18c의 회로에 대해서 설명한다.
도 18b 및 도 18c에서는 메모리셀에 대한 전원 전위의 공급을 제어하는 스위칭 소자에 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터를 포함한 기억 회로의 구성의 일례를 도시하였다.
도 18b에 도시한 기억 장치는 스위칭 소자(1141)와, 메모리셀(1142)을 복수 갖는 메모리셀군(1143)을 갖는다. 구체적으로는 각 메모리셀(1142)에는 실시형태 9 내지 실시형태 11에 기재된 메모리셀을 사용할 수 있다. 메모리셀군(1143)이 갖는 각 메모리셀(1142)에는 스위칭 소자(1141)를 통하여 HIGH 레벨의 전원 전위 VDD가 공급되어 있다. 또한, 메모리셀군(1143)이 갖는 각 메모리셀(1142)에는 신호 IN의 전위와, LOW 레벨의 전원 전위 VSS의 전위가 공급되어 있다.
도 18b에서는 스위칭 소자(1141)로서, 산화물 반도체를 채널 형성 영역에 갖는 트랜지스터를 사용하고, 상기 트랜지스터는 그 게이트 전극에 안가되는 신호 SigA에 의해 스위칭이 제어된다.
또한, 도 18b에서는 스위칭 소자(1141)가 트랜지스터를 하나만 갖는 구성을 도시하였지만, 특별히 한정되지 않고, 트랜지스터를 복수 가지고 있어도 좋다. 스위칭 소자(1141)가 스위칭 소자로서 기능하는 트랜지스터를 복수 갖는 경우에는, 상기 복수의 트랜지스터는 병렬로 접속되어 있어도 좋고, 직렬로 접속되어 있어도 좋고, 직렬과 병렬이 조합되어 접속되어 있어도 좋다.
또한, 도 18b에서는 스위칭 소자(1141)에 의해 메모리셀군(1143)이 갖는 각 메모리셀(1142)에 대한 HIGH 레벨의 전원 전위 VDD의 공급이 제어되어 있지만, 스위칭 소자(1141)에 의해, LOW 레벨의 전원 전위 VSS의 공급이 제어되어 있어도 좋다.
또한, 도 18c에는 메모리셀군(1143)이 갖는 각 메모리셀(1142)에 스위칭 소자(1141)를 통하여 LOW 레벨의 전원 전위 VSS가 공급되어 있는, 기억 장치의 일례를 도시하였다. 스위칭 소자(1141)에 의해, 메모리셀군(1143)이 갖는 각 메모리셀(1142)에 대한 LOW 레벨의 전원 전위 VSS의 공급을 제어할 수 있다.
메모리셀군과, 전원 전위 VDD 또는 전원 전위 VSS가 공급되어 있는 노드 사이에 스위칭 소자를 설치하고, 일시적으로 CPU의 동작을 정지하여 전원 전압의 공급을 정지한 경우에도 데이터를 유지할 수 있으며, 소비 전력을 저감할 수 있다. 구체적으로는 예를 들어, 퍼스널 컴퓨터의 사용자가 키보드 등의 입력 장치에 대한 정보 입력을 정지하는 동안이라도 CPU의 동작을 정지할 수 있고, 이것에 따라 소비 전력을 저감할 수 있다.
여기서는 CPU를 예로 들어 설명하였지만, DSP(Digital Signal Processor), 커스텀 LSI, FPGA(Field Programmable Gate Array) 등의 LSI에도 응용할 수 있다.
본 실시형태는 상술한 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 13)
실시형태 1 내지 실시형태 8에서 예시한 트랜지스터를 사용한 표시 장치의 일 형태를 도 19a 및 도 19b에 도시하였다.
도 19a는 트랜지스터(750) 및 액정 소자(713)를 제 1 기판(701)과 제 2 기판(706) 사이에 씰재(705)에 의해 밀봉한 패널의 상면도이며, 도 19b는 도 19a의 일점 쇄선 M-N 부분의 단면도에 상당한다.
제 1 기판(701)에 형성된 화소부(702)를 둘러싸도록 씰재(705)가 형성되고, 화소부(702) 위에 제 2 기판(706)이 형성되어 있다. 따라서, 화소부(702)는 제 1 기판(701)과 씰재(705)(sealant)와 제 2 기판(706)에 의해 액정층(708)과 함께 밀봉되어 있다.
또한, 제 1 기판(701) 위의 씰재(705)에 의해 둘러싸인 영역과 다른 영역에 입력 단자(720)를 갖고, FPC(Flexible printed circuit)(718a), FPC(718b)가 접속되어 있다. FPC(718a)는 별도 다른 기판에 제작된 신호선 구동 회로(703)와 전기적으로 접속되고, FPC(718b)는 별도 다른 기판에 제작된 주사선 구동 회로(704)와 전기적으로 접속되어 있다. 화소부(702)에 인가되는 각종 신호 및 전위는 FPC(718a) 및 FPC(718b)를 통하여, 신호선 구동 회로(703) 및 주사선 구동 회로(704)로부터 공급된다.
또한, 별도 다른 기판에 제작된 구동 회로의 접속 방법은 특별히 한정되는 것이 아니라, COG(Chip On Glass) 방법, 와이어 본딩 방법, TCP(Tape Carrier Package) 방법, 또는 TAB(Tape Automated Bonding) 방법 등을 이용할 수 있다.
표시 장치에 설치되는 표시 소자로서는 액정 소자(액정 표시 소자라고도 함)를 사용할 수 있다. 또한, 전자 잉크 등 전기적 작용에 의해 콘트라스트가 변화하는 표시 매체도 적용할 수 있다.
도 19a 및 도 19b에 도시한 표시 장치는 전극(715) 및 배선(716)을 가지고 있으며, 전극(715) 및 배선(716)은 FPC(718a)가 갖는 단자와 이방성 도전막(719)을 통하여 전기적으로 접속되어 있다.
전극(715)은 제 1 전극(730)과 같은 도전막으로 형성되고, 배선(716)은 트랜지스터(750)의 소스 전극 및 드레인 전극과 같은 도전막으로 형성되어 있다.
또한, 화소부(702)에 형성된 트랜지스터(750)는 표시 소자와 전기적으로 접속되며 표시 패널을 구성한다. 표시 소자는 표시만 할 수 있다면 특별히 한정되지 않고, 다양한 표시 소자를 사용할 수 있다.
액정 표시 장치에 형성되는 유지 용량의 크기는 화소부에 배치되는 트랜지스터의 누설 전류 등을 고려하여 소정의 기간 동안 전하를 유지할 수 있도록 설정된다. 트랜지스터(750)로서 실시형태 1 내지 실시형태 8에서 제시한 바와 같은 산화물 반도체막을 사용한 트랜지스터를 사용함으로써, 각 화소에서의 액정 용량의 1/3 이하, 바람직하게는 1/5 이하의 용량의 크기를 갖는 유지 용량을 제공하면 충분하다.
본 실시형태에서 사용하는 산화물 반도체막을 사용한 트랜지스터는 열처리함으로써 수소 농도를 저감할 수 있다. 그러므로, 오프 상태시의 전류값(오프 전류값)을 낮게 할 수 있다. 따라서, 화상 신호 등의 전기 신호의 유지 시간을 길게 할 수 있고, 전원 온(on) 상태에서는 기록 간격도 길게 설정할 수 있다. 그러므로, 리프레쉬 동작의 빈도를 삭감할 수 있기 때문에, 소비 전력을 억제하는 효과가 있다. 또한, 산화물 반도체막을 사용한 트랜지스터는 유지 용량을 설치하지 않아도, 액정 소자에 인가된 전위를 유지할 수 있다.
또한, 실시형태 1 내지 실시형태 8에서 제시한 바와 같은 산화물 반도체막을 사용한 트랜지스터는 비교적 높은 전계 효과 이동도를 얻을 수 있기 때문에, 고속으로 구동할 수 있다. 따라서, 액정 표시 장치의 화소부에 상기 트랜지스터를 사용함으로써, 고화질의 화상을 제공할 수 있다. 또한, 상기 트랜지스터는 동일 기판 위에 구동 회로부 또는 화소부에 별개로 제작할 수도 있기 때문에, 액정 표시 장치의 부품 점수를 삭감할 수 있다.
도 19a 및 도 19b에서는 표시 소자로서 액정 소자를 사용한 표시 장치의 형태를 도시하였다. 도 19a 및 도 19b에서, 표시 소자인 액정 소자(713)는 제 1 전극(730), 제 2 전극(731), 및 액정층(708)을 포함한다. 또한, 액정층(708)을 협지하도록 배향막으로서 기능하는 절연막(732), 절연막(733)이 형성되어 있다. 제 2 전극(731)은 제 2 기판(706) 측에 설치되고, 제 1 전극(730)과 제 2 전극(731)은 액정층(708)을 개재하여 적층된 구성이 되어 있다.
또한, 스페이서(735)는 제 2 기판(706) 위에 절연막으로 형성된 기둥 형상의 스페이서이며, 액정층(708)의 막 두께(셀 갭)를 제어하기 위해서 설치되어 있다. 또한, 구 형상의 스페이서를 사용하여도 좋다.
표시 소자로서 액정 소자를 사용하는 경우, 액정층(708)에 서모트로픽(thermotropic) 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 이들 액정 재료는 조건에 따라 콜레스테릭(cholesteric)상, 스맥틱(smectic)상, 큐빅(cubic)상, 키랄 네마틱(chiral nematic)상, 등방상 등을 나타낸다.
또한, 액정층(708)에 배향막을 사용하지 않는 블루상을 나타내는 액정을 사용하여도 좋다. 블루상은 액정상의 하나이며, 콜레스테릭 액정을 계속해서 승온하면, 콜레스테릭상으로부터 등방상으로 전이하기 직전에 발현되는 상이다. 블루상은 좁은 온도 범위에서만 발현되기 때문에, 온도 범위를 개선하기 위해서 키랄제를 혼합시킨 액정 조성물을 사용하여 액정층에 사용한다. 블루상을 나타내는 액정과 키랄제를 포함한 액정 조성물은 응답 속도가 1미리초(ms) 이하로 짧고, 광학적 등방성이기 때문에, 배향 처리가 불필요하고 시야각 의존성이 작다. 또한, 배향막을 설치하지 않아도 되므로 러빙 처리도 불필요하게 되기 때문에, 러빙 처리로 인한 정전 파괴를 방지할 수 있어서, 제작 공정시의 액정 표시 장치의 불량이나 파손을 경감할 수 있다. 따라서, 액정 표시 장치의 생산성을 향상시킬 수 있다.
또한, 액정 재료의 고유 저항률은 1×109Ω·cm 이상이고, 바람직하게는 1×1011Ω·cm 이상이고, 더 바람직하게는 1×1012Ω·cm 이상이다. 또한, 본 명세서에서의 고유 저항률 값은 20℃에서 측정한 값으로 한다.
본 실시형태에서 제시하는 액정 표시 장치에는 TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드, 수직 배향(VA) 모드, MVA(Multi-Domain Vertical Alignment) 모드, ASV(Advanced Super-View) 모드, PVA(Patterned Vertical Alignment) 모드, TBA(Transverse Bend Alignment) 등의 동작 모드 등을 적절히 이용할 수 있다.
또한, 액정 표시 장치에 있어서, 블랙 매트릭스(차광층), 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판) 등은 적절히 설치한다. 예를 들어, 편광 기판 및 위상차 기판에 의한 원 편광을 사용하여도 좋다. 또한, 광원으로서 백라이트, 사이드 라이트 등을 사용하여도 좋다.
또한, 백라이트로서 복수의 발광 다이오드(LED)를 사용하여 시간 분할 표시 방식(필드 시퀀셜 구동 방식)을 실시할 수도 있다. 필드 시퀀셜 구동 방식을 적용함으로써, 컬러 필터를 사용하지 않고 컬러 표시를 실시할 수 있다.
또한, 화소부에서의 표시 방식은 프로그레시브 방식이나 인터레이스 방식 등을 이용할 수 있다. 또한, 컬러 표시할 때, 화소에서 제어되는 색 요소는 RGB(R는 적색, G는 녹색, B는 청색을 나타냄)의 3색에 한정되지 않는다. 예를 들어, RGBW(W는 백색을 나타냄), 또는 RGB에 옐로우, 시안, 마젠타 등을 한 색 이상 추가한 것이 있다. 또한, 색 요소의 도트마다 그 표시 영역의 크기가 상이하여도 좋다. 다만, 본 발명은 컬러 표시의 액정 표시 장치에 한정되는 것이 아니라, 모노크롬 표시의 액정 표시 장치에 적용할 수도 있다.
여기서, 액정 표시 장치의 대표적인 구동 방법에 대해서, 몇가지 액정 동작 모드를 예로 들어 설명하기로 한다. 액정 표시 장치의 액정의 구동 방법으로서는, 기판에 수직으로 전압을 인가하는 종전계 방식, 기판에 평행하게 전압을 인가하는 횡전계 방식이 있다.
우선, 도 20a 및 도 20b에 TN 모드의 액정 표시 장치의 화소 구성을 설명하는 단면 모식도를 도시하였다.
서로 대향하도록 배치된 제 1 기판(3101) 및 제 2 기판(3102)에 표시 소자를 갖는 층(3100)이 협지되어 있다. 또한, 제 1 기판(3101) 측에 제 1 편광판(3103)이 형성되고, 제 2 기판(3102) 측에 제 2 편광판(3104)이 형성되어 있다. 제 1 편광판(3103)의 흡수축과, 제 2 편광판(3104)의 흡수축은 크로스 니콜(cross-Nicol) 상태로 배치되어 있다.
또한, 도시하지 않았지만, 백라이트 등은 제 2 편광판(3104)의 외측에 배치된다. 제 1 기판(3101) 및 제 2 기판(3102) 위에는 각각 제 1 전극(3108), 제 2 전극(3109)이 형성되어 있다. 그리고, 백라이트와 반대측, 즉 시인(viewing)측의 전극인 제 1 전극(3108)은 투광성을 갖도록 형성한다.
이러한 구성을 갖는 액정 표시 장치에서, 노멀리 화이트 모드의 경우, 제 1 전극(3108)과 제 2 전극(3109) 사이에 전압이 인가되면(종전계 방식이라고 부름), 도 20a에 도시한 바와 같이, 액정 분자(3105)는 세로로 배열된 상태가 된다. 그러면, 백라이트로부터 발광된 광은 제 1 편광판(3103)을 투과할 수 없어서 흑색 표시가 된다.
또한, 도 20b에 도시한 바와 같이, 제 1 전극(3108) 및 제 2 전극(3109) 사이에 전압이 인가되지 않을 때는 액정 분자(3105)는 가로로 배열되고 평면 내에서 꼬인 상태가 된다. 이로써, 백라이트로부터 발광된 광은 제 1 편광판(3103)을 투과할 수 있어서 백색 표시가 된다. 또한, 제 1 전극(3108)과 제 2 전극(3109) 사이에 인가하는 전압을 조절함으로써, 계조를 표현할 수 있다. 이와 같이 하여 소정의 영상을 표시할 수 있다.
또한, TN 모드에 사용되는 액정 재료는 공지의 재료를 사용하면 좋다.
다음에, 도 20c 및 도 20d에 VA 모드의 액정 표시 장치의 화소 구성을 설명하기 위한 단면 모식도를 도시하였다. VA 모드는 무전계 상태일 때 액정 분자(3105)가 기판에 수직으로 배향된 모드이다.
도 20a 및 도 20b와 마찬가지로, 제 1 기판(3101), 제 2 기판(3102) 위에는 각각 제 1 전극(3108), 제 2 전극(3109)이 형성되어 있다. 백라이트와 반대측, 즉 시인측의 전극인 제 1 전극(3108)은 투광성을 갖도록 형성된다. 제 1 기판(3101) 측에는 제 1 편광판(3103)이 형성되고, 제 2 기판(3102) 측에 제 2 편광판(3104)이 형성되어 있다. 또한, 제 1 편광판(3103)의 흡수축과, 제 2 편광판(3104)의 흡수축은 크로스 니콜 상태로 배치되어 있다.
이러한 구성을 갖는 액정 표시 장치에서, 제 1 전극(3108)과 제 2 전극(3109) 사이에 전압이 인가되면(종전계 방식), 도 20c에 도시한 바와 같이, 액정 분자(3105)가 가로로 배열된 상태가 된다. 그러면, 백라이트로부터 발광된 광은 제 1 편광판(3103)을 투과할 수 있어서 백색 표시가 된다.
또한, 도 20d에 도시한 바와 같이, 제 1 전극(3108) 및 제 2 전극(3109) 사이에 전압이 인가되지 않을 때는 액정 분자(3105)는 세로로 배열된 상태가 된다. 이로써, 제 2 편광판(3104)으로 편광된 백라이트로부터 발광된 광은 액정 분자(3105)의 복굴절의 영향을 받지 않으면서 셀을 투과한다. 그러므로, 백라이트로부터 발광된 편광된 광은 제 1 편광판(3103)을 투과할 수 없어 흑색 표시가 된다. 또한, 제 1 전극(3108)과 제 2 전극(3109) 사이에 인가하는 전압을 조절함으로써, 계조를 표현할 수 있다. 이와 같이 하여 소정의 영상을 표시할 수 있다.
다음에, 도 20e 및 도 20f에 MVA 모드의 액정 표시 장치의 화소 구성을 설명하기 위한 단면 모식도를 도시하였다. MVA 모드는 하나의 화소를 복수로 분할하고, 각각의 부분의 배향 방향을 상이하게 하여, 시야각 의존성을 서로 보상시키는 방법이다. 도 20e에 도시한 바와 같이, MVA 모드에서는 제 1 전극(3108) 및 제 2 전극(3109) 위에 배향 제어용으로서, 단면이 삼각형인 돌기물(3158, 3159)이 형성되어 있다. 또한, 다른 구성은 VA 모드와 마찬가지이다.
제 1 전극(3108)과 제 2 전극(3109) 사이에 전압이 인가되면(종전계 방식), 도 20e에 도시한 바와 같이 액정 분자(3105)는 돌기물(3158, 3159)의 면에 대해 액정 분자(3105)의 장축이 대략 수직이 되도록 배향된다. 그러면, 백라이트로부터 발광된 광은 제 1 편광판(3103)을 투과할 수 있어서 백색 표시가 된다.
또한, 도 20f에 도시한 바와 같이, 제 1 전극(3108) 및 제 2 전극(3109) 사이에 전압이 인가되지 않을 때는 액정 분자(3105)는 세로로 배열된 상태가 된다. 이로써, 백라이트로부터 발광된 광은 제 1 편광판(3103)을 투과할 수 없어서 흑색 표시가 된다. 또한, 제 1 전극(3108)과 제 2 전극(3109) 사이에 인가하는 전압을 조절함으로써, 계조를 표현할 수 있다. 이와 같이 하여 소정의 영상을 표시할 수 있다.
MVA 모드의 다른 예를 나타낸 상면도 및 단면도를 도 23a 및 도 23b에 도시하였다. 도 23a에서 제 2 전극은 "<"처럼 굴곡된 패턴으로 형성되어 있으며, 제 2 전극(3109a, 3109b, 3109c)이다. 도 23b에서 도시한 바와 같이, 제 2 전극(3109a, 3109b, 3109c) 위에 배향막인 절연층(3162)이 형성되어 있다. 제 1 전극(3108) 위에는 돌기물(3158)이 제 2 전극(3109b)과 중첩되도록 형성되어 있다. 제 1 전극(3108) 및 돌기물(3158) 위에 배향막인 절연층(3163)이 형성되어 있다.
다음에, 도 21a 및 도 21b에 OCB 모드의 액정 표시 장치의 화소 구성을 설명하기 위한 단면 모식도를 도시하였다. OCB 모드는 액정층 내에서 액정 분자(3105)가 시야각 의존성을 보상하도록 배향되고, 이것을 벤드 배향(bend alignment)이라고 부른다.
도 20a 내지 도 20f와 마찬가지로, 제 1 기판(3101) 및 제 2 기판(3102) 위에는 각각 제 1 전극(3108), 제 2 전극(3109)이 형성되어 있다. 백라이트와 반대측, 즉 시인측의 전극인 제 1 전극(3108)은 투광성을 갖도록 형성된다. 제 1 기판(3101) 측에는 제 1 편광판(3103)이 형성되고, 제 2 기판(3102) 측에 제 2 편광판(3104)이 형성되어 있다. 또한, 제 1 편광판(3103)의 흡수축과 제 2 편광판(3104)의 흡수축은 크로스 니콜 상태로 배치되어 있다.
이러한 구성을 갖는 액정 표시 장치에 있어서, 제 1 전극(3108) 및 제 2 전극(3109)에 일정한 전압이 인가되면(종전계 방식), 도 21a에 도시한 바와 같이, 흑색 표시가 된다. 이때, 액정 분자(3105)는 세로로 배열된 상태가 된다. 그러면, 백라이트로부터 발광된 광은 제 1 편광판(3103)을 투과할 수 없어서 흑색 표시가 된다.
또한, 도 21b에 도시한 바와 같이, 제 1 전극(3108) 및 제 2 전극(3109) 사이에 일정한 전압이 인가되면 액정 분자(3105)는 벤드 배향 상태가 된다. 이로써, 백라이트로부터 발광된 광은 제 1 편광판(3103)을 투과할 수 있어서 백색 표시가 된다. 또한, 제 1 전극(3108)과 제 2 전극(3109) 사이에 인가하는 전압을 조절함으로써, 계조를 표현할 수 있다. 이와 같이 하여 소정의 영상을 표시할 수 있다.
이러한 OCB 모드에서는 액정층 내에서 액정 분자(3105)의 배열에 의해 시야각 의존성을 보상할 수 있다.
다음에, 도 21c 및 도 21d에 FLC 모드 및 AFLC 모드의 액정 표시 장치의 화소 구성을 설명하기 위한 단면 모식도를 도시하였다.
도 20a 내지 도 20f와 마찬가지로, 제 1 기판(3101) 및 제 2 기판(3102) 위에는 각각 제 1 전극(3108), 제 2 전극(3109)이 형성되어 있다. 백라이트와 반대측, 즉 시인측의 전극인 제 1 전극(3108)은 투광성을 갖도록 형성된다. 그리고, 제 1 기판(3101) 측에는 제 1 편광판(3103)이 형성되고, 제 2 기판(3102) 측에 제 2 편광판(3104)이 형성되어 있다. 또한, 제 1 편광판(3103)의 흡수축과, 제 2 편광판(3104)의 흡수축은 크로스 니콜 상태로 배치되어 있다.
이러한 구성을 갖는 액정 표시 장치에서, 제 1 전극(3108) 및 제 2 전극(3109)에 전압이 인가되면(종전계 방식이라고 부름), 액정 분자(3105)는 러빙 방향과 어긋난 방향으로 가로로 배열된 상태가 된다. 이로써, 백라이트로부터 발광된 광은 제 1 편광판(3103)을 투과할 수 있어서 백색 표시가 된다.
또한, 도 21d에 도시한 바와 같이, 제 1 전극(3108) 및 제 2 전극(3109) 사이에 전압이 인가되지 않을 때는 액정 분자(3105)는 러빙 방향을 따라 가로로 배열된 상태가 된다. 그러면, 백라이트로부터 발광된 광은 제 1 편광판(3103)을 투과할 수 없어서 흑색 표시가 된다. 또한, 제 1 전극(3108)과 제 2 전극(3109) 사이에 인가하는 전압을 조절함으로써, 계조를 표현할 수 있다. 이와 같이 하여 소정의 영상을 표시할 수 있다.
또한, FLC 모드 및 AFLC 모드에 사용되는 액정 재료는 공지의 재료를 사용하면 좋다.
다음에, 도 22a 및 도 22b에 IPS 모드의 액정 표시 장치의 화소 구성을 설명하기 위한 단면 모식도를 도시하였다. IPS 모드는 액정 분자(3105)를 기판에 대해 항상 평면 내에서 회전시키는 모드이며, 전극은 한쪽 기판측에만 형성된 횡전계 방식을 채용한다.
IPS 모드는 한쪽 기판에 형성된 한 쌍의 전극에 의해 액정을 제어하는 것을 특징으로 한다. 그러므로, 제 2 기판(3102) 위에 한 쌍의 전극(3150, 3151)이 형성되어 있다. 한 쌍의 전극(3150, 3151)은 각각 투광성을 가지면 좋다. 제 1 기판(3101) 측에는 제 1 편광판(3103)이 형성되고, 제 2 기판(3102) 측에 제 2 편광판(3104)이 형성되어 있다. 또한, 제 1 편광판(3103)의 흡수축과 제 2 편광판(3104)의 흡수축은 크로스 니콜 상태로 배치되어 있다.
이러한 구성을 갖는 액정 표시 장치에서, 한 쌍의 전극(3150, 3151)에 전압이 인가되면, 도 22a에 도시한 바와 같이 액정 분자(3105)는 러빙 방향과 어긋난 전기력선을 따라 배향된다. 그러면, 백라이트로부터 발광된 광은 제 1 편광판(3103)을 투과할 수 있어서 백색 표시가 된다.
또한, 도 22b에 도시한 바와 같이, 한 쌍의 전극(3150, 3151) 사이에 전압이 인가되지 않을 때, 액정 분자(3105)는 러빙 방향을 따라 가로로 배열된 상태가 된다. 그러면, 백라이트로부터 발광된 광은 제 1 편광판(3103)을 투과할 수 없어서 흑색 표시가 된다. 또한, 한 쌍의 전극(3150, 3151) 사이에 인가하는 전압을 조절함으로써, 계조를 표현할 수 있다. 이와 같이 하여 소정의 영상을 표시할 수 있다.
IPS 모드에서 사용할 수 있는 한 쌍의 전극(3150, 3151)의 예를 도 24a 내지 도 24c에 도시하였다. 도 24a 내지 도 24c의 상면도에 도시한 바와 같이, 한 쌍의 전극(3150, 3151)이 교대로 형성되고, 도 24a에는 전극(3150a, 3151a)은 굴곡을 갖는 파도 형상이며, 도 24b에서는 전극(3150b, 3151b)은 빗살 형상으로 일부가 겹친 형상이며, 도 24c에서는 전극(3150c, 3151c)은 빗살 형상으로 전극들이 맞물린 형상이다.
다음에, 도 22c 및 도 22d에 FFS 모드의 액정 표시 장치의 화소 구성을 설명하는 단면 모식도를 도시하였다. FFS 모드는 IPS 모드와 같은 횡전계 방식이지만, 도 22c 및 도 22d에 도시한 바와 같이 전극(3150) 위에 절연막을 개재하여 전극(3151)이 형성된 구조이다.
한 쌍의 전극(3150, 3151)은 각각 투광성을 가지면 좋다. 그리고, 제 1 기판(3101) 측에는 제 1 편광판(3103)이 형성되고, 제 2 기판(3102) 측에 제 2 편광판(3104)이 형성되어 있다. 또한, 제 1 편광판(3103)의 흡수축과 제 2 편광판(3104)의 흡수축은 크로스 니콜 상태로 배치되어 있다.
이러한 구성을 갖는 액정 표시 장치에서, 한 쌍의 전극(3150, 3151)에 전압이 인가되면, 도 22c에 도시한 바와 같이 액정 분자(3105)는 러빙 방향과 어긋난 전기력선을 따라 배향된다. 그러면, 백라이트로부터 발광되는 광은 제 1 편광판(3103)을 투과할 수 있어서 백색 표시가 된다.
또한, 도 22d에 도시한 바와 같이 한 쌍의 전극(3150, 3151) 사이에 전압이 인가되지 않을 때는 액정 분자(3105)는 러빙 방향을 따라 가로로 배열된 상태가 된다. 이로써, 백라이트로부터 발광된 광은 제 1 편광판(3103)을 투과할 수 없어 흑색 표시가 된다. 또한, 한 쌍의 전극(3150, 3151) 사이에 인가하는 전압을 조절함으로써, 계조를 표현할 수 있다. 이와 같이 하여 소정의 영상을 표시할 수 있다.
FFS 모드에서 사용할 수 있는 한 쌍의 전극(3150, 3151)의 예를 도 25a 내지 도 25c에 도시하였다. 도 25a 내지 도 25c의 상면도에 도시한 바와 같이, 전극(3150) 위에 다양한 패턴으로 형성된 전극(3151)이 형성되어 있고, 도 25a에는 전극(3150a) 위의 전극(3151a)은 굴곡된 "<" 형상이며, 도 25b에서는 전극(3150b) 위의 전극(3151b)은 빗살 형상으로 전극들이 맞물린 형상이며, 도 25c에서는 전극(3150c) 위의 전극(3151c)은 빗살 형상이다.
또한, IPS 모드 및 FFS 모드에 사용되는 액정 재료는 공지의 재료를 사용하면 좋다. 또는, 블루상을 나타내는 액정을 사용하여도 좋다.
또한, 도 19a 및 도 19b에서 제 1 기판(701) 및 제 2 기판(706)으로서 실시형태 1에서 제시한 기판(101)을 적절히 사용할 수 있다. 또는, 제 1 기판(701) 및 제 2 기판(706)으로서 가요성을 갖는 기판도 사용할 수 있고, 예를 들어 투광성을 갖는 플라스틱 기판 등을 사용할 수 있다. 플라스틱으로서는, FRP(Fiberglass-Reinforced Plastics)판, PVF(polyvinyl fluoride) 필름, 폴리에스테르 필름 또는 아크릴 수지 필름을 사용할 수 있다. 또한, PVF 필름이나 폴리에스테르 필름이 알루미늄호일을 끼운 구조의 시트를 사용할 수도 있다.
액정 표시 장치는 광원 또는 표시 소자로부터 발광된 광을 투과시켜 표시한다. 따라서 광이 투과되는 화소부에 형성되는 기판, 절연막, 도전막 등의 박막은 모두 가시광의 파장 영역의 광에 대해서 투광성으로 한다.
표시 소자에 전압을 인가하는 제 1 전극 및 제 2 전극(화소 전극, 공통 전극, 대향 전극 등이라고도 함)에서는, 추출되는 광의 방향, 전극이 제공되는 장소, 및 전극의 패턴 구조에 따라 투광성, 반사성을 선택하면 좋다.
제 1 전극(730), 제 2 전극(731)은 산화텅스텐을 함유한 인듐산화물, 산화텅스텐을 함유한 인듐아연 산화물, 산화티타늄을 함유한 인듐 산화물, 산화티타늄을 함유한 인듐주석 산화물, 인듐주석 산화물(ITO라고도 함), 인듐아연 산화물, 산화실리콘이 첨가된 인듐주석 산화물 등의 투광성을 갖는 도전성 재료를 사용할 수 있다. 또한, 한장 또는 10장의 그라핀(graphene) 시트로 이루어진 재료를 사용하여도 좋다.
또한, 제 1 전극(730) 및 제 2 전극(731)으로서 도전성 고분자(도전성 폴리머라고도 함)를 함유한 도전성 조성물을 사용하여 형성할 수 있다. 도전성 고분자로서는 소위 π전자 공액계 도전성 고분자를 사용할 수 있다. 예를 들어, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 또는 아닐린, 피롤, 및 티오펜의 2종 이상의 공중합체 또는 그 유도체 등을 들 수 있다.
또한, 반사형 액정 표시 장치의 경우, 제 1 전극(730) 및 제 2 전극(731) 중 하나는 텅스텐(W), 몰리브덴(Mo), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오븀(Nb), 탄탈(Ta), 크롬(Cr), 코발트(Co), 니켈(Ni), 티타늄(Ti), 백금(Pt), 알루미늄(Al), 구리(Cu), 은(Ag) 등의 금속, 또는 그 합금, 또는 그 질화물 중 하나, 또는 복수 종류를 사용하여 형성할 수 있다.
또한, 트랜지스터는 정전기 등으로 파괴되기 쉽기 때문에, 보호 회로를 설치하는 것이 바람직하다. 보호 회로는 비선형 소자를 사용하여 구성하는 것이 바람직하다. 여기서, 본 실시형태의 표시 장치에 사용할 수 있는 보호 회로의 일 형태에 대해서, 도 26a 및 도 26b를 사용하여 설명하기로 한다.
보호 회로(997)는 n형 트랜지스터(970a) 및 n형 트랜지스터(970b)로 구성되어 있고, 각각 다이오드와 같은 특성을 나타내도록 게이트 단자가 드레인 단자와 접속되어 있다. 또한, 트랜지스터(970a) 및 트랜지스터(970b)로서 실시형태 1 내지 실시형태 8에서 설명한 트랜지스터를 적절히 사용하여도 좋다.
트랜지스터(970a)의 제 1 단자(게이트)와 제 3 단자(드레인)는 제 1 배선(945)에 접속되고, 제 2 단자(소스)는 제 2 배선(960)에 접속되어 있다. 또한, 트랜지스터(970b)의 제 1 단자(게이트)와 제 3 단자(드레인)는 제 2 배선(960)에 접속되고, 제 2 단자(소스)는 제 1 배선(945)에 접속되어 있다. 즉, 도 26a에 도시한 보호 회로는 2개의 트랜지스터 각각이 서로 반대 쪽의 정류 방향을 가지며, 제 1 배선(945) 및 제 2 배선(960)이 접속된 구성을 구비한다. 바꿔 말하면, 정류 방향이 제 1 배선(945)으로부터 제 2 배선(960)으로 향하는 트랜지스터와, 정류 방향이 제 2 배선(960)으로부터 제 1 배선(945)으로 향하는 트랜지스터를 제 1 배선(945)과 제 2 배선(960) 사이에 갖는 구성이다.
상기 보호 회로는 제 2 배선(960)이 정전기 등으로 인해 양 또는 음으로 대전된 경우에, 그 전하를 상쇄하는 방향으로 전류가 흐른다. 예를 들어, 제 2 배선(960)이 양으로 대전된 경우에는 전류는 그 양전하를 제 1 배선(945)으로 방출하는 방향으로 흐른다. 이러한 동작에 의해, 대전된 제 2 배선(960)에 접속된 회로나 소자의 정전 파괴 또는 오동작을 방지할 수 있다. 또한, 대전된 제 2 배선(960)과 다른 배선이 절연층을 개재하여 교차하는 구성에서, 상기 절연층이 절연 파괴되는 현상을 방지할 수 있다.
또한, 보호 회로는 상기 구성에 한정되지 않는다. 예를 들어, 정류 방향이 제 1 배선(945)으로부터 제 2 배선(960)으로 향하는 복수의 트랜지스터와, 정류 방향이 제 2 배선(960)으로부터 제 1 배선(945)으로 향하는 복수의 트랜지스터를 갖는 구성이라도 좋다. 또한, 홀수개의 트랜지스터를 사용하여 보호 회로를 구성할 수도 있다.
도 26a에 예시한 보호 회로는 다양한 용도에 적용할 수 있다. 예를 들어, 제 1 배선(945)을 표시 장치의 공통 배선으로 하고, 제 2 배선(960)을 복수의 신호선 중 하나로 하고, 그들 사이에 상기 보호 회로를 적용할 수 있다. 보호 회로가 형성된 신호선에 접속된 화소 트랜지스터는 배선의 대전에 기인한 정전 파괴나 임계값 전압의 이동 등의 불량으로부터 보호된다.
또한, 상기 보호 회로는 액정 표시 장치의 다른 회로에도 적용할 수 있는 것은 물론이고, 다른 실시형태에서 제시하는 반도체 장치에도 적절히 사용할 수 있다.
다음에, 기판 위에 보호 회로(997)를 구성하는 형태를 설명하기로 한다. 보호 회로(997)의 상면도의 일례를 도 26b에 도시하였다. 여기서는 실시형태 1에서 제시한 트랜지스터를 사용하여 설명한다. 또한, 도면의 복잡화를 피하기 위해서 트랜지스터의 구성 요소의 일부(예를 들어, 보호막, 게이트 절연막, 절연막 등)를 생략하였다.
트랜지스터(970a)는 게이트 전극(911a)을 갖고, 게이트 전극(911a)은 제 1 배선(945)과 접속되어 있다. 트랜지스터(970a)의 소스 전극은 제 2 배선(960)과 접속되고, 드레인 전극은 제 1 전극(915a)을 통하여 제 1 배선(945)과 접속되어 있다. 또한, 트랜지스터(970a)는 소스 전극과 드레인 전극 사이에 게이트 전극(911a)과 중첩된 반도체층(913)을 구비한다.
트랜지스터(970b)는 게이트 전극(911b)을 갖고, 게이트 전극(911b)은 콘택트 홀(925b)을 통하여 제 2 배선(960)과 접속되어 있다. 트랜지스터(970b)의 드레인 전극은 제 2 배선(960)과 접속되고, 소스 전극은 제 1 전극(915a)과 콘택트 홀(925a)을 통하여 제 1 배선(945)과 접속되어 있다. 또한, 트랜지스터(970b)는 소스 전극과 드레인 전극 사이에 게이트 전극(911b)과 중첩된 반도체층(914)을 구비한다.
상술한 바와 같이 실시형태 1 내지 실시형태 8에서 예시한 트랜지스터를 보호 회로의 트랜지스터에 적용함으로써, 신뢰성이 높은 액정 표시 장치를 제공할 수 있다. 또한, 실시형태 1 내지 실시형태 8에 예시한 트랜지스터는 상술한 표시 기능을 갖는 반도체 장치뿐만 아니라 대상물의 정보를 판독하는 이미지 센서 기능을 갖는 반도체 장치 등 다양한 기능을 갖는 반도체 장치에 적용할 수 있다.
또한, 본 실시형태에서는 표시 소자로서 액정 소자를 사용한 액정 표시 장치를 표시 장치의 일 형태로서 설명하였지만, 이것에 한정되지 않는다. 예를 들어, 표시 소자로서 발광 소자를 사용함으로써, 표시 장치의 일 형태로서 발광 표시 장치로 할 수 있다. 또한, 표시 소자로서 전기 영동 소자를 사용함으로써, 표시 장치의 일 형태로서 전기 영동 표시 장치로 할 수 있다.
본 실시형태는 다른 실시형태와 자유로이 조합할 수 있다.
101: 기판
102: 산화절연막
103: 산화물 반도체막
104: 산화물 반도체막
105: 산화물 반도체막
106: 산화절연막
107: 보호막
109: 전극
111: 게이트 절연막
113: 게이트 전극
115: 영역
117: 영역
119: 산화물 반도체 영역
120: 산화물 반도체막
121: 산화물 반도체 영역
123: 산화물 반도체 영역
125: 절연막
131: 산화물 반도체막
141: 개구부
143: 개구부
145: 절연막
147: 도전막
150: 보호막
151: 게이트 전극
153: 절연막
155: 배선
161: 전극
163: 산화물 반도체막
165: 보호막
167: 전극
169: 게이트 절연막
171: 게이트 전극
173: 절연막
175: 산화물 반도체 영역
177: 영역
179: 영역
181: 산화물 반도체 영역
183: 산화물 반도체 영역
191: 산화절연막
192: 산화물 반도체막
193: 산화물 반도체막
195: 보호막
197: 산화물 반도체막
205: 산화물 반도체막
206: 산화절연막
207: 보호막
209: 전극
211: 게이트 절연막
213: 게이트 전극
215: 영역
217: 영역
219: 산화물 반도체 영역
220: 산화물 반도체막
221: 산화물 반도체 영역
223: 산화물 반도체 영역
225: 절연막
701: 기판
702: 화소부
703: 신호선 구동 회로
704: 주사선 구동 회로
705: 씰재
706: 기판
708: 액정층
713: 액정 소자
715: 전극
716: 배선
718a: FPC
718b: FPC
719: 이방성 도전막
720: 입력 단자
730: 전극
731: 전극
732: 절연막
733: 절연막
735: 스페이서
750: 트랜지스터
911a: 게이트 저극
911b: 게이트 저극
913: 반도체층
914: 반도체층
915a: 저극
925a: 콘택트 홀
925b: 콘택트 홀
945: 배선
960: 배선
970a: 트랜지스터
970b: 트랜지스터
997: 보호 회로
1100: 메모리셀
1110: 메모리셀 어레이
1111: 구동 회로
1112: 회로
1113: 구동 회로
1120: 메모리셀 어레이
1130: 메모리셀
1131: 트랜지스터
1132: 용량 소자
1140: 메모리셀 어레이
1141: 스위칭 소자
1142: 메모리셀
1143: 메모리셀군
1150: 메모리셀
1151: 트랜지스터
1152: 트랜지스터
1153: 트랜지스터
1154: 트랜지스터
1155: 트랜지스터
1156: 트랜지스터
1160: 트랜지스터
1161: 트랜지스터
1162: 트랜지스터
1163: 트랜지스터
1164: 트랜지스터
1170: 메모리셀
1171: 트랜지스터
1172: 트랜지스터
1173: 용량 소자
1180: 메모리셀
1181: 트랜지스터
1182: 트랜지스터
1183: 용량 소자
1189: ROM 인터페이스
1190: 기판
1191: ALU
1192: ALU 컨트롤러
1193: 인스트럭션 디코더
1194: 인터럽트 컨트롤러
1195: 타이밍 컨트롤러
1196: 레지스터
1197: 레지스터 컨트롤러
1198: 버스 인터페이스
1199: ROM
3101: 기판
3102: 기판
3103: 편광판
3104: 편광판
3105: 액정 분자
3108: 전극
3109: 전극
3109a: 전극
3109b: 전극
3109c: 전극
3150: 전극
3150a: 전극
3150b: 전극
3150c: 전극
3151: 전극
3151a: 전극
3151b: 전극
3151c: 전극
3158: 돌기물
3162: 절연층

Claims (37)

  1. 기판 위에 제 1 산화절연막을 형성하는 단계와;
    상기 제 1 산화절연막 위에 산화물 반도체막을 형성하는 단계와;
    상기 산화물 반도체막을 열처리하는 단계와;
    상기 산화물 반도체막의 측면 및 상면을 포함하는 단부를 갖도록 상기 산화물 반도체막을 선택적으로 에칭하는 단계와;
    상기 산화물 반도체막 위에 제 2 산화절연막을 형성하는 단계와;
    상기 제 2 산화절연막을 선택적으로 에칭하여, 상기 산화물 반도체막의 단부를 덮는 보호막을 형성하는 단계와;
    상기 보호막 및 상기 산화물 반도체막과 직접 접촉하는 한 쌍의 배선을 형성하는 단계와;
    상기 산화물 반도체막의 상면과 직접 접촉하는 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 위에 상기 산화물 반도체막과 중첩되는 게이트 전극을 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  2. 제1항에 있어서,
    상기 게이트 전극과 중첩되는 제 1 산화물 반도체 영역, 상기 제 1 산화물 반도체 영역을 사이에 끼운 한 쌍의 제 2 산화물 반도체 영역, 및 상기 한 쌍의 배선과 중첩되고 상기 한 쌍의 제 2 산화물 반도체 영역을 사이에 끼운 한 쌍의 제 3 산화물 반도체 영역이 형성되도록 상기 게이트 전극을 형성한 후에 상기 산화물 반도체막에 도펀트를 첨가하는 단계를 더 포함하는, 반도체 장치의 제작 방법.
  3. 제2항에 있어서,
    상기 한 쌍의 제 2 산화물 반도체 영역은 상기 도펀트를 함유한 영역이고,
    상기 도펀트는 질소, 인, 비소, 수소, 헬륨, 네온, 아르곤, 크립톤, 및 크세논 중 적어도 하나인, 반도체 장치의 제작 방법.
  4. 제1항에 있어서,
    가열됨으로써 산소의 일부가 탈리되는 산화절연막이 상기 제 1 산화절연막 및 상기 제 2 산화절연막으로서 형성되는, 반도체 장치의 제작 방법.
  5. 제1항에 있어서,
    화학양론비를 초과하는 비율로 산소를 함유한 산화절연막이 상기 제 1 산화절연막 및 상기 제 2 산화절연막으로서 형성되는, 반도체 장치의 제작 방법.
  6. 제1항에 있어서,
    상기 열처리는 150℃ 이상 상기 기판의 변형점 미만의 온도로 실시되는, 반도체 장치의 제작 방법.
  7. 제1항에 있어서,
    상기 산화물 반도체막은 In, Ga, Sn, 및 Zn 중에서 선택된 적어도 하나의 원소를 포함하는, 반도체 장치의 제작 방법.
  8. 제1항에 있어서,
    상기 열처리는 상기 산화물 반도체막으로부터 수소가 탈리되고 상기 제 1 산화절연막에 함유된 산소가 상기 산화물 반도체막으로 확산되는 온도로 실시되는, 반도체 장치의 제작 방법.
  9. 제1항에 있어서,
    상기 열처리는 상기 산화물 반도체막으로부터 수소가 탈리되고 상기 제 1 산화절연막 및 상기 제 2 산화절연막에 함유된 산소가 상기 산화물 반도체막으로 확산되는 온도로 실시되는, 반도체 장치의 제작 방법.
  10. 기판 위에 제 1 산화절연막을 형성하는 단계와;
    상기 제 1 산화절연막 위에 산화물 반도체막을 형성하는 단계와;
    상기 산화물 반도체막을 열처리하는 단계와;
    단부를 갖도록 상기 산화물 반도체막을 선택적으로 에칭하는 단계와;
    상기 산화물 반도체막 위에 제 2 산화절연막을 형성하는 단계와;
    상기 제 2 산화절연막을 선택적으로 에칭하여, 상기 산화물 반도체막의 측면 및 상면을 포함하는 단부를 덮는 보호막을 형성하는 단계와;
    상기 보호막 및 상기 산화물 반도체막과 직접 접촉하는 한 쌍의 배선을 형성하는 단계와;
    상기 산화물 반도체막의 상면과 직접 접촉하는 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 위에 상기 산화물 반도체막과 중첩되는 게이트 전극을 형성하는 단계를 포함하고,
    상기 산화물 반도체막을 선택적으로 에칭하는 단계는 열처리하는 단계 후에 실시되는, 반도체 장치의 제작 방법.
  11. 제10항에 있어서,
    상기 게이트 전극과 중첩되는 제 1 산화물 반도체 영역, 상기 제 1 산화물 반도체 영역을 사이에 끼운 한 쌍의 제 2 산화물 반도체 영역, 및 상기 한 쌍의 배선과 중첩되고 상기 한 쌍의 제 2 산화물 반도체 영역을 사이에 끼운 한 쌍의 제 3 산화물 반도체 영역이 형성되도록 상기 게이트 전극을 형성한 후에 상기 산화물 반도체막에 도펀트를 첨가하는 단계를 더 포함하는, 반도체 장치의 제작 방법.
  12. 제11항에 있어서,
    상기 한 쌍의 제 2 산화물 반도체 영역은 상기 도펀트를 함유한 영역이고,
    상기 도펀트는 질소, 인, 비소, 수소, 헬륨, 네온, 아르곤, 크립톤, 및 크세논 중 적어도 하나인, 반도체 장치의 제작 방법.
  13. 제10항에 있어서,
    가열됨으로써 산소의 일부가 탈리되는 산화절연막이 상기 제 1 산화절연막 및 상기 제 2 산화절연막으로서 형성되는, 반도체 장치의 제작 방법.
  14. 제10항에 있어서,
    화학양론비를 초과하는 비율로 산소를 함유한 산화절연막이 상기 제 1 산화절연막 및 상기 제 2 산화절연막으로서 형성되는, 반도체 장치의 제작 방법.
  15. 제10항에 있어서,
    상기 열처리는 150℃ 이상 상기 기판의 변형점 미만의 온도로 실시되는, 반도체 장치의 제작 방법.
  16. 제10항에 있어서,
    상기 산화물 반도체막은 In, Ga, Sn, 및 Zn 중에서 선택된 적어도 하나의 원소를 포함하는, 반도체 장치의 제작 방법.
  17. 제10항에 있어서,
    상기 열처리는 상기 산화물 반도체막으로부터 수소가 탈리되고 상기 제 1 산화절연막에 함유된 산소가 상기 산화물 반도체막으로 확산되는 온도로 실시되는, 반도체 장치의 제작 방법.
  18. 제10항에 있어서,
    상기 보호막을 형성하기 전에, 상기 제 2 산화절연막을 선택적으로 에칭하여, 한 쌍의 개구부를 갖는 제 3 산화절연막을 형성하는 단계를 더 포함하고,
    상기 한 쌍의 배선은 상기 한 쌍의 개구부를 갖는 상기 제 3 산화절연막과 상기 산화물 반도체막에 직접 접촉하도록 형성되는, 반도체 장치의 제작 방법.
  19. 기판 위에 제 1 산화절연막을 형성하는 단계와;
    상기 제 1 산화절연막 위에 산화물 반도체막을 형성하는 단계와;
    상기 산화물 반도체막을 열처리하는 단계와;
    단부를 갖도록 상기 산화물 반도체막을 선택적으로 에칭하는 단계와;상기 산화물 반도체막 위에 제 2 산화절연막을 형성하는 단계와;
    상기 제 2 산화절연막을 선택적으로 에칭하여, 상기 산화물 반도체막의 측면 및 상면을 포함하는 단부를 덮는 보호막을 형성하는 단계와;
    상기 보호막 및 상기 산화물 반도체막과 직접 접촉하는 한 쌍의 배선을 형성하는 단계와;
    상기 산화물 반도체막의 상면과 직접 접촉하는 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 위에 상기 산화물 반도체막과 중첩되는 게이트 전극을 형성하는 단계를 포함하고,
    열처리하는 단계가 상기 산화물 반도체막을 선택적으로 에칭하는 단계 후에 실시되는, 반도체 장치의 제작 방법.
  20. 제19항에 있어서,
    상기 게이트 전극과 중첩되는 제 1 산화물 반도체 영역, 상기 제 1 산화물 반도체 영역을 사이에 끼운 한 쌍의 제 2 산화물 반도체 영역, 및 상기 한 쌍의 배선과 중첩되고 상기 한 쌍의 제 2 산화물 반도체 영역을 사이에 끼운 한 쌍의 제 3 산화물 반도체 영역이 형성되도록 상기 게이트 전극을 형성한 후에 상기 산화물 반도체막에 도펀트를 첨가하는 단계를 더 포함하는, 반도체 장치의 제작 방법.
  21. 제20항에 있어서,
    상기 한 쌍의 제 2 산화물 반도체 영역은 상기 도펀트를 함유한 영역이고,
    상기 도펀트는 질소, 인, 비소, 수소, 헬륨, 네온, 아르곤, 크립톤, 및 크세논 중 적어도 하나인, 반도체 장치의 제작 방법.
  22. 제19항에 있어서,
    가열됨으로써 산소의 일부가 탈리되는 산화절연막이 상기 제 1 산화절연막 및 상기 제 2 산화절연막으로서 형성되는, 반도체 장치의 제작 방법.
  23. 제19항에 있어서,
    화학양론비를 초과하는 비율로 산소를 함유한 산화절연막이 상기 제 1 산화절연막 및 상기 제 2 산화절연막으로서 형성되는, 반도체 장치의 제작 방법.
  24. 제19항에 있어서,
    상기 열처리는 150℃ 이상 상기 기판의 변형점 미만의 온도로 실시되는, 반도체 장치의 제작 방법.
  25. 제19항에 있어서,
    상기 산화물 반도체막은 In, Ga, Sn, 및 Zn 중에서 선택된 적어도 하나의 원소를 포함하는, 반도체 장치의 제작 방법.
  26. 제19항에 있어서,
    상기 열처리는 상기 산화물 반도체막으로부터 수소가 탈리되고 상기 제 1 산화절연막 및 상기 제 2 산화절연막에 함유된 산소가 상기 산화물 반도체막으로 확산되는 온도로 실시되는, 반도체 장치의 제작 방법.
  27. 제19항에 있어서,
    상기 보호막을 형성하기 전에, 상기 제 2 산화절연막을 선택적으로 에칭하여, 한 쌍의 개구부를 갖는 제 3 산화절연막을 형성하는 단계를 더 포함하고,
    상기 한 쌍의 배선은 상기 한 쌍의 개구부를 갖는 상기 제 3 산화절연막과 상기 산화물 반도체막에 직접 접촉하도록 형성되는, 반도체 장치의 제작 방법.
  28. 산화절연막 위의 산화물 반도체막과;
    상기 산화물 반도체막의 측면 및 상면을 포함하는 단부를 덮는 보호막과;
    상기 보호막 및 상기 산화물 반도체막과 직접 접촉하는 한 쌍의 배선과;
    상기 산화물 반도체막의 상면과 직접 접촉하는 게이트 절연막과;
    상기 게이트 절연막을 개재하여 상기 산화물 반도체막과 중첩되는 게이트 전극을 포함하는, 반도체 장치.
  29. 제28항에 있어서,
    상기 산화물 반도체막은 c축으로 배향된(c-axis-aligned) 결정 영역을 포함한 비단결정막인, 반도체 장치.
  30. 제28항에 있어서,
    상기 산화물 반도체막은 상기 게이트 전극과 중첩되는 제 1 산화물 반도체 영역, 상기 제 1 산화물 반도체 영역을 사이에 끼운 한 쌍의 제 2 산화물 반도체 영역, 및 상기 한 쌍의 배선과 중첩되고 상기 한 쌍의 제 2 산화물 반도체 영역을 사이에 끼운 한 쌍의 제 3 산화물 반도체 영역을 포함하는, 반도체 장치.
  31. 제30항에 있어서,
    상기 제 1 산화물 반도체 영역은 채널 영역이고,
    상기 한 쌍의 제 2 산화물 반도체 영역은 전계 완화 영역이고,
    상기 한 쌍의 제 3 산화물 반도체 영역은 소스 및 드레인 영역인, 반도체 장치.
  32. 제30항에 있어서,
    상기 제 2 산화물 반도체 영역은 질소, 인, 및 비소 중에서 선택된 적어도 하나의 원소를 5×1018 atoms/cm3 이상 1×1022 atoms/cm3 이하의 농도로 포함하는, 반도체 장치.
  33. 제30항에 있어서,
    상기 제 2 산화물 반도체 영역은 수소, 헬륨, 네온, 아르곤, 크립톤, 및 크세논 중에서 선택된 적어도 하나의 도펀트를 5×1018 atoms/cm3 이상 1×1022 atoms/cm3 이하의 농도로 포함하는, 반도체 장치.
  34. 제28항에 있어서,
    상기 산화물 반도체막은 In, Ga, Sn, 및 Zn 중에서 선택된 적어도 하나의 원소를 포함하는, 반도체 장치.
  35. 제28항에 있어서,
    상기 산화절연막은 가열됨으로써 산소의 일부가 탈리되는 산화절연막인, 반도체 장치.
  36. 제28항에 있어서,
    상기 산화절연막은 화학양론비를 초과하는 비율로 산소를 함유한 산화절연막인, 반도체 장치.
  37. 제28항에 있어서,
    상기 한 쌍의 배선 중 하나는 상기 산화물 반도체막의 저면과 직접 접촉하고, 상기 한 쌍의 배선 중 다른 하나는 상기 산화물 반도체막의 상면과 직접 접촉하는, 반도체 장치.
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