CN104714871A

CN104714871A - 基于fpga的可编程并口时序测试电路

Info

Publication number: CN104714871A
Application number: CN201310684623.0A
Authority: CN
Inventors: 王永流; 叶宏伟
Original assignee: Shanghai Huahong Integrated Circuit Co Ltd
Current assignee: Shanghai Huahong Integrated Circuit Co Ltd
Priority date: 2013-12-13
Filing date: 2013-12-13
Publication date: 2015-06-17
Anticipated expiration: 2033-12-13
Also published as: CN104714871B

Abstract

本发明公开了一种基于FPGA的可编程并口时序测试电路，包括：一MCU接口电路，用于完成上位机MCU与FPGA片上逻辑电路的接口通信；一寄存器阵列模块，用于存储要产生的各个时序参数值以及MCU的读写命令字；一读写共用并口时序逻辑产生模块，用于根据读写共用时序标准和所述寄存器阵列模块中配置的时序参数，按MCU的读写操作命令产生对应的并口读写时序；一读写分离并口时序逻辑产生模块，用于根据读写共用时序标准和所述寄存器阵列模块中配置的时序参数，按MCU的读写操作命令产生对应的并口读写时序。本发明可以实现对待测试芯片的不同时序情况的拉偏测试。

Description

基于FPGA的可编程并口时序测试电路

技术领域

本发明涉及一种基于FPGA（Field Programmable Gate Array现场可编程逻辑门阵列）的可编程并口时序测试电路。

背景技术

随着半导体技术的发展，芯片上市时间的压力及产品盈利周期的缩短，对芯片流片前后测试覆盖率及测试效率都提出了更高的要求。读卡机芯片随着物联网技术的发展，越来越多的应用在各个领域，其接口端操作频率也随着应用领域的不同而有所差异；对于速度要求较高的场合，芯片的极限时序决定了其功能的完整性，为了满足特定客户的需求，在芯片出货前必须对其MCU（微控制单元）接口端进行时序范围拉偏测试，以保证其时序性能与规范（spec）相符合。而目前的测试手段中通过MCU模拟接口端的时序信号，由于实现的测试时序精度受MCU执行指令周期限制，很难达到极限时序所要求的最小时间单位10ns的需求。

发明内容

本发明要解决的技术问题是提供一种基于FPGA的可编程并口时序测试电路，可以实现对待测试芯片的不同时序情况的拉偏测试。

为解决上述技术问题，本发明的基于FPGA的可编程并口时序测试电路，包括：

一MCU接口电路，用于完成上位机MCU与FPGA片上逻辑电路的接口通信；

一寄存器阵列模块，与所述MCU接口电路相连接，用于存储要产生的各个时序参数值以及MCU的读写命令字；

一读写共用并口时序逻辑产生模块，与所述MCU接口电路相连接，用于根据读写共用时序标准和所述寄存器阵列模块中配置的时序参数，按MCU的读写操作命令产生对应的并口读写时序；

一读写分离并口时序逻辑产生模块，与所述MCU接口电路相连接，用于根据读写共用时序标准和所述寄存器阵列模块中配置的时序参数，按MCU的读写操作命令产生对应的并口读写时序；

FPGA片外待测芯片分别与所述读写共用并口时序逻辑产生模块和读写分离并口时序逻辑产生模块相连接。

本发明利用FPGA容易实现高速电路的优势，基于Xilinx（赛灵思）的spartan6（斯巴达6）系列器件设计了一个可编程并口测试逻辑电路，通过对所述寄存器阵列模块的时间参数配置，使FPGA内部倍频电路产生可编程的MCU并口时序拉偏测试信号，实现对待测试芯片口电路的不同时序的拉偏测试，满足了该测试需求。

本发明针对测试读卡器系列芯片的并口逻辑，采用可编程的方式，对待测试的芯片并行接口电路的时序逻辑进行极限时序快速测试，并且支持多字节突发方式测试，提高了芯片考核和流片前验证的时序测试覆盖范围和极限测试效率。

本发明可以扩展为其他相关并口产品的时序测试。

附图说明

下面结合附图与具体实施方式对本发明作进一步详细的说明：

图1是基于FPGA的可编程并口时序测试电路结构框图；

图2是MCU与FPGA接口管脚定义图；

图3是MCU写时序波形图；

图4是MCU读时序波形图；

图5是中断时序波形图；

图6是读写分离并口时序（SepRW）波形图；

图7是读写共用并口时序（ComRW）波形图；

图8是基于FPGA的可编程并口时序测试电路测试环境示意图；

图9是FPGA片上逻辑结构图；

图10是各核心控制信号产生原理图。

具体实施方式

如图1所示，所述基于FPGA的可编程并口时序测试电路在下面的实施例中，包括：

一MCU接口电路MCU_IF，用于完成上位机MCU与FPGA片上逻辑电路的接口通信。

一寄存器阵列模块Reg，与所述MCU接口电路相连接，用于存储要产生的各个时序参数值以及MCU的读写命令字，将待测时序参数和命令字等存储在对应的寄存器中。

一读写共用并口时序逻辑产生模块ComRW_IF，与所述MCU接口电路相连接，用于根据读写共用时序标准和所述寄存器阵列模块中配置的时序参数，按MCU的读写操作命令产生对应的并口读写时序。即根据当前的命令字和时序参数，产生相应的并口读写时序。

一读写分离并口时序逻辑产生模块SepRW_IF，与所述MCU接口电路相连接，用于根据读写分离时序标准和所述寄存器阵列模块中配置的时序参数，按MCU的读写操作命令产生对应的并口读写时序，FPGA片外待测芯片与该模块相连接。即根据当前的命令字和时序参数，产生相应的并口读写时序。

FPGA片外待测芯片（以下简称“待测芯片”）分别与所述读写共用并口时序逻辑产生模块和读写分离并口时序逻辑产生模块相连接。

所述MCU接口电路MCU_IF，定义了MCU与FPGA的接口管脚，接口时序，以及MCU与FPGA测试逻辑的通信指令。

如图2所示，MCU写FPGA之间的接口管脚定义如下：

FPGA的FD0～FD7，FALE，FREAD，FSTART，FINT，FWRITE引脚与待测芯片连接，实现FPGA对待测芯片的读写功能。其中，引脚FD0-FD7为8位数据接口端，引脚FALE为地址锁存信号端，引脚FREAD为读信号端，引脚FWRITE为写信号端，引脚FSTART端为启动待测试芯片操作信号端，引脚FINT为待测试芯片操作完成中断信号端,引脚FRST为FPGA的RST（复位）信号端，低电平有效，MCU上电时对FPGA进行RST。

读操作，MCU将待测试芯片的寄存器地址，待读出的字节数，“读命令”分别写入FPGA的寄存器中，MCU在FPGA的FSTART引脚给出一个正脉冲启动读操作。FPGA完成读操作后通过FINT引脚产生中断通知MCU，MCU从FPGA的寄存器中读出待测试芯片寄存器的内容。

写操作，MCU将待测试芯片的寄存器的地址、数据、待写入的字节数、和“写命令”分别写入FPGA的寄存器中，MCU在FPGA的FSTART引脚给出一个正脉冲启动写操作。FPGA完成写操作后通过FINT引脚产生中断通知MCU。

MCU写FPGA寄存器的通信时序图如图3所示，FPGA在地址锁存信号FALE的上升沿锁存地址，在写信号FWRITE的上升沿锁存数据。

MCU读FPGA寄存器的通信时序图如图4所示，FPGA在地址锁存信号FALE的上升沿锁存地址，在读信号FREAD上升沿后将数据输出到数据总线上，在读信号FREAD下降沿后释放数据总线。

MCU端控制FPGA读写待测试芯片的时序如图5所示，FPGA在启动待测试芯片操作信号FSTART上升沿后将待测试芯片操作完成中断信号FINT拉高，执行寄存器中所指定的与待测试芯片的操作，操作完成后拉低待测试芯片操作完成中断信号FINT，产生中断。

MCU与FPGA测试逻辑的通信指令定义如下，FPGA可接收的命令：

0代表FPGA按待测芯片的I/O上电顺序或者其他时序要求初始化待测芯片，根据不同芯片的规范产生不同的时序；在该命令完成后，芯片处于正常工作状态，为后续测试做好准备。由于芯片的初始化要求不同，此指令作为预留指令，具体时序暂不讨论也不在本发明所要求的权利范围内。

1代表FPGA按FBusMode(总线模式)所指定的时序重复读取待测试芯片的寄存器。

2代表FPGA按FBusMode所指定的时序重复写入待测试芯片的寄存器。

3代表FPGA按FBusMode所指定的时序连续读取待测试芯片的寄存器。

4代表FPGA按FBusMode所指定的时序连续写入待测试芯片的寄存器。

所述寄存器阵列模块Reg，用系统时钟数出1个或者多个理想副载波周期之后(一个理想副载波周期等于16个系统时钟)，锁定边界，因此基准信号产生电路的内部带一个计数器数副载波边沿检测电路给出的两个上升沿有效脉冲之间的系统时钟的个数。其中，读写共用时序寄存器参数如表1所示。读写分离时序寄存器参数如表2所示。

名称	含义	最小	最大	单位	FPGA寄存器
						tLHLL	AS脉冲宽度	20		ns	FILHLL
tAVLL	复用的地址总线有效到AS低电平(地址建立时间)	15		ns	FIAVLL
						tLLAX	AS低电平后到复用地址总线失效时间(地址保持时间)	8		ns	FILLAX
tLLSL	AS低电平到NDS低电平	15		ns	FILLSL
						tCLSL	NCS低电平到NDS低电平	0		ns	FICLSL
tSHCH	NDS高电平到NCS高电平	0		ns	FISHCH
						tSLDVR	NDS低电平到DATA有效(读周期)		65	ns	FISLDVR
tSHDZ	NDS高电平到DATA高阻态(读周期)		20	ns	FISHDZ
						tSLDVW	NDS低电平到DATA有效(写周期)		35	ns	FISLDVW
tSHDX	NDS高电平后数据保持时间(写周期，保持时间)	8		ns	FISHDX
						tSHRX	NDS高电平后R／NW保持时间	8		ns	FISHRX
tSLSH	NDS脉冲宽度	65		ns	FISLSH
						tAVSL	分离的地址总线有效到NDS低电平时间(保持时间)	30		ns	FIAVSL
tSHAX	NDS高电平后分离的地址总线有效(建立时间)	8		ns	FISHAX
						tSHSL	读写之间的间隔周期	150		ns	FISHSL
tRVSL	R/NW有效到NDS低电平	8		ns	FIRVSL

表1

表1中，NDS表示数据锁存信号，低电平有效；NCS表示片选有效信号，低电平有效；AS表示地址锁存信号，高电平有效；DATA表示8位数据信号；R／NW表示读写模式选择信号，1为读，0为写。

名称	含义	最小	最大	单位	FPGA寄存器
						tLHLL	ALE脉冲宽度	20		ns	FOLHLL
tAVLL	复用的地址总线有效到ALE低电平(地址建立时间)	15		ns	FOAVLL
						tLLAX	ALE低电平后到复用地址总线失效时间(地址保持时间)	8		ns	FOLLAX
tLLWL	ALE低电平到NWR、NRD低电平时间	15		ns	FOLLWL
						tCLWL	NCS低电平到NRD、NWR低电平时间	0		ns	FOCLWL
tWHCH	NRD，NWR高电平到NCS高电平	0		ns	FOWHCH
						tRLDV	NRD低电平到DATA有效		65	ns	FORLDV
tRHDZ	NRD高电平到DATA高阻态		20	ns	FORHDZ
						tWLDV	NWR低电平到DATA有效		35	ns	FOWLDV
tWHDX	NWR高电平后DATA保持时间(DATA保持时间)	8		ns	FOWHDX
						tWLWH	NRD，NWR脉冲宽度	65		ns	FOWLWH
tAVWL	分离的地址总线有效到NRD，NWR低电平(建立时间)	30		ns	FOAVWL
						tWHAX	NWR高电平后到分离的地址总线有效(保持时间)	8		ns	FOWHAX
tWHWL	read／write之间的时间间隔	150		ns	FOWHWL

表2

表2中ALE表示地址锁存脉冲，高电平有效；NWR表示写脉冲，低电平有效；NRD表示读脉冲，低电平有效；read表示读操作，write表示写操作。

所述读写共用并口时序逻辑产生模块ComRW_IF和读写分离并口时序逻辑产生模块SepRW_IF，可以根据共用时序寄存器和分离时序寄存器的参数配置和读写命令，产生符合并口时序逻辑的读写信号，从数据寄存器读取数据写入外部待测试芯片相应地址，或者从外部待测试芯片的相应地址按照共用时序寄存器和分离时序寄存器的参数读取数据写入内部数据寄存器。

图6和图7分别为待测试芯片的读写分离并口时序SepRW和待测试芯片的读写共用并口时序ComRW，分别由所述读写分离并口时序逻辑产生模块SepRW_IF和读写共用并口时序逻辑产生模块ComRW_IF产生。分为2个步骤，第1步是用ale（地址锁存信号）锁存地址；第2步是根据读写信号写入或者读出数据。图上所示的参数含义对应于表1和表2中FPGA寄存器对应的数值的最小单位，如输入晶振时钟osc_clk=50MHZ，PLL（锁相环）配置成2倍频，即100MHZ系统时钟，则当AS（地址锁存信号它与ale的区别是所处的总线模式不一样）脉冲宽度寄存器FILHLL设置为4时，产生的实际AS宽度为4x10ns=40ns。

图6、7中D0…D7表示8位数据信号；A0…A2表示地址信号。图6、7中的复用地址是不需要地址锁存信号的，而独立地址模式在进行读写时第一步先锁存地址，第二步进行读写操作。

为产生可配置的针对图6和7的并口时序逻辑，在FPGA片上实现设计逻辑并连入整个测试环境的示意图如图8所示。首先将外接晶振时钟Osc_clk用FPGA内部PLL倍频，倍频后的时钟的周期为表1和2中所列时序参数的最小时间单位tLLAX，倍频后的时钟输入至所述基于FPGA的可编程并口时序测试电路中的寄存器阵列模块Reg。MCU是上位机，用于配置寄存器阵列模块Reg中的时序参数。

FPGA的片上逻辑结构参见图9，FPGA的MCU接口模块负责将来自上位机MCU的读写操作写入其内部的寄存器阵列模块Reg，与寄存器阵列模块Reg相连的控制信号产生模块由一个操作计数器和各个信号产生逻辑模块组成。这些信号产生逻辑模块包括：读写产生模块，地址产生模块，数据产生模块，片选信号产生模块。

操作计数器，从所述寄存器阵列模块Reg加载一次操作的周期参数cycle。周期参数cycle的值表示一次操作周期中消耗的时钟个数，如配置成20则表示在20个时钟内完成一次读或者写的操作。

读写产生模块，根据输入的操作命令cmd，在操作计数器的控制下，用于产生写脉冲信号NWR。

地址产生模块，根据输入的操作地址Addr，在操作计数器的控制下，用于产生地址锁存脉冲信号ALE。

数据产生模块，根据输入的操作数据Data，在操作计数器的控制下，用于产生8位数据信号D0…D7，该8位数据信号也可表示成D[7：0]。

片选信号产生模块，在操作计数器的控制下，用于产生片选有效信号NCS。

地址锁存信号产生模块，在操作计数器的控制下，用于产生地址锁存信号AS。

结合图10所示，控制信号产生过程如下：

首先操作计数器Op_cnt从寄存器阵列模块Reg中加载一次操作的周期参数cycle，图10中所示的周期参数cycle=15,即操作计数器Op_cnt一次操作的周期参数初始值为15。

操作计数器Op_cnt加载完周期参数初始值之后，等待计数器的自减开始信号，该自减开始信号来自寄存器阵列模块Reg中的cmd（命令）寄存器，当MCU写或者读操作码有效时，计数器的自减开始信号有效，此时操作计数器Op_cnt从15开始做自减操作。

操作计数器Op_cnt的计数时钟为经过FPGA的PLL倍频之后的系统时钟。

在操作计数器启动之后，读写信号产生模块，地址产生模块，数据产生模块，片选信号产生模块，地址锁存信号产生模块等核心逻辑模块开始启动，根据寄存器阵列模块Reg寄存的时序参数，在操作计数器Op_cnt计数的不同阶段，按照并口的读写共用时序标准和读写分离时序标准，顺序产生相关控制信号。图10中的FOLLSL，即为表1中的FILLSL。

以图10所示例的时序参数配置为例，由于并口逻辑先产生地址锁存脉冲信号ALE，因此ALE产生逻辑在操作计数器Op_cnt的初始值减去寄存器阵列模块Reg中FPGA寄存器FILHLL寄存的时序参数，即AS脉冲宽度tLHLL（FILHLL=2）的时间范围内为高，之后拉低；以ALE的变低时间为基准，根据其他时序参数产生相应的时序控制信号，每次操作计数器计数为0之后，如果地址不等于最后操作地址，则重新加载周期参数cycle，继续读写操作，如果地址等于最后的操作地址，停止加载。

本发明中并口逻辑设计包括读写分离和读写共用并口测试逻辑，二者的主要区别在于对于读写分离并口逻辑，读写控制信号的产生是分别用NWR（写信号）和NRD（读信号）来标识的，即每次有效的写需要NWR拉低，而读需要NRD拉低，所以测试逻辑中对此模式下的nwr_gen（写信号产生）和nrd_gen（读信号产生）逻辑是对应于写和读逻辑。而读写共用并口模式下的测试逻辑，只产生了nds_gen（数据锁存信号产生）逻辑，而从寄存器阵列模块Reg里的命令寄存器中的读写命令中直接解析了RW（读写模式）信息，在每次操作中由寄存器阵列模块Reg的读写命令直接驱动RW（即表1中的“R/NW”）信号。

以上通过具体实施方式对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims

1.一种基于FPGA的可编程并口时序测试电路，其特征在于，包括：

2.如权利要求1所述的测试电路，其特征在于，MCU写FPGA之间的接口管脚定义如下：

FPGA的FD0～FD7，FALE，FREAD，FSTART，FINT，FWRITE引脚与待测芯片连接，实现FPGA对待测芯片的读写功能；其中，引脚FD0-FD7为8位数据接口端，引脚FALE为地址锁存信号端，引脚FREAD为读信号端，引脚FWRITE为写信号端，引脚FSTART端为启动待测试芯片操作信号端，引脚FINT为待测试芯片操作完成中断信号端，引脚FRST为FPGA的复位RST信号端，复位RST信号低电平有效，MCU上电时对FPGA进行复位RST。

3.如权利要求2所述的测试电路，其特征在于：

读操作时，MCU将待测试芯片的寄存器地址，待读出的字节数，“读命令”分别写入FPGA的寄存器中，MCU在FPGA的FSTART引脚给出一个正脉冲启动读操作；FPGA完成读操作后通过FINT引脚产生中断通知MCU，MCU从FPGA的寄存器中读出待测试芯片寄存器的内容；

写操作时，MCU将待测试芯片的寄存器的地址、数据、待写入的字节数、和“写命令”分别写入FPGA的寄存器中，MCU在FPGA的FSTART引脚给出一个正脉冲启动写操作；FPGA完成写操作后通过FINT引脚产生中断通知MCU。

4.如权利要求1或2所述的测试电路，其特征在于：

MCU写FPGA寄存器时，FPGA在地址锁存信号FALE的上升沿锁存地址，在写信号FWRITE的上升沿锁存数据；

MCU读FPGA寄存器时，FPGA在地址锁存信号FALE的上升沿锁存地址，在读信号FREAD上升沿后将数据输出到数据总线上，在读信号FREAD下降沿后释放数据总线。

5.如权利要求1或2所述的测试电路，其特征在于：MCU端控制FPGA读写待测试芯片时，FPGA在启动待测试芯片操作信号FSTART上升沿后将待测试芯片操作完成中断信号FINT置为高电平，执行寄存器中所指定的与待测试芯片的操作，操作完成后将待测试芯片操作完成中断信号FINT置为低电平，产生中断。

6.如权利要求1所述的测试电路，其特征在于，FPGA可接收的命令包括：

0代表FPGA按待测芯片的I/O上电顺序或者其他时序要求初始化待测芯片，根据不同芯片的规范产生不同的时序；在该命令完成后，待测芯片处于正常工作状态，为后续测试做好准备；

1代表FPGA按总线模式FBusMode所指定的时序重复读取待测试芯片的寄存器；

2代表FPGA按总线模式FBusMode所指定的时序重复写入待测试芯片的寄存器；

3代表FPGA按总线模式FBusMode所指定的时序连续读取待测试芯片的寄存器；

4代表FPGA按总线模式FBusMode所指定的时序连续写入待测试芯片的寄存器。

7.如权利要求1所述的测试电路，其特征在于：所述寄存器阵列模块，用系统时钟统计出1个或者多个理想副载波周期之后，锁定边界。

8.如权利要求1所述的测试电路，其特征在于：所述寄存器阵列模块中读写共用时序寄存器参数设置如下：

FPGA寄存器FILHLL，AS脉冲宽度tLHLL，最小20ns；

FPGA寄存器FIAVLL，复用的地址总线有效到AS低电平tAVLL，最小15ns；

FPGA寄存器FILLAX，AS低电平后到复用地址总线失效时间tLLAX，最小8ns；

FPGA寄存器FILLSL，AS低电平到NDS低电平tLLSL，最小15ns；

FPGA寄存器FICLSL，NCS低电平到NDS低电平tCLSL，最小0ns；

FPGA寄存器FISHCH，NDS高电平到NCS高电平tSHCH，最小0ns；

FPGA寄存器FISLDVR，NDS低电平到DATA有效tSLDVR，即读周期，最大65ns；

FPGA寄存器FISHDZ，NDS高电平到DATA高阻态tSHDZ，即读周期，最大20ns；

FPGA寄存器FISLDVW，NDS低电平到DATA有效tSLDVW，即写周期，最大35ns；

FPGA寄存器FISHDX，NDS高电平后数据保持时间tSHDX，即写周期，保持时间，最小8ns；

FPGA寄存器FISHRX，NDS高电平后R/NW保持时间tSHRX，最小8ns；

FPGA寄存器FISLSH，NDS脉冲宽度tSLSH，最小65ns；

FPGA寄存器FIVASL，分离的地址总线有效到NDS低电平时间tVASL，最小30ns；

FPGA寄存器FISHAX，NDS高电平后分离的地址总线有效tSHAX，最小8ns；

FPGA寄存器FISHSL，读写之间的间隔周期tSHSL，最小150ns；

FPGA寄存器FIRVSL，R/NW有效到NDS低电平tRVSL，最小8ns；

其中，NDS表示数据锁存信号，低电平有效；NCS表示片选有效信号，低电平有效；AS表示地址锁存信号，高电平有效；DATA表示8位数据信号；R/NW表示读写模式选择信号，1为读，0为写。

9.如权利要求8所述的测试电路，其特征在于，所述读写共用并口时序逻辑产生模块，根据读写共用时序寄存器的参数配置和读写命令，产生符合并口时序逻辑的读写信号，从数据寄存器读取数据写入外部待测试逻辑相应地址，或者从外部待测试芯片的相应地址按照时序寄存器的时序读取数据写入内部数据寄存器。

10.如权利要求1所述的测试电路，其特征在于：所述寄存器阵列模块中读写分离时序寄存器参数设置如下：

FPGA寄存器FOLHLL，ALE脉冲宽度tLHLL，最小20ns；

FPGA寄存器FOAVLL，复用的地址总线有效到ALE低电平tAVLL，最小15ns；

FPGA寄存器FOLLAX，ALE低电平后到复用地址总线失效时间tLLAX，最小8ns；

FPGA寄存器FOLLWL，ALE低电平到NVR，NRD低电平时间tLLWL，最小15ns；

FPGA寄存器FOCLWL，NCS低电平到NRD，NWR低电平时间tCLWL，最小0ns；

FPGA寄存器FOWHCH，NRD，NWR高电平到NCS高电平tWHCH，最小0ns；

FPGA寄存器FORLDV，NRD低电平到DATA有效tRLDV，最大65ns；

FPGA寄存器FORHDZ，NRD高电平到DATA高阻态tRHDZ，最大20ns；

FPGA寄存器FOWLDV，NWR低电平到DATA有效tWLDV，最大35ns；

FPGA寄存器FOWHDX，NWR高电平后DATA保持时间tWHDX，最小8ns；

FPGA寄存器FOWLWH，NRD，NWR脉冲宽度tWLWH；最小65ns；

FPGA寄存器FOAVWL，分离的地址总线有效到NRD，NWR低电平tVAWL，最小30ns；

FPGA寄存器FOWHAX，NWR高电平后到分离的地址总线有效tWHAX，最小8ns；

FPGA寄存器FOWHWL，read/write之间的时间间隔tWHWL，最小150ns；

其中，ALE表示地址锁存脉冲，高电平有效；NWR表示写脉冲，低电平有效；NRD表示读脉冲，低电平有效；read表示读操作，write表示写操作。

11.如权利要求10所述的测试电路，其特征在于：所述读写分离并口时序逻辑产生模块，根据读写分离时序寄存器的参数配置和读写命令，产生符合并口时序逻辑的读写信号，从数据寄存器读取数据写入外部待测试逻辑相应地址，或者从外部待测试芯片的相应地址按照时序寄存器的时序读取数据写入内部数据寄存器。

12.如权利要求9或11所述的测试电路，其特征在于：所述MCU接口模块将来自上位机MCU的读写操作写入所述寄存器阵列模块；控制信号产生模块中的操作计数器从所述寄存器阵列模块加载一次操作的周期参数；当MCU写或者读操作码有效时，自减开始信号有效，所述操作计数器从加载的周期参数开始做自减操作；所述操作计数器启动后，控制信号产生模块中的各控制信号产生逻辑模块在操作计数器计数的不同阶段，按照并口的读写共用时序标准和读写分离时序标准，顺序产生相关控制信号。

13.如权利要求12所述的测试电路，其特征在于：所述操作计数器每次计数为0之后，如果地址不等于最后操作地址，则重新加载周期参数，继续读写操作，如果地址等于最后的操作地址，则停止加载。