CN103268380A - 一种提高布图效率的模拟集成电路版图的设计方法 - Google Patents

Abstract

本发明涉及一种提高布图效率的模拟集成电路版图的设计方法，包括（1）全芯片的物理版图草图生成：引用电路设计的工艺库器件并利用电路顶层原理自动生成电路原理图中各个模块的版图及层次化的全芯片的物理版图草图；（2）全芯片布局设计：优化调整全芯片的物理版图草图中的各模块的版图的位置，并确定数据线及信号线的走向；优化调整各模块的版图中关键器件的位置；（3）全芯片的物理版图设计：完成各个模块的最终版图设计；完成各模块间信号线的连接以完成全芯片的信号线连接，获得全芯片的物理版图。本发明能够提高布图效率，保证在工艺、电路、版图设计过程器件的寄生参数的一致性，既简化了设计流程，又达到了提高电路性能的目的。

Description

一种提高布图效率的模拟集成电路版图的设计方法

技术领域

本发明涉及一种模拟集成电路版图的设计方法。

背景技术

模拟集成电路是指将晶体管、电阻和电容等器件组成的电路集成制造在硅片上来处理模拟信号的集成电路，一般以层次化的电路原理图的形式出现。当电路设计完成后，便可进行版图设计。版图设计是将设计好的原理图转化成具体的物理版图的过程。由于模拟集成电路包含的电路器件尺寸千差万别，模块单元结构千变万化，对器件、模块匹配对称等要求高，版图设计自动化非常困难，因此其版图设计一般采用全手工设计：先设计模块单元版图再进行拼接形成全芯片版图。申请号为02158183.5，名称为“模拟电路和射频电路的物理实现方法”的专利申请公开便是采用此种方法来设计的，该方法的缺点是：模块单元版图设计好之后才进行拼接，存在由于功能模块以及功能模块里的关键信号或关键器件等位置设计不合理，需要对设计好的模块版图反复修改以达到整体电路的性能要求，降低了布图效率，严重制约了整个集成电路产品的上市时间。

发明内容

本发明的目的是提供一种能够提高布图效率的模拟集成电路版图的设计方法。

为达到上述目的，本发明采用的技术方案是：

一种提高布图效率的模拟集成电路版图的设计方法，用于将由若干模块构成的电路原理图转化为具体的全芯片的物理版图，该设计方法包括

（1）全芯片的物理版图草图生成：引用电路设计所使用的工艺库器件并利用电路顶层原理自动生成所述的电路原理图中各个所述的模块的版图，并生成层次化的全芯片的物理版图草图，任一所述的模块的版图包括该所述的模块中所有器件的版图，所述的全芯片的物理版图草图包括各个所述的模块的版图及其位置；

（2）全芯片布局设计：优化调整所述的全芯片的物理版图草图中的各个所述的模块的版图的位置，并确定所述的模块的版图之间的数据线及关键信号线的走向；优化调整各个所述的模块的版图中关键器件的位置，统一考虑非关键器件的位置；完成各个所述的模块和全芯片的电源规划；

（3）全芯片的物理版图设计：完成各个所述的模块的最终版图设计；完成各个所述的模块间信号线的连接以完成全芯片的信号线连接；确定芯片的大小以及确定芯片的管脚的排列分布，获得所述的全芯片的物理版图。

优选的，所述的设计方法还包括

（4）物理验证：对所述的全芯片的物理版图完成几何设计规划检查和电路版图一致性检查。

优选的，在所述的物理验证后，在需要考虑互连线的寄生参数时，对所述的寄生参数进行提取和后仿。

优选的，采用寄生参数提取工具提取所述的寄生参数。

优选的，所述的设计方法还包括

（5）参数提取和后仿：加节点信号，设置提取的所述的寄生参数后生成原理图或网表，然后对其进行仿真；若通过所述的仿真，则所述的全芯片的物理版图满足电路指标；若未通过所述的仿真，则重复步骤（3）-（5）修改所述的全芯片的物理版图，直至通过所述的仿真。

由于上述技术方案运用，本发明与现有技术相比具有下列优点：本发明利用电路顶层原理图生成层次化的版图，它将版图师手工进行器件识别、器件调用的繁琐工作中解脱出来，将主要精力集中在整体的版图布局和模块间的布线设计上；另外在版图设计之初就大致知道了各模块的面积大小以及包含的所有器件，为版图布局设计提供直观性。与传统的设计方法相比，减少了需要对设计好的模块版图由于功能模块、模块里的电阻、电容及电源地等位置设计不合理而需要反复修改设计的现象，大大提高了布图效率；同时电路设计、电路前仿真、版图设计引用相同的工艺库器件，保证了在工艺、电路、版图设计过程器件的寄生参数的一致性，既简化了设计流程，又达到了提高电路性能的目的。

附图说明

附图1为本发明的一种提高布图效率的模拟集成电路版图的设计方法的流程图。

具体实施方式

下面结合附图所示的实施例对本发明作进一步描述。

实施例一：参见附图1所示。一种提高布图效率的模拟集成电路版图的设计方法，用于将由若干模块构成的电路原理图转化为具体的全芯片的物理版图。该设计方法包括如下步骤：

（1）全芯片的物理版图草图生成：

引用电路设计所使用的工艺库器件并利用电路顶层原理自动生成电路原理图中各个模块的版图，并生成层次化的全芯片的物理版图草图，任一模块的版图包括该模块中所有器件的版图，全芯片的物理版图草图包括各个模块的版图及其位置；

（2）全芯片布局设计：

优化调整全芯片的物理版图草图中的各个模块的版图的位置，并确定模块的版图之间的数据线及关键信号线的走向；优化调整各个模块的版图中关键器件的位置，统一考虑非关键器件的位置；完成各个模块和全芯片的电源规划；

（3）全芯片的物理版图设计：

完成各个模块的最终版图设计；完成各个模块间信号线的连接以完成全芯片的信号线连接；确定芯片的大小以及确定芯片的管脚的排列分布，获得全芯片的物理版图；

（4）物理验证：

对全芯片的物理版图完成几何设计规划检查和电路版图一致性检查；

（5）参数提取和后仿：

在物理验证后，如果不考虑互连线的寄生参数，器件版图所包含的寄生参数已在电路前仿真时进行了仿真，可省略电路的后仿真。而在需要考虑互连线的寄生参数时，采用寄生参数提取工具提取寄生参数并进行后仿；

方法为：加节点信号，设置提取的寄生参数后生成原理图或网表，然后对其进行仿真；若通过仿真，则全芯片的物理版图满足电路指标；若未通过仿真，则重复步骤（3）-（5）修改全芯片的物理版图，直至通过仿真。

上述方法利用电路顶层原理图生成层次化的版图，能够将版图师从手工进行器件识别、器件调用的繁琐工作中解脱出来，将主要精力集中在整体的版图布局和模块间的布线设计上；另外在版图设计之初就大致知道了各模块的面积大小以及包含的所有器件，为版图布局设计提供直观性。与传统的设计方法相比，减少了需要对设计好的模块版图由于功能模块、模块里的电阻、电容及电源地等位置设计不合理而需要反复修改设计的现象，大大提高了布图效率；同时电路设计、电路前仿真、版图设计引用相同的工艺库器件，保证了在工艺、电路、版图设计过程器件的寄生参数的一致性，如果不考虑互连线的寄生参数，电路前仿真的结果可认为是包含了器件寄生参数的仿真结果，可省略电路的后仿真，既简化了设计流程，又达到了提高电路性能的目的。

上述实施例只为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡根据本发明精神实质所作的等效变化或修饰，都应涵盖在本发明的保护范围之内。

Claims (5)

1.一种提高布图效率的模拟集成电路版图的设计方法，用于将由若干模块构成的电路原理图转化为具体的全芯片的物理版图，其特征在于：该设计方法包括

（1）全芯片的物理版图草图生成：引用电路设计所使用的工艺库器件并利用电路顶层原理自动生成所述的电路原理图中各个所述的模块的版图，并生成层次化的全芯片的物理版图草图，任一所述的模块的版图包括该所述的模块中所有器件的版图，所述的全芯片的物理版图草图包括各个所述的模块的版图及其位置；

（2）全芯片布局设计：优化调整所述的全芯片的物理版图草图中的各个所述的模块的版图的位置，并确定所述的模块的版图之间的数据线及关键信号线的走向；优化调整各个所述的模块的版图中关键器件的位置，统一考虑非关键器件的位置；完成各个所述的模块和全芯片的电源规划；

（3）全芯片的物理版图设计：完成各个所述的模块的最终版图设计；完成各个所述的模块间信号线的连接以完成全芯片的信号线连接；确定芯片的大小以及确定芯片的管脚的排列分布，获得所述的全芯片的物理版图。

2.根据权利要求1所述的一种提高布图效率的模拟集成电路版图的设计方法，其特征在于：所述的设计方法还包括

（4）物理验证：对所述的全芯片的物理版图完成几何设计规划检查和电路版图一致性检查。

3.根据权利要求2所述的一种提高布图效率的模拟集成电路版图的设计方法，其特征在于：在所述的物理验证后，在需要考虑互连线的寄生参数时，对所述的寄生参数进行提取和后仿。

4.根据权利要求3所述的一种提高布图效率的模拟集成电路版图的设计方法，其特征在于：采用寄生参数提取工具提取所述的寄生参数。

5.根据权利要求3或4所述的一种提高布图效率的模拟集成电路版图的设计方法，其特征在于：所述的设计方法还包括

（5）参数提取和后仿：加节点信号，设置提取的所述的寄生参数后生成原理图或网表，然后对其进行仿真；若通过所述的仿真，则所述的全芯片的物理版图满足电路指标；若未通过所述的仿真，则重复步骤（3）-（5）修改所述的全芯片的物理版图，直至通过所述的仿真。

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