CN106682331A - 集成电路版图的静电保护结构的提取和智能设计验证方法 - Google Patents

Abstract

本发明所提供的一种集成电路版图的静电保护结构的提取和智能设计验证方法，通过预先定义静电保护结构，生成静电保护结构定义文件，然后获取集成电路版图中，所述阳极正端子和所述阴极负端子中至少一个端子与焊盘相连的基础静电保护器件为待提取的静电保护结构。可见，本发明将静电保护结构提取从基础静电保护器件扩展到复杂静电保护结构，进而提高了从集成电路版图提取静电保护结构的效率，并实现芯片级智能设计检测。

Description

集成电路版图的静电保护结构的提取和智能设计验证方法

技术领域

本发明涉及集成电路设计技术领域，更具体地说，涉及一种集成电路版图的静电保护结构的提取和智能设计验证方法。

背景技术

随着半导体工艺技术的发展以及集成电路设计复杂度的提高，如何提高集成电路的可靠性是本领域技术人员关注的重点。众所周知，静电引发的电荷在释放的过程中会产生瞬间巨大的电流或电压脉冲，从而对集成电路造成损坏。因此，为了尽量避免静电对集成电路的损坏，通常集成电路设置有静电保护结构(ESD protection)，在出现静电时对集成电路进行保护。

通常，集成电路的设计流程包括：定义集成电路的性能参数，选择电路的拓扑结构，构造电路图，利用器件模型和电路仿真器对该电路进行第一次仿真，完成电路的版图设计，进行版图物理设计验证后，再进行电路的第二次仿真。其中集成电路的版图物理设计验证过程包括：检查版图数据是否遵循指定的设计规则(称为DRC)，提取器件并生成电路网表，并将该从版图提取的电路网表与原始电路图进行比较(称为LVS)，提取版图寄生参数(例如电阻，电容，电感等)。这些提取的版图寄生参数将被包括在由版图提取的电路图中进行仿真，即进行第二次仿真。如果第二次仿真的结果与第一次仿真的结果在预设的接受范围内取得一致，则该集成电路的设计满足设定的设计目标。然后将该集成电路设计进行打包(称为tapeout)，发送给代工厂进行加工生产。

同样，静电保护结构的设计与验证也应该遵循上述集成电路的设计流程。但发明人发现目前静电保护结构的设计通常采用基于经验的试错方式，该方法费时费力，不能满足日益快速发展的集成电路的发展需求。除此，集成电路中存在寄生的静电保护结构，该寄生的静电保护结构可能在特意设计的静电保护结构开启之前就已经导通，进而造成静电保护结构失效。

因此，如何提供一种集成电路的静电保护结构的提取方法，以使静电保护结构与集成电路协同设计，实现静电放电功能的全芯片静电保护结构的仿真和验证，是当前亟待解决的一大技术问题。

发明内容

有鉴于此，本发明提供了一种集成电路版图的静电保护结构的提取和智能验证方法，实现了基于静电放电功能的智能化全芯片静电保护结构的仿真和验证。

为实现上述目的，本发明提供如下技术方案：

一种集成电路版图的静电保护结构的提取方法，包括：

预先定义静电保护结构，含基础静电保护器件和子电路，生成静电保护结构定义文件，所述基础静电保护器件至少包括阳极正端子以及阴极负端子，所述静电保护结构定义文件记录有所述静电保护结构中所述基础静电保护器件的器件结构信息和电路连接关系；

获取集成电路版图中，所述阳极正端子和所述阴极负端子中至少一个端子与焊盘相连的基础静电保护器件和子电路为待提取的静电保护结构。

采用两种获取方法：第一种提取方法主要提取单个静电保护器件，例如二极管。为进一步提高提取效率，采用两种提取约束条件。第一种提取约束条件是所述集成电路版图在设计时，预先设定的静电保护器件版图定义识别层，所述静电保护器件版图定义识别层表征所述集成电路版图中具有静电保护器件的区域。第二种提取约束条件是所述获取集成电路版图中，所述静电保护结构的阳极正端子和所述阴极负端子中至少一个端子与焊盘相连。据此，在处理复杂且大的版图时，软件只需要对特定的版图区域进行操作，因而大大提高静电保护结构提取的精度和效率。第二种提取方法主要用于提取多个器件组成的静电保护子电路结构。本方法将主要采用一种新的基于分析器件电路连接特征的技术，快速识别并提取复杂静电保护结构，包含子电路。例如ggNMOS,ggPMOS,gcNMOS,gcPMOS,R-NPNBJT,R-PNPBJT,SCR，以及由此组成的其他子电路结构，其共同特点是通过各种电路连接来形成不同的静电保护结构。本方法对已有基础电子器件的电路连线特性分析，通过对比来实现快速精确的提取各种静电保护子电路结构。

优选的，还包括：

获取所述集成电路版图的目标标识，所述目标标识为所述集成电路版图在设计时，预先设定的静电保护器件版图定义识别层，所述静电保护器件版图定义识别层表征所述集成电路版图中具有静电保护器件的区域；

相应的，所述获取集成电路版图中，所述阳极正端子和所述阴极负端子中至少一个端子与焊盘相连的基础静电保护器件为待提取的静电保护结构，包括：

获取所述静电保护器件版图定义识别层所指示的区域内，所述阳极正端子和所述阴极负端子中至少一个端子与焊盘相连的基础静电保护器件为待提取的静电保护结构。

优选的，所述基础电子器件包括：二极管、三极管、MOS管、电阻、电容以及电感；

所述静电保护结构由基础电子器件组成包括：二极管串(diode string)、栅极接地型NMOS(ggNMOS)和PMOS(ggPMOS)、栅极耦合型NMOS(gcNMOS)和PMOS(gcPMOS)、电阻协助触发三极管(R-NPNBJT、R-PNPBJT)、和各种可控硅闸流管SCR(silicon controlledrectifier)。

优选的，还包括：

获取每个所述静电保护结构的静电放电参数，，所述静电电性参数包括静电触发电压(V_t1)、静电触发电流(I_t1)、保持电压(V_h)、保持电流(I_h)、放电导通电阻(R_ON)、击穿电压(V_t2)以及热失效电流(I_t2)。

优选的，还包括：

获取所述焊盘与所述静电保护结构的所述阳极正端子或所述阴极负端子之间的连线(bus)直流集总电阻的阻值；

根据所述走线电阻以及所述静电保护结构，生成所述集成电路版图的芯片级静电保护电路图网表(ESD netlist)。

优选的，所述获取所述焊盘与所述静电保护结构的所述阳极正端子或所述阴极负端子之间的连线直流集总电阻的阻值，包括：

获取两个所述焊盘之间的所述静电保护电路的连线的几何信息，所述几何信息包括所述静电保护电路连线的长、宽、高；

根据所述几何信息以及所述静电保护电路连线材料的方块电阻值，计算出所述连线直流集总电阻的阻值；

或，

抽取纯电阻网络，对所述纯电阻网络的两个端口施加激励电压，获取所述纯电阻网络的电流值，

根据所述电流值以及所述激励电压，确定所述纯电阻网络的电阻值为所述连线直流集总电阻的阻值。

优选的，还包括：

获取所述集成电路版图的有效静电放电路径，所述有效放电路径为从预设焊盘到参考焊盘之间的路径，所述预设焊盘和所述参考焊盘之间至少包括一个所述静电保护结构和该静电保护结构的连线直流集总电阻，其电路连接形式为串联和并联的任意组合，所述参考焊盘包括接地焊盘、电源焊盘、以及静电冲击测试时指定的其他焊盘。

一种基于静电保护结构的智能设计验证方法，基于预先定义静电保护结构，包括：

根据每个所述静电保护结构的静电放电参数，绘制芯片级静电放电电压分布图、电流密度分布图以及温度分布图；所述静电放电电压分布图包括静电触发电压、静电保持电压以及静电击穿电压；所述电流密度分布图包括热失效电流。

优选的，还包括：

比较所述静电保护结构的静电放电电压分布图以及所述集成电路版图中预设核心电路的击穿电压分布图，

当所述预设核心电路的击穿电压分布图中节点的击穿电压低于所述静电保护结构的静电放电电压分布图中同一节点的静电放电电压时，发送静电失效警报信息。

优选的，还包括：

当所述预设核心电路的击穿电压分布图中节点的击穿电压高于所述静电保护结构的静电放电电压分布图中同一节点的静电放电电压时，比较所述静电保护结构的静电放电电流密度分布图和预设静电保护目标的预设电流容限值。

优选的，还包括：

根据所述有效静电放电路径中各静电保护结构和静电保护结构的连线直流集总电阻的连接关系，确定所述有效静电放电路径中各静电保护结构和静电保护结构的连线直流集总电阻的连接关系；

根据所述连接关系，获取集成电路版图的有效静电放电路径的有效静电放电参数，所述静电放电参数包括静电触发电压、静电触发电流、保持电压、保持电流、放电导通电阻、击穿电压以及热失效电流；

若所述有效静电放电路径中各静电保护结构和静电保护结构的连线直流集总电阻的连接关系为串联连接，则，

确定所述有效静电放电路径的等效静电触发电压等于所述有效静电放电路径中各静电保护结构的静电触发电压和由静电保护结构的连线直流集总电阻引起的电压降之和；

确定所述有效静电放电路径的等效静电触发电流等于所述有效静电放电路径中各静电保护结构中的静电触发电流的最小值；

确定所述有效静电放电路径的等效放电导通电阻等于所述有效静电放电路径中各静电保护结构的放电导通电阻和连线直流集总电阻之和；

确定所述有效静电放电路径的等效静电保持电压等于所述有效静电放电路径中各静电保护结构的静电保持电压和由静电保护结构的连线直流集总电阻引起的电压降之和；

确定所述有效静电放电路径的等效静电保持电流等于所述有效静电放电路径中各静电保护结构中的静电保持电流的最小值；

确定所述有效静电放电路径的等效静电击穿电压等于所述有效静电放电路径中各静电保护结构的静电击穿电压和由静电保护结构的连线直流集总电阻引起的电压降之和；

确定所述有效静电放电路径的等效静电热失效电流等于所述有效静电放电路径中各静电保护结构中的静电热失效电流的最小值；

若所述有效静电放电路径中各静电保护结构和静电保护结构的连线直流集总电阻的连接关系为串联和并联连接组合，则先，

确定并联模块的等效静电触发电压等于所述并联模块中各静电保护结构的静电触发电压之最小值；

确定并联模块的等效放电导通电阻等于所述并联模块中各静电保护结构的放电导通电阻并联电阻之和；

确定并联模块的等效静电保持电压等于所述并联模块中各静电保护结构的静电保持电压的最小值；

确定并联模块的等效静电击穿电压等于所述并联模块中各静电保护结构的静电击穿电压的最小值；

确定并联模块的等效静电热失效电流等于所述并联模块中各静电保护结构中的静电热失效电流之和；

在完成确定所述并联模块的有效静电放电参数后，按前述方法完成确定串联的有效静电放电参数，由此可确定所述集成电路版图的有效静电放电路径的有效静电放电参数。

优选的，还包括：

获取集成电路版图中各静电保护结构以及相应的走线集总电阻；

确定从预设焊盘到临近的静电保护结构和相应的走线集总电阻，直至参考焊盘的路径为有效静电放电路径。

优选的，还包括：

预先定义静电冲击测试等效电路，所述静电冲击测试等效电路输出静电放电冲击脉冲信号；

将所述静电放电冲击脉冲信号输入所述静电保护电路图网表，对所述集成电路版图进行静电仿真。

与现有技术相比，本发明所提供的技术方案具有以下优点：

本发明所提供的一种集成电路版图的静电保护结构的提取方法，通过预先定义静电保护结构，生成静电保护结构定义文件，然后获取集成电路版图中，所述阳极正端子和所述阴极负端子中至少一个端子与焊盘相连的基础静电保护器件为待提取的静电保护结构。可见，本发明将静电保护结构提取从基础静电保护器件扩展到复杂静电保护结构，进而提高了从集成电路版图提取静电保护结构的效率。本发明所提供的一种集成电路版图的静电保护结构的智能设计验证方法，实现基于静电放电功能的芯片级静电保护电路设计智能验证。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为本实施提供的一种集成电路版图的静电保护结构的提取方法的流程图；

图2-图14为本发明实施例提供的基础静电保护器件以及静电保护结构的电路图；

图15为本实施例提供了一种静电保护结构和走线集总电阻连接方式的具体电路示意图；

图16为本实施例提供的第一种计算集总电阻的阻值的结构图；

图17为本实施例提供的第二种计算集总电阻的阻值的结构图；

图18为本实施例提供的有效静电放电路径的示意图；

图19为本实施例提供的测试静电冲击的等效电路图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明所提供的一种集成电路版图的静电保护结构的提取和芯片级智能设计验证方法，通过预先定义基础静电保护器件和子电路，生成静电保护结构定义文件，然后获取集成电路版图中，利用所述提取约束条件，既预先设定的静电保护器件版图定义识别层，以及，所述阳极正端子和所述阴极负端子中至少一个端子与焊盘相连的静电保护器件和子电路为待提取的静电保护结构。可见，本发明将静电保护结构提取从基础静电保护器件扩展到复杂静电保护子电路结构，进而提高了从集成电路版图提取静电保护结构的效率。

请参阅图1，图1为本实施提供的一种集成电路版图的静电保护结构的提取方法的流程图，包括步骤：

S101、预先定义基础静电保护器件及子电路为静电保护结构，生成静电保护结构定义文件。

其中，所述基础静电保护器件和子电路至少包括阳极正端子以及阴极负端子，所述静电保护结构定义文件记录有所述静电保护结构中所述基础静电保护器件的结构信息和子电路的连接关系。

S102、获取集成电路版图中，所述阳极正端子和所述阴极负端子中至少一个端子与焊盘相连的基础静电保护器件为待提取的静电保护结构。

具体的，基础静电保护器件有两个端子，阳极正端子(符号为A)和阴极负端子(符号为K)。在片上静电保护设计中，一个静电保护器件的一个端子总是连接到芯片的一个接口或电源(例如Vdd)或地线(符号为GND)焊盘(pad)，因此本实施例在接收到一个集成电路版图数据文件后，将首先依据所定义的基础静电保护器件的版图特性找出可能的静电保护器件范围，然后根据至少一个端子必须连接pad的原则来确认基础静电保护器件。

优选的，所述基础电子器件包括：二极管、三极管、MOS管、电阻、电容以及电感；所述静电保护结构为多个基础电子器件组成的电路，其中，如图2所示，静电保护结构可以包括：ggNMOS、GGPMOS、gcNMOS、gcPMOS、R-NPNBJT、R-PNPBJT、SCR、以及由其组成的子电路。

具体的，常用的静电保护结构的提取方式如下：

二极管串静电保护结构：

二极管串静电保护结构由一串二极管串联而成，如图3所示，是常用的静电保护子电路。一个二极管可以被计算机辅助设计软件工具提取成一个正常器件。本实施例将检查这些相邻二极管的电路连接特性，若发现一系列二极管是通过A和K终端串联而成，它们将被识别成二极管串的静电保护子电路，并保存到静电保护网表中。理论上讲，因为集成电路是由无数的PN结二极管组成，因此采用前面所述的一个端子必须连接pad的约束和采用版图识别层技术会极大的提高提取效率和准确性。

ggNMOS和ggPMOS静电保护结构:

N型金属氧化物场效应管和P型金属氧化物场效应管可以被计算机辅助设计软件工具提取成一个正常器件。本发明将检查这些相邻场效应管的连接特性，若发现某个场效应管的栅极和源极或漏极连接在一起，它将被识别成ggNMOS或者ggPMOS的静电保护结构，如图4所示，并保存到静电保护网表中。

具有多手指型版图设计的ggNMOS和ggPMOS静电保护结构：

如图5所示，如果本计算机辅助设计软件工具识别到一系列的相毗邻的ggNMOS或ggPMOS器件，它们的A和K分别以并联方式连接在一起，它们将被识别成多手指型ggNMOS或ggPMOS，并保存到静电保护电路网表中。

gcNMOS和gcPMOS静电保护结构:

gcNMOS或gcPMOS是由一个场效应管，一个电阻和一个电容按照图6连接方式而组成的子电路。该场效应管，电阻和电容是可以被计算机辅助设计软件工具提取的正常器件。本发明将检查这些相邻的场效应管，电阻和电容的连接特性，若发现该场效应管的栅极连接电阻和电容，而且电阻和电容的另外一端分别连接到场效应管的漏极和源极，它将被识别成gcNMOS或gcPMOS子电路，并保存到静电保护网表中。

多手指型版图设计的gcNMOS和gcPMOS静电保护结构：

若gcNMOS或gcPMOS的场效应管是多手指型版图设计的场效应管，则该gcNMOS或gcPMOS被称为多手指型gcNMOS和gcPMOS。

双极型晶体管静电保护结构：

单个双极型晶体管可以被计算机辅助设计软件工具提取成一个正常器件。本发明将检查所获取的晶体管的电路连接特性，若发现该晶体管的基极和发射极通过一个电阻连接在一起，如图7所示，它将被识别成R-NPN或者R-PNP型的静电保护子电路，并保存到静电保护网表中。

多手指型版图设计的R-NPN或者R-PNP静电保护结构：

是指那些晶体管是多手指型的R-NPN或者R-PNP静电保护结构。

触发辅助型双极型晶体管静电保护结构：

单个双极型晶体管可以被计算机辅助设计软件工具提取成一个正常器件。本发明将检查这些相邻晶体管的电路连接特性，若发现该晶体管的端口和一个电阻以及触发辅助结构连接在一起，如图8所示，它将被识别成触发辅助型双极型晶体管静电保护子电路，并保存到静电保护网表中。

多手指型触发辅助型双极型晶体管静电保护结构是指那些晶体管是多指版图设计。

可控硅SCR静电保护结构：

可控硅是由一个PNP，一个NPN，和若干个电阻按照图9电路连接方式而组成的子电路。单个PNP，NPN以及电阻是可以被计算机辅助设计软件工具提取的正常器件。本发明将检查这些相邻的PNP，NPN和电阻的电路连接特性，若发现该PNP，NPN和电阻的连接特性如图9，它将被识别成可控硅静电保护子电路，并保存到静电保护网表中。

多手指型可控硅静电保护结构是指那些晶体管是多指版图设计的静电保护结构。采用前面所述的一个端子必须连接pad的约束和采用版图识别层技术会极大的提高提取效率和准确性。

中电压可控硅(MVSCR)和低电压(LVSCR)可控硅静电保护结构：

中电压可控硅或低电压可控硅是如图10电路连接方式而组成的子电路。单个晶体管和场效应管是可以被计算机辅助设计软件工具提取的正常器件。本发明将检查这些相邻的晶体管和场效应管的连接特性，若发现该晶体管和场效应管的电路连接特性如图10，它将被识别成中电压可控硅或低电压可控硅子电路。并保存到静电保护网表中。

多手指型中电压可控硅或低电压可控硅静电保护结构是指那些晶体管或场效应管是多手指型版图设计。

二极管触发可控硅(DTSCR)静电保护结构：

二极管触发可控硅是一个可控硅和二极管按照图11电路连接方式而组成的子电路。单个可控硅和二极管是可以被计算机辅助设计软件工具提取的正常器件。本发明将检查这些相邻的NPN和PNP，二极管以及电阻的电路连接特性，若发现该NPN和PNP，二极管以及电阻的连接特性如图11，它将被识别成二极管触发可控硅子电路，并保存到静电保护网表中。

多手指型DTSCR可控硅静电保护结构是指晶体管是多手指型版图设计。

双向可控硅(dSCR)静电保护结构：

双向可控硅是一个按照如图12电路连接方式而组成的子电路。单个晶体管是可以被计算机辅助设计软件工具提取的正常器件。本发明将检查这些相邻的晶体管的电路连接特性，若发现一个PNP，二个NPN以及电阻的连接特性如图12，它将被识别成双向可控硅子电路。并保存到静电保护网表中。

多手指型可控硅静电保护结构是指那些晶体管是多手指型版图设计。

Merrill钳位静电保护结构：

Merrill型电源钳位静电保护结构是一个按照图13电路连接方式而组成的子电路。单个场效应管是可以被计算机辅助设计软件工具提取的正常器件。本发明将检查这些相邻的场效应管的电路连接特性，若发现这些场效应管组成一个反相器链和一个大场效应管，并且和电阻以及电容的连接特性如图13，它将被识别成Merrill型场效应管电源钳位子电路。并保存到静电保护网表中。

多手指型电源钳位静电保护结构是指那个大场效应管是多手指型版图设计。采用前面所述的一个端子必须连接pad的约束和采用版图识别层技术会极大的提高提取效率和准确性。

两级静电保护子电路：

两级静电保护子电路是由2个静电保护结构和一个电阻按照图14电路连接方式而组成的子电路。单个器件是可以被计算机辅助设计软件工具提取的正常器件。本发明将检查这些相邻的正常器件的电路连接特性，若发现2个静电保护结构和一个电阻的连接特性如图14，它将被识别成两级静电保护子电路，并保存到静电保护网表中。

多手指型2级静电保护结构是指那些静电保护器件是多手指型版图设计。

综上，本实施例所提供的一种集成电路版图的静电保护结构的提取方法，通过预先定义静电保护结构，生成静电保护结构定义文件，然后获取集成电路版图中，所述阳极正端子和所述阴极负端子中至少一个端子与焊盘相连的基础静电保护器件为待提取的静电保护结构。可见，本发明将静电保护结构提取从基础静电保护器件扩展到复杂静电保护结构，进而提高了从集成电路版图提取静电保护结构的效率。

在上述实施例的基础上，本实施例还提供了更优的提取方法，包括步骤：

获取所述集成电路版图的目标标识，其中，所述目标标识为所述集成电路版图在设计时，预先设定的静电保护结构版图定义识别层，所述静电保护结构版图定义识别层表征所述集成电路版图中具有静电保护器件的区域。

相应的，所述获取集成电路版图中，所述阳极正端子和所述阴极负端子中至少一个端子与焊盘相连的基础静电保护器件为待提取的静电保护结构，包括：

获取所述静电保护结构版图定义识别层所指示的区域内，所述阳极正端子和所述阴极负端子中至少一个端子与焊盘相连的基础静电保护结构为待提取的静电保护结构。

为进一步提高提取效率，要求在版图设计时对特意设计的静电保护结构加上一个预先设计的静电保护器件版图定义识别层(definition layer)，据此，在处理复杂且大的版图时，软件只需要对特定的版图区域进行操作，因而大大提高静电保护器件提取的精度和效率。例如，对于设计用的一个单个二极管(diode)静电保护器件，因为一个集成电路芯片其实是由无数个PN结二极管组成，软件识别的工作量会巨大，且误识别可能性高。通过采用本专利的一个端子必须连接pad的约束和采用版图识别层，软件可以快速准确的提取特意设计的静电保护器件。如果选择不采用版图识别层方式，采用一个端子必须连接pad的约束也可以实现提取静电保护结构，只是计算量会高。

优选的，在上述实施例的基础上，还包括：

根据所述有效静电放电路径中各静电保护结构和静电保护结构的连线直流集总电阻的连接关系，保护任意实际的串联和并联组合，通过估算获取每个所述静电保护结构的关键静电保护参数，所述静电保护参数包括静电触发电压、静电触发电流、静电保持电压、静电保持电流、静电放电导通电阻、静电击穿电压以及静电热失效电流。

具体的，本发明提供了一个简单方法来提取有效静电放电路径的有效静电保护关键参数的方法。这些静电保护关键参数包括决定静电放电行为电学参数，比如V_t1，I_t1，V_h，I_h，R_ON，V_t2和I_t2等。估计有效静电放电路径的关键参数的方法如下：

请结合图15，如果几个静电保护结构和连线集总电阻串联连接，则该有效静电放电路径的等效V_t1是其所含有的所有静电保护结构的V_t1之和，这包含了连线集总电阻上面的电压降；其总的有效R_ON是其所含有的所有静电保护结构R_ON之和，包括连线集总电阻；其总的有效I_t1是其所含的所有单个串联器件的I_t1中的最小值。同理，所有其他的关键参数(V_h、I_h、V_t2以及I_t2)都可以用这种方法估计出来。具体为：确定所述有效静电放电路径的等效保持电压等于所述有效静电放电路径中各静电保护结构的保持电压和由静电保护结构的连线直流集总电阻引起的电压降之和；确定所述有效静电放电路径的等效保持电流等于所述有效静电放电路径中各静电保护结构中的保持电流的最小值；确定所述有效静电放电路径的等效击穿电压等于所述有效静电放电路径中各静电保护结构的击穿电压和由静电保护结构的连线直流集总电阻引起的电压降之和；确定所述有效静电放电路径的等效热失效电流等于所述有效静电放电路径中各静电保护结构中的热失效电流的最小值。

如果一个静电放电等效路径含有多个并联和串联的静电保护结构，则先处理其中的并联子模块，每个并联子模块的等效Vt1是其所含的所有单个并联器件的V_t1中的最小值；每个并联子模块有效R_ON是其所含有的所有静电保护结构R_ON之并联之和；每个并联子模块有效I_t2是其所含的所有单个并联器件的I_t2之和。然后再按照上述方法处理其串联模块的等效值，最后该有效静电放电路径的等效静电放电参数就被提取了。据此，本计算机辅助设计软件工具不仅可以提取全芯片的有效静电放电路径，而且可以提取每个有效静电放电路径两端的静电放电关键参数。

优选的，还包括：

获取所述焊盘与所述静电保护结构的所述阳极正端子或所述阴极负端子之间的连线直流集总电阻的阻值；

根据所述连线电阻以及所述静电保护结构，生成所述集成电路版图的静电保护电路图网表。

其中，所述获取所述焊盘与所述静电保护结构的所述阳极正端子或所述阴极负端子之间的连线直流集总电阻的阻值，包括：

获取两个所述焊盘之间的所述静电保护电路的连线几何信息，所述几何信息包括所述静电保护电路的连线的长、宽、高；

根据所述连线几何信息以及所述静电保护电路连线的方块电阻值，计算出所述连线直流集总电阻的阻值。

具体的，如图16所示，第一个方法是分析输入的版图数据，然后计算出该所关心的电路互连走线的长(L)，宽(W)和高(t)。已知所用集成电路工艺材料的方块电阻值(R_□)，即可简单估算出该电阻，R＝R_□x(L/W)。如果方块电阻没有提供，可以通过计算获得，R_□＝ρ/t，这里ρ是材料的电阻率。

如图17所示，第二个方法是利用提取电阻，电容和电感的计算机辅助设计软件工具，关闭掉其提取电容和电感的选项，只抽取出一个纯电阻网络。所提取的仍然是一个分布式的电阻网络。然后确认所关心的连接焊盘和静电保护结构的两个端口，按电路仿真方法对该两端口施加激励信号，然后通过分析电压和电流来获取该段联系的单一的连线直流集总电阻值。

第三个方法是利用常用的计算机辅助设计软件工具，使用恰当的指令从分布式的电阻，电容，电感网络中直接提取出单一的连线直流集总电阻。所提取的连线直流集总电阻与静电保护结构将合成所需要的全芯片静电保护电路图网表。

优选的，还包括：

获取所述集成电路版图的有效静电放电路径，所述有效放电路径为从预设焊盘到参考焊盘之间的路径，所述预设焊盘和所述参考焊盘之间至少包括一个所述静电保护结构和该静电保护结构的连线直流集总电阻，所述参考焊盘包括接地焊盘以及电源焊盘。

具体的，结合图18，首先由集成电路版图提取所有静电保护结构(含静电保护器件和子电路)和相应的走线集总电阻。然后从一个指定的焊盘起搜寻临近的静电保护结构和相应的走线集总电阻，然后再搜索下一级静电保护结构和相应的走线集总电阻，直到搜到参考焊盘。参考焊盘通常是接地焊盘，电源焊盘或任何其他指定被用做静电保护测试时的参考接地点的焊盘。在静电冲击测试中，静电脉冲将会被注入进一个指定的焊盘(通常被称为冲击焊盘)相对于另一个参考焊盘(必须接地，成为接地点)。在此搜寻过程中，顺序发现的冲击焊盘，静电保护结构和相应的走线集总电阻，以及参考焊盘就组成了一个有效静电放电路径。重要的是，对实际集成电路，一个有效静电放电路径不是仅仅含有一个静电保护器件，而是通常含有多个静电保护结构和连线集总电阻。上述搜寻方法将被逐个运用到集成电路的每一个焊盘上，因此可以提取所有可能的有效静电放电路径，并据此进行整个芯片的基于放电功能的智能静电放电功能分析和检查。因为实际静电保护测试是针对每对焊盘进行很复杂的静电冲击组合，因此所提取的有效静电放电路径是依赖于冲击焊盘的选择，本质上是动态的。这些提取的有效静电放电路径将被这个计算机辅助设计软件工具存储下来。

优选的，还包括：

根据每个所述静电保护结构的静电参数，绘制芯片级静电放电电压分布图、电流密度分布图以及温度分布图；所述电压分布图包括所述静电触发电压、所述保持电压以及所述击穿电压；所述电流密度分布图包括所述热失效电流。

请参阅图18，首先完成从一个集成电路版图数据文件中提取所有的静电保护结构，走线集总电阻，有效静电放电路径，以及相关的静电放电关键参数，并生成一个芯片级的静电保护电路图。然后该计算机辅助设计软件工具将对所生成的静电保护电路进行基于静电放电功能的芯片级有效静电放电路径智能分析。具体步骤是，基于静电放电功能的智能静电放电路径寻找方法从一个特定的焊盘开始，来检查在给定的静电冲击的条件下所有可能的连接到这个焊盘的有效静电放电路径，然后分析确定具体哪条有效静电放电路径将会实际导通放电。

以下以典型范例说明：在指定的冲击焊盘和参考接地点焊盘之间可能会有多个并联的有效静电放电路径，这些有效静电放电路径的V_t1将会被一一比较。如果某1条有效静电放电路径的V_t1明显低于其他的有效放电路径的V_t1(在预设的裕度内)，则这条有效静电放电路径将会实际导通放电，则确定有效静电放电路径工作完成。否则，如果其中有2条有效静电放电路径的V_t1虽然明显低于其他的有效放电路径的V_t1(在预设裕度内)，但是这2条有效放电路径的V_t1彼此接近(在指定裕度下)，则这2条有效静电放电路径将可能同时导通放电，无法确定那条路径为实际放电路径，因此智能路径确认过程将继续到下一步，检查各有效路径的保持电压V_h。此时，如果一条有效静电放电路径的V_h明显低于另一条有效静电放电路径的V_h(在指定裕度下)，则低V_h的有效静电放电路径将会是实际的有效静电放电路径，则确定有效静电放电路径工作完成。否则，如果这2条有效静电放电路径的V_h也彼此接近(在指定裕度下)，则这2条有效静电放电路径将可能同时导通放电，无法确定那条路径为实际放电路径，因此智能路径确认过程将继续到下一步，去继续检查这些有效静电放电路径的导通电阻R_ON。此时，如果两者的R_ON差别明显，则具备低R_ON导的有效静电放电路径将会是实际的有效静电放电路径，因此确定有效静电放电路径工作完成。否则，如果两者的R_ON彼此接近(在指定裕度下),则两条有效静电放电路径都有可能导通，因此智能路径确认过程将继续到下一步，去检查有效静电放电路径的击穿电压V_t2和热失效电流I_t2，据此，智能放电路径检查将一直进行，完成检查所有的静电放电关键参数。在确认了一个实际的有效静电放电路径之后，软件将继续检查该有效静电放电路径的关键参数以确定该静电保护电路设计是否成功，具体步骤以典型范例说明如下：例如，如果所确定的实际的有效静电放电路径的V_t1高于被保护节点的击穿电压(在指定裕度下)，则该静电保护设计会引起电压击穿失效，则该静电保护结构设计失败。如果所确定的实际的有效静电放电路径的R_ON高于预先设定的值，则该静电保护结构会因为过热而失效，因此该静电保护设计失败。另外，大的R_ON也会在静电放电的瞬间造成较大的电压降，从而导致有效静电放电路径的钳位电压(V_clamp)高于被保护节点的击穿电压而造成静电保护设计失效。如果所确定的实际有效静电放电路径的V_t2高于被保护节点的击穿电压，也会造成静电保护设计失效。如果所确定的实际有效静电放电路径的I_t2低于预定值，也会因为过热而造成静电保护设计失效。由此，整个智能有效静电保护路径的检查过程是完全依赖于实际有效静电放电路径的放电行为，因此该检查方法是基于静电放电功能的，所以该智能放电路径搜寻技术是快速、准确和智能的。

优选的，还包括：

比较所述静电保护结构的静电放电电压分布图以及所述集成电路版图中预设核心电路的击穿电压分布图，

当所述预设核心电路的击穿电压分布图中任一节点的击穿电压低于所述静电保护结构的静电放电电压分布图中同一节点的静电放电电压时，发送静电失效警报信息。

优选的，还包括：

当所述预设核心电路的击穿电压分布图中所有节点的击穿电压高于所述静电保护结构的静电放电电压分布图中同一节点的静电放电电压时，将不会发生击穿电压引起的静电失效，则智能比较流程继续去比较所述静电保护结构的静电放电电流密度分布图和预设静电保护容限电流密度。

即、本发明提供了两类电路参数图形表达方法，分别针对所提取的静电保护电路网表和核心电路网表。对于静电保护电路网表，其电路参数图形表达包含静电放电电压分布图(V-map)，静电放电电流密度分布图(J-map)，以及静电放电温度分布图(T-map)。其中V-map展示所有提取的静电保护结构阴极和阳极，以及相应的有效静电放电路径两端的电压值，包括其V_t1,V_h和V_t2电压值。J-map展示所有提取的静电保护结构，以及相应的有效静电放电路径的I_t2值。如果有多个静电保护结构或者有效静电放电路径可能同时导通，则每个路径各自承担的电流将由它们的导通电阻大小按比例分配来决定。T-map展示所有提取的静电保护结构，以及相应的有效静电放电路径的温度值，这些温度值是根据它们各自承担的电流转换过来的。对于一个集成电路芯片，检查时所关心的核心电路关键电路节点是那些与静电保护结构直接相连的电路节点，电压分布图上的电压是指这些电路节点的电压值；对于核心电路图表，电压是指这些关键电路节点的击穿电压值。

在完成产生上述两种分别针对所提取的静电保护电路网表和核心电路网表的电路参数表达图表之后，本发明将进行基于功能的片上静电保护电路设计的检查。第一步是比较静电保护静电放电电压分布图和核心电路的击穿电压分布图。在比较中，如果核心电路任何一个节点的击穿电压低于该节点的静电保护电压分布图上的电压值，则静电击穿将发生，本软件工具将报告电压失效引起的静电保护设计失败。第二步是检查静电保护电路的电流密度分布图，该图并以图形方式显示芯片在静电冲击的条件下，其静电放电电流的分布，据此可以清楚的看到可能造成静电保护热失效的设计薄弱环节。第三步是检查芯片的T-map，它将显示芯片在静电冲击下的热分布，帮助设计者定位可能的静电放电热击穿点，也就是所谓的热点失效。

除此，本实施例还对提取的静电保护网表进行图形反标。首先本软件完成了提取静电保护电路网表和核心电路网表。在进行基于静电放电功能的芯片检测过程中，重要的是如何将所发现的静电放电失效问题在核心电路版图和电路网表是准确的表达出来。因为在提取过程中得到了提取的静电保护结构的版图几何位置信息，因此上述图形反标可以精确的实现。图形反标的内容包含所提取的V-map，J-map和T-map的检查信息。

并且，提供了关于一个新的全芯片静电冲击测试流程的仿真技术。根据工业界标准，实际的静电冲击测试流程是非常复杂、费时和昂贵的。现有工业界静电冲击测试标准包括人体模型(HBM)，机器模型(MM)，预充电器件模型(CDM)，IEC，以及传输线模型(TLP)，等等。

其等效电路如图19所示，这些静电放电等效电路用于生成静电测试所需要de1静电脉冲波形。实际测试中，静电冲击测试流程要求在每个电路的焊盘注入所需要的瞬态静电放电激励信号，这些静电放电激励信号相对其参考焊盘进行正、负多次冲击，然后检查芯片是否有静电放电失效。因此一个完整的静电冲击测试流程是非常复杂的。因为这种实际静电放电冲击测试只能在集成电路生产出来之后才能进行，因此其测试结果对静电保护电路设计的优化、验证和预测不会有任何帮助。

本发明提出的芯片级的静电冲击测试的仿真可以解决这个设计问题。具体方法如下：首先将工业界的静电冲击测试标准的等效电路设计出来，并将其预先置于本计算机辅助设计软件中。在测试仿真过程中，设计者选定一种内置的静电冲击测试模型的等效电路，由其直接生成所需要的静电放电冲击脉冲波形，作为一个静电激励先输入到所提取的芯片静电保护电路网表中，然后可用常用的电路仿真软件进行电路级的静电保护电路仿真，如图19所示。在仿真中，每个静电保护器件的器件模型(model)将采用通过测试提取的行为级模型(behavior model)。

静电冲击测试所必须的复杂的测试流程，包括脉冲程度，焊盘组合，冲击极性和时间等都可以通过计算机辅助设计软件编程实现。电路设计者只需要选择静电冲击的测试模式和期望值，然后计算机辅助设计软件工具将完成所有的复杂的静电冲击测试流程。据此，设计者可以在设计阶段进行芯片级别的静电保护设计验证和优化，以保证芯片设计一次成功。

综上所述，本发明所提供的一种集成电路版图的静电保护结构的提取方法，通过预先定义静电保护结构，生成静电保护结构定义文件，然后获取集成电路版图中，所述阳极正端子和所述阴极负端子中至少一个端子与焊盘相连的基础静电保护器件为待提取的静电保护结构。本发明还提供的一种进行芯片级基于静电放电功能的静电保护电路设计智能验证方法。可见，本发明将静电保护结构提取从基础静电保护器件扩展到复杂静电保护结构，进而提高了从集成电路版图提取静电保护结构的效率，同时可以实现芯片级静电保护电路设计智能验证。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (13)

1.一种集成电路版图的静电保护结构的提取方法，其特征在于，包括：

预先定义静电保护结构，生成静电保护结构定义文件，所述基础静电保护器件至少包括阳极正端子以及阴极负端子，所述静电保护结构包括基础静电保护器件和子电路，所述静电保护结构定义文件记录有所述静电保护结构中所述基础静电保护器件的结构信息和电路连接关系；

获取集成电路版图中，所述阳极正端子和所述阴极负端子中至少一个端子与焊盘相连的基础静电保护器件和子电路为待提取的静电保护结构。

2.根据权利要求1所述的提取方法，其特征在于，还包括：

获取所述集成电路版图的目标标识，所述目标标识为所述集成电路版图在设计时，预先设定的静电保护器件版图定义识别层，所述静电保护器件版图定义识别层表征所述集成电路版图上具有静电保护结构的区域；

相应的，所述获取集成电路版图中，所述阳极正端子和所述阴极负端子中至少一个端子与焊盘相连的基础静电保护器件和子电路为待提取的静电保护结构，包括：

获取所述静电保护器件版图定义识别层所指示的区域内，所述阳极正端子和所述阴极负端子中至少一个端子与焊盘相连的基础静电保护器件和子电路为待提取的静电保护结构。

3.根据权利要求1所述的提取方法，其特征在于，所述基础电子器件包括：二极管、三极管、MOS管、电阻、电容以及电感；

所述静电保护结构包括：diode,ggNMOS、GGPMOS、gcNMOS、gcPMOS、R-NPNBJT、R-PNPBJT、SCR。

4.根据权利要求1所述的提取方法，其特征在于，还包括：

获取每个所述静电保护结构的静电放电参数，所述静电放电参数包括静电触发电压、静电触发电流、保持电压、保持电流、放电导通电阻、击穿电压以及热失效电流。

5.根据权利要求1所述的提取方法，其特征在于，还包括：

获取所述焊盘与所述静电保护结构的所述阳极正端子或所述阴极负端子之间的连线直流集总电阻的阻值；

根据所述连线电阻以及所述静电保护结构，生成所述集成电路版图的静电保护电路图网表。

6.根据权利要求5所述的提取方法，其特征在于，所述获取所述焊盘与所述静电保护结构的所述阳极正端子或所述阴极负端子之间的连线直流集总电阻的阻值，包括：

获取两个所述焊盘之间的所述静电保护电路的连线的几何信息，所述几何信息包括所述静电保护电路连线的长、宽、高；

根据所述几何信息以及所述静电保护电路连线材料的方块电阻值，计算出所述连线直流集总电阻的阻值；

或，

抽取纯电阻网络，对所述纯电阻网络的两个端口施加激励电压，获取所述纯电阻网络的电流值，

根据所述电流值以及所述激励电压，确定所述纯电阻网络的电阻值为所述连线直流集总电阻的阻值。

7.根据权利要求5所述的提取方法，其特征在于，还包括：

获取所述集成电路版图的有效静电放电路径，所述有效放电路径为从预设焊盘到参考焊盘之间的路径，所述预设焊盘和所述参考焊盘之间至少包括一个所述静电保护结构和该静电保护结构的连线直流集总电阻，所述参考焊盘包括接地焊盘、电源焊盘、以及静电冲击测试时指定的其他焊盘。

8.一种基于静电保护结构的智能设计验证方法，基于权利要求1中预先定义静电保护结构，其特征在于，包括：

根据每个所述静电保护结构的静电放电参数，绘制芯片级静电放电电压分布图、电流密度分布图以及温度分布图；所述静电放电电压分布图包括静电触发电压、保持电压以及击穿电压；所述电流密度分布图包括热失效电流。

9.根据权利要求8所述的智能设计验证方法，其特征在于，还包括：

比较所述静电保护结构的静电放电电压分布图以及所述集成电路版图中预设核心电路的击穿电压分布图，

当所述预设核心电路的击穿电压分布图中节点的击穿电压低于所述静电保护结构的静电放电电压分布图中同一节点的静电放电电压时，发送静电失效警报信息。

10.根据权利要求9所述的智能设计验证方法，其特征在于，还包括：

当所述预设核心电路的击穿电压分布图中节点的击穿电压高于所述静电保护结构的静电放电电压分布图中同一节点的静电放电电压时，比较所述静电保护结构的静电放电电流密度分布图和预设静电保护目标的预设电流容限值。

11.根据权利要求8所述的智能设计验证方法，其特征在于，还包括：

根据所述有效静电放电路径中各静电保护结构和静电保护结构的连线直流集总电阻的连接关系，确定所述有效静电放电路径中各静电保护结构和静电保护结构的连线直流集总电阻的连接关系；

根据所述连接关系，获取集成电路版图的有效静电放电路径的有效静电放电参数，所述静电放电参数包括静电触发电压、静电触发电流、保持电压、保持电流、放电导通电阻、击穿电压以及热失效电流；

若所述有效静电放电路径中各静电保护结构和静电保护结构的连线直流集总电阻的连接关系为串联连接，则，

确定所述有效静电放电路径的等效静电触发电压等于所述有效静电放电路径中各静电保护结构的静电触发电压和由静电保护结构的连线直流集总电阻引起的电压降之和；

确定所述有效静电放电路径的等效静电触发电流等于所述有效静电放电路径中各静电保护结构中的静电触发电流的最小值；

确定所述有效静电放电路径的等效放电导通电阻等于所述有效静电放电路径中各静电保护结构的放电导通电阻和连线直流集总电阻之和；

确定所述有效静电放电路径的等效静电保持电压等于所述有效静电放电路径中各静电保护结构的静电保持电压和由静电保护结构的连线直流集总电阻引起的电压降之和；

确定所述有效静电放电路径的等效静电保持电流等于所述有效静电放电路径中各静电保护结构中的静电保持电流的最小值；

确定所述有效静电放电路径的等效静电击穿电压等于所述有效静电放电路径中各静电保护结构的静电击穿电压和由静电保护结构的连线直流集总电阻引起的电压降之和；

确定所述有效静电放电路径的等效静电热失效电流等于所述有效静电放电路径中各静电保护结构中的静电热失效电流的最小值；

若所述有效静电放电路径中各静电保护结构和静电保护结构的连线直流集总电阻的连接关系为串联和并联连接组合，则先，

确定并联模块的等效静电触发电压等于所述并联模块中各静电保护结构的静电触发电压之最小值；

确定并联模块的等效放电导通电阻等于所述并联模块中各静电保护结构的放电导通电阻并联电阻之和；

确定并联模块的等效静电保持电压等于所述并联模块中各静电保护结构的静电保持电压的最小值；

确定并联模块的等效静电击穿电压等于所述并联模块中各静电保护结构的静电击穿电压的最小值；

确定并联模块的等效静电热失效电流等于所述并联模块中各静电保护结构中的静电热失效电流之和；

在完成确定所述并联模块的有效静电放电参数后，按前述方法完成确定串联的有效静电放电参数，由此可确定所述集成电路版图的有效静电放电路径的有效静电放电参数。

12.根据权利要求8所述的智能设计验证方法，其特征在于，还包括：

获取集成电路版图中各静电保护结构以及相应的走线集总电阻；

确定从预设焊盘到临近的静电保护结构和相应的走线集总电阻，直至参考焊盘的路径为有效静电放电路径。

13.根据权利要求8所述的智能设计验证方法，其特征在于，还包括：

预先定义静电冲击测试等效电路，所述静电冲击测试等效电路输出静电放电冲击脉冲信号；

将所述静电放电冲击脉冲信号输入所述静电保护电路图网表，对所述集成电路版图进行静电仿真。