CN105787145A - 一种提升模拟版图后端验证可靠性的方法 - Google Patents

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Abstract

本发明公开了一种提升模拟版图后端验证可靠性的方法：基于底层功能模块的外形确定上层模块的平面图，底层功能模块进行模拟版图设计，同时上层模块的版图设计根据底层功能模块的设计进展适时进行连线工作；进行后端验证，包括设计规则检查、版图原理图一致性检查和电气规则检查；若后端验证符合要求，提取寄生参数进行底层功能模块后仿真和上层模块后仿真，以进一步核实在版图中的参数以及寄生耦合产生的对电路性能的影响。本发明保证了版图体现电路参数的一致性，提升效率，保证电路性能需求，缩短产品从设计到市场的时间。

Description

一种提升模拟版图后端验证可靠性的方法
技术领域
本发明涉及IC版图验证技术，尤其涉及一种提升模拟版图后端验证可靠性的方法。
背景技术
版图设计(layout)是将集成电路的原理器件及连接(schematic)转化成物理图形(mask)映射到硅片上，通过IC工艺加工获得具有与集成电路原理设计性能一致的芯片(IC)，版图设计是集成电路设计和IC工艺加工的桥梁，现今版图设计一般先通过软件实现模拟，即模拟版图设计。保证版图设计与前端集成电路设计的一致性固然重要，但还需要进行版图设计的后端验证，以保证版图设计的可靠性。版图设计的后端验证包括DRC(DesignruleCheck)、LVS(LayoutversusSchematic)、ERC(Electricalrulecheck)、PEX(Parasiticparameterextraction)，其中还应该有一个完善的可控流程。
在原理图转化成版图之后，必须考虑版图的设计是否能真实反应原理图的最初设计性能，其中包括是否有DRC违反了规则，从而导致在芯片制造工程中出现开路和短路的情况；还有，要做LVS和ERC的检查来保证电气连接关系正确，器件的实际尺寸一致，是否有悬空的线造成不必要的天线效应；最后，进行寄生参数的提取(PEX)，来规避由于工艺原因产生的寄生出来的多余器件影响到原本电路设计的性能，剔除这些寄生出来的器件以后，就可以还原最真实的版图设计。所以要进行后仿真，即将寄生参数与版图设计合二为一提出一个网标来进行仿真，看是否能有影响到最初的电路原理图的仿真性能。如果有影响到，就要进入到一个循环的流程，重新进行设计上的调整，以使得版图设计在考虑工艺影响的因素以后还能体现最初的电路原理图的性能需求。
现有技术中一般采用如下几种后端验证的方法：
一、在LVS中只对比了版图和原理图的连线关系以及MOS管的W/L值、电阻的阻值和电容的容值。此种方法会带来风险，因为在设计功能模块的版图时，由于在顶层全局版图(TOP层)给功能模块(小模块)留的位置是有限制的，限制了功能模块的形状，这就意味着当电路有尺寸大的电阻、电容的时候，在版图上会进行拆分(但会保证电阻、电容的Width和Length值是与电路一致的)，但有时电路并没有根据版图上的拆分形式而及时去更新，在命令文件中计算电阻值的公式为：
Rend＝13.4e-6
RS＝130
deltaW＝-0.017e-6
R＝2*Rend/(W*0.9+deltaW)+Rs*L*0.9/(W*0.9+deltaW)
这就意味着如果电路上是一根W/L＝6/3的电阻，而版图拆分成了两根W/L＝3/3的电阻，但根据上述公式计算出来的R(阻值)由于除了W、L外的其它变量的存在而变得不同，而W/L值却是一样的，所以在LVS报告中就会报出很多电阻、电容值有偏差的，而没有办法去分辨哪个是由于拆分引起的不需修改的偏差，哪个是由于确实W/L画错了导致的需要改的偏差，从而给电路的关键设计参数体现在版图上带来了很大的错误隐患，也给后期芯片测试debug带来了巨大的工作量，影响产品参与到市场竞争的最佳时期；
二、在版图后端验证的设计流程中没有加入后仿真程序，只轻信版图设计的后端验证DRC、LVS、ERC的验证结果。此种方法也给电路的关键设计参数体现在版图上带来了很大的错误隐患，也给后期芯片测试debug带来了巨大的工作量，同样会影响产品参与到市场竞争的最佳时期；
三、在最终完成的版图中没有检查悬空的线(在LVS的报告中会有体现，要根据坐标去查)。此种方法会造成在敏感信号上面加的屏蔽线(屏蔽线能够保护易受干扰的信号不被噪声侵袭，屏蔽线很重要)忘记接电位的情况，直接悬空在那里，那么就会造成一个极其严重的后果就是在版图上噪声到处走，不能通过干净的路径泄放到大地，从而敏感信号受到侵袭，芯片性能直接受到危害，严重影响芯片的预期性能。
可见，现有技术中存在诸多会影响到后端验证可靠性的因素，给产品的性能和入市时间都带来了负面影响。
发明内容
有鉴于此，本发明的目的是提供一种提升模拟版图后端验证可靠性的方法，以实现版图后端全方位的闭环验证，使得后端验证的可靠性达到100％，从而解决因产品性能不达标，多次改版而造成的成本浪费和入市时间的延误问题。
为了达到上述目的，本发明的目的是通过下述技术方案实现的：
提供一种提升模拟版图后端验证可靠性的方法：
基于底层功能模块的外形确定上层模块的平面图，底层功能模块进行模拟版图设计，同时上层模块的版图设计根据底层功能模块的设计进展适时进行连线工作；
进行后端验证，包括设计规则检查、版图原理图一致性检查和电气规则检查；
若后端验证符合要求，提取寄生参数进行底层功能模块后仿真和上层模块后仿真，以进一步核实在版图中的参数以及寄生耦合产生的对电路性能的影响。
进一步的，在本发明提升模拟版图后端验证可靠性的方法中，还包括：在上层模块与底层功能模块进行连线过程中，支持对模拟版图设计的修改。
进一步的，在本发明提升模拟版图后端验证可靠性的方法中，还包括：在后端验证过程中，版图原理图一致性检查包括：
同时检查电阻的阻值和宽、长参数,以及电容的容值、宽、长和面积参数。
进一步的，在本发明提升模拟版图后端验证可靠性的方法中，还包括：在后端验证过程中，版图原理图一致性检查进一步包括：
检查电路里的屏蔽线是否悬空。
与已有技术相比，本发明的有益效果在于：
保证了版图体现电路参数的一致性，提升效率，保证电路性能需求，缩短产品从设计到市场的时间。
附图说明
构成本发明的一部分的附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1示出了本发明提升模拟版图后端验证可靠性的方法的流程示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
本发明提供一种提升模拟版图后端验证可靠性的方法，当原始电路制备完毕，先评估底层功能模块(subblock)的外形(面积、形状等)，然后确定上层(top)的平面图(floorplan)，形成一张完整芯片(wholechip)的草图，由于底层功能模块的形状已经固定，可以开始进行模拟版图设计(layout)，同时上层的版图设计(toplayout)可以根据底层功能模块的进展情况同时进行连线工作，这一合理的流程安排，大大提升了版图效率。
在优选例中，在底层功能模块的版图设计和上层模块的连线进展过程中，设计者(designer)可以随时跟踪版图设计的情况，加以检查(check)来保证版图的布局都是符合需求的，不符合需求的，随时可以修改。
接着进行后端验证，后端验证包括：设计规则检查(DRC，DesignRuleCheck)、版图原理图一致性检查(LVS，LayoutversusSchematic)和电气规则检查(ERC，Electricalrulecheck)，其中LVS应该包括：同时检查电阻的阻值(R)和宽(W)、长(L)参数,以及电容的容值(C)、宽(W)、长(L)参数和面积(A)参数，这一点很重要，其方法是：在LVScommandfile如下进行设置：
另外，还需检查电路里的屏蔽线是否都接电位了(即悬空的线)，其方法是：在LVSreport中找到悬空的线的坐标，再对应到版图中去修改：
oIsolatedLayoutNets：
(Layoutnetswhicharenotconnectedtoanyinstancesorports).
3839(1196.789,2232.855)3840(1196.789,2235.385)3841(1196.789,2237.915)
如果后端验证通过，必须提取寄生参数(PEX，Parasiticparameterextraction)，进行底层功能模块后仿真和上层模块后仿真，以进一步核实在版图中的参数以及寄生耦合产生的对电路性能的影响。
当底层功能模块和上层模块的版图设计及后仿真都达到电路需求以后，才可以将版图交给晶圆厂进行加工成芯片(tapeout)。
本发明方法保证了版图体现电路参数的一致性，提升效率，保证电路性能需求，缩短产品从设计到市场的时间。
以上对本发明的具体实施例进行了详细描述，但本发明并不限制于以上描述的具体实施例，其只是作为范例。对于本领域技术人员而言，任何等同修改和替代也都在本发明的范畴之中。因此，在不脱离本发明的精神和范围下所作出的均等变换和修改，都应涵盖在本发明的范围内。

Claims (4)

1.一种提升模拟版图后端验证可靠性的方法，其特征在于：
基于底层功能模块的外形确定上层模块的平面图，底层功能模块进行模拟版图设计，同时上层模块的版图设计根据底层功能模块的设计进展适时进行连线工作；
进行后端验证，包括设计规则检查、版图原理图一致性检查和电气规则检查；
若后端验证符合要求，提取寄生参数进行底层功能模块后仿真和上层模块后仿真，以进一步核实在版图中的参数以及寄生耦合产生的对电路性能的影响。
2.根据权利要求1所述提升模拟版图后端验证可靠性的方法，其特征在于，在上层模块与底层功能模块进行连线过程中，支持对模拟版图设计的修改。
3.根据权利要求1或2所述提升模拟版图后端验证可靠性的方法，其特征在于，在后端验证过程中，版图原理图一致性检查包括：
同时检查电阻的阻值和宽、长参数,以及电容的容值、宽、长和面积参数。
4.根据权利要求3述提升模拟版图后端验证可靠性的方法，其特征在于，在后端验证过程中，版图原理图一致性检查进一步包括：
检查电路里的屏蔽线是否悬空。
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