CN109885888A - 芯片版图设计规则检查方法 - Google Patents
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Abstract
本发明公开了一种芯片版图设计规则检查方法，包含：第1步，根据设计规则确定模块边缘版图的大小；第2步，提取包含全部有效层的模块边缘版图数据；第3步，检查并修复边缘版图中违反设计规则的版图数据；第4步，完成边缘版图制作，合并到芯片版图中运行DRC。本发明所述的芯片版图设计规则检查方法，仅保留模块版图四周的版图数据，可以大大减少参与DRC演算的数据量，达到减少DRC运行时间。
Description
技术领域
本发明涉及半导体集成电路设计领域，针对大规模集成电路的芯片版图的快速检查，提供一种芯片版图设计规则检查方法。
背景技术
现在的集成电路规模庞大，单一芯片上集成的晶体管数量已经达到数十亿计，如此庞大的晶体管数量在设计时难以保证不出任何问题，比如线路连接错误、位置冲突、空置管脚未做处理、短路、短路等常见问题，而在如此庞大数量的晶体管布局中找出问题，无异于大海捞针。因此，在EDA设计工具中，我们可以预先设定一些设计规则，比如布线宽度、走线间距、走线长度等等规则，还有器件的布局摆放位置，将一些重要器件的位置预先在版图设计过程中固定在版图中的特定位置。在布局布线(layout)过程中，EDA设计工具能帮助我们及时发现违反设计规则的问题，一旦出现规则违反就及时报错。而在设计完成之后，还能再启动总体的设计规则检查进行对layout的全局检查，称之为DRC。
DRC(Design Rule Check)的主要目的是检査版图中所有因违反设计规则而引起潜在断路、短路或不良效应的物理验证过程。随着芯片设计规模的不断增加，传统的全芯片物理检查方法费时费力，且不能完全地发现错误，由于效率低下，已严重影响到芯片开发周期。
传统的DRC检查流程如图1所示，包括：顶层芯片版图编辑、合并各个模块晶体管级版图、DRC检查及修改错误。存储器、数字信号处理器等模块，通常在该模块开发完成时就已经通过单个模块的设计规则检查，由于这类模块晶体管数目非常大，在芯片集成时，如果整个芯片再重复检查各个模块设计规则，不仅浪费硬件资源而且影响芯片开发周期。当前设计规则检查为什么不采用黑匣子方式呢？主要是考虑到模块合并在一起时，拼接处的设计规则违反可能会被忽略，因此，这是目前急需解决的问题。
发明内容
本发明的目的在于提供一种芯片版图设计规则检查方法，在提高DRC效率的同时，保证芯片内各模块接口处不会有真错误被忽略。
为解决上述问题，本发明提供一种芯片版图设计规则检查方法，包含如下的步骤：
第1步，根据设计规则确定模块的边缘版图的大小；
第2步，提取模块的边缘版图数据；
第3步，检查并修复边缘版图中违反设计规则的版图数据；
第4步，完成边缘版图制作，合并到芯片版图中运行DRC。
进一步的改进是，所述的模块是指具有特定功能、有由多个元器件组成的有确定结构、能被直接调用的功能电路的版图。
进一步的改进是，所述的边缘版图是指模块的版图中，略去中心的核心区域后，与周围的版图进行拼接的、位于模块的版图边缘的版图，为模块的边缘版图。
进一步的改进是，所述第1步中，模块的边缘版图的大小的确定方法，是根据版图设计规则中的规定的最大尺寸来确定边缘版图四周的宽度。
进一步的改进是，所述第2步中，所述的边缘版图数据是指需要参与DRC运算的版图数据。
进一步的改进是，所述第2步中，模块的版图数据具有多层，需要提取包含有全部有效层次的版图数据。
进一步的改进是，所述的版图数据是指IC制造工艺中所使用的GDSⅡ数据，包括N阱、P阱、有源区、多晶硅、通孔及金属。
进一步的改进是，所述第3步中，修复前一步骤提取的边缘版图数据，保证边缘版图数据能通过设计规则检查；修复的边缘版图数据主要包括图形数据的最小面积、最小宽度、包含距离和外延距离。
进一步的改进是，模块合并前，采用图形修正算法确保边缘版图内部数据无设计规则违反；模块合并后，边缘版图与其它模块的拼接部分为实际版图数据，能保证芯片版图DRC完整验证。
本发明所述的芯片版图设计规则检查方法，仅保留模块版图四周的版图数据，可以大大减少参与DRC演算的数据量，达到减少DRC运行时间。
附图说明
图1为现有的芯片版图设计规则检查的流程图。
图2是本发明中根据版图设计规则确定边缘版图大小的示意图。
图3是本发明确定的截取模块边缘版图的示意图。
图4是本发明对提取的边缘版图DRC运算数据进行修复的示意图。
图5是进行模块边缘版图拼接的示意图。
图6是本发明芯片版图设计规则检查方法的流程图。
具体实施方式
本发明提供一种芯片版图设计规则检查方法，主要针对如图1所示的传统DRC检查流程中的第2步进行优化，即针对合并各个模块晶体管级版图的步骤，进行进一步的改进。
第1步，根据设计规则确定模块边缘版图的大小。如图2所示，根据版图设计规则中的最大尺寸确定边缘环的宽度，如阱或宽金属的设计规则定义。图2中所示的是某一实施例中，截取的某一版图模块的边缘部分，图2中上部是一模块的版图的全局样貌，因内部结构复杂无法展示仅示出一矩形框，图中下部是版图的局部放大图，显示版图左下角的形貌，放大后能显示出版图的一些细节，包括栅极、阱区、金属等等一些版图的基本结构。图3是模块的版图的局部示意图，其放大倍数略小于图2中的局部放大图，主要显示了模块的边缘版图的一部分，由于模块的边缘版图呈现一环状，因此也可以称之为边缘环版图。边缘环版图在后续步骤中用于与其他模块的版图进行对接。因为在模块与模块之间进行对接的状态中，各模块中心部分的版图并不参与也并不受影响，因此在拼接中可以忽略中心部分的版图，在验证中也无需再次对版图中心已经验证通过的版图数据进行重复验证，因此可以略去模块中心部分的版图，仅仅针对模块需要与周边模块进行对接进行变化调整的边缘环部分进行验证，可以大大省略计算量。
第2步，确定了需要截取的模块的边缘版图的宽度等信息后，提取包含全部有效层的边缘版图数据；即需要参与DRC运算的版图数据。具体是指IC制造所使用的GDSⅡ数据，包括N阱、P阱、有源区、多晶硅、通孔及金属等。提取这些数据将用于后续边缘版图之间的互相拼接。
第3步，检查并修复边缘版图中违反设计规则的版图数据；修复第2步中提取的边缘版图数据，保证边缘版图数据能通过设计规则检查；修复的边缘版图数据主要包括图形数据的最小面积、最小宽度、包含距离和外延距离，如图4所示。修复完成之后制作成IC制造用所用的GDSⅡ数据。
第4步，完成边缘版图制作，合并到芯片版图中运行DRC。如图5所示，图中左侧是原始的包含全部模块信息的版图，具有内部和边缘版图的信息，而右侧的合并版图仅在模块的边缘才产生数据，而模块内部的版图数据被省略，因为模块内部的版图数据在模块开发时已经完成了DRC验证，而在模块之间进行匹配拼接时，只有模块边缘的版图数据需要与邻近的模块边缘版图进行连接适配，因此会发生改变需要进行DRC验证，而模块内部的版图数据，即图5左侧版图中虚线框内部的版图结构不会被涉及，维持模块开发完成时的形态，所以，将模块内部版图数据在拼接后跳过DRC检查不会对整体结果有影响。
模块合并前，采用图形修正算法确保边缘版图内部数据无设计规则违反；模块合并后，边缘版图与其它模块的拼接部分为实际版图数据，保证芯片版图DRC完整验证。
本发明所述的快速检查大规模芯片版图设计规则的方法，以集成规模约为六百万个MOS管的存储器设计为例，采用层次化检查模式省时大约20分钟，平坦化检查模式省时可达10小时以上，如果是逻辑电路模块节省的时间将会更多。
以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种芯片版图设计规则检查方法，其特征在于：包含如下的步骤：
第1步，根据设计规则确定模块的边缘版图的大小；
第2步，提取模块的边缘版图数据；
第3步，检查并修复边缘版图中违反设计规则的版图数据；
第4步，完成边缘版图制作，合并到芯片版图中运行DRC。
2.如权利要求1所述的芯片版图设计规则检查方法，其特征在于：所述的模块是指具有特定功能、有由多个元器件组成的有确定结构、能被直接调用的功能电路的版图。
3.如权利要求1所述的芯片版图设计规则检查方法，其特征在于：所述的边缘版图是指模块的版图中，略去中心的核心区域后，与周围的版图进行拼接的、位于模块的版图边缘的版图，为模块的边缘版图。
4.如权利要求1所述的芯片版图设计规则检查方法，其特征在于：所述第1步中，模块的边缘版图的大小的确定方法，是根据版图设计规则中的规定的最大尺寸来确定边缘版图四周的宽度。
5.如权利要求1所述的芯片版图设计规则检查方法，其特征在于：所述第2步中，所述的边缘版图数据是指需要参与DRC运算的版图数据。
6.如权利要求1所述的芯片版图设计规则检查方法，其特征在于：所述第2步中，模块的版图数据具有多层，需要提取包含有全部有效层次的版图数据。
7.如权利要求1所述的芯片版图设计规则检查方法，其特征在于：所述的版图数据是指IC制造工艺中所使用的GDSⅡ数据，包括N阱、P阱、有源区、多晶硅、通孔及金属。
8.如权利要求1所述的芯片版图设计规则检查方法，其特征在于：所述第3步中，修复前一步骤提取的边缘版图数据，保证边缘版图数据能通过设计规则检查；修复的边缘版图数据主要包括图形数据的最小面积、最小宽度、包含距离和外延距离。
9.如权利要求1所述的芯片版图设计规则检查方法，其特征在于：模块合并前，采用图形修正算法确保边缘版图内部数据无设计规则违反；模块合并后，边缘版图与其它模块的拼接部分为实际版图数据，能保证芯片版图DRC完整验证。
10.如权利要求1所述的芯片版图设计规则检查方法，其特征在于：仅保留模块边缘版图数据，能减少参与DRC演算的数据量，达到减少DRC运行时间。
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