CN115587569A - 芯片版图的设计规则检查方法、系统及存储介质 - Google Patents
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- 238000013461 design Methods 0.000 title claims abstract description 47
- 238000000034 method Methods 0.000 title claims abstract description 31
- 238000003860 storage Methods 0.000 title claims abstract description 13
- 239000002184 metal Substances 0.000 claims abstract description 37
- 229910052751 metal Inorganic materials 0.000 claims abstract description 37
- 150000002739 metals Chemical class 0.000 claims abstract description 29
- 230000006870 function Effects 0.000 claims description 94
- 238000010586 diagram Methods 0.000 description 6
- 238000004891 communication Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000007689 inspection Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000010345 tape casting Methods 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
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Abstract
本发明揭示了一种芯片版图的设计规则检查方法、系统及存储介质，所述方法包括：在版图设计软件中生成版图文件，所述版图文件中包括若干栅极金属；采用判断函数遍历所有栅极金属，判断栅极金属的断栅情况及断栅种类，所述判断函数包括主判断函数和限制函数；输出违反结果，所述违反结果包括判断函数、断栅位置及断栅种类。本发明可以通过判断函数在版图设计软件中对版图文件的断栅情况和种类进行快速检查，避免了因断栅导致流片过程中断的情况，提高了流片成功率，缩短了流片时间，可以广泛应用于各种类型的芯片版图检查。
Description
技术领域
本发明属于集成电路中的版图设计技术领域，具体涉及一种芯片版图的设计规则检查方法、系统及存储介质。
背景技术
DRC(Design Rule Check)是针对版图设计进行的规则检查，主要目的是检査版图中所有因违反设计规则而引起潜在断路、短路或不良效应的物理验证过程。当需要制作一颗芯片时，最一开始的工作就是确定参数设计版图，但是在版图设计结束之后在去代工厂流片之前，一定要做的事情就是版图的设计规则检查(DRC)，运用合适的设计规则来对版图进行检查，然后得到违反结果，分析违反结果，所以说DRC就是设计芯片很重要的一步保障。
现在芯片制作离不开版图，版图设计离不开DRC，例如在GaN版图制作过程中，多根栅金属的并联已是行业内版图设计的标准，如此多根而且宽度极其小的栅金属在设计绘制过程中难以保证不出任何问题，比如说栅金属断栅、栅金属存在缺口等，从而影响器件最终制作出来的电流特性，栅极漏电增大。如果在制作光刻板的过程中没有及时发现这一微小错误，那么就会导致最终流片失败，需要重新制作光刻板，增加成本和周期。在如此多的栅金属并联情况下找出问题，并且用传统的DRC去验证无异于大海捞针，而DRC文件中的坐标数据千千万万，依靠人工无法全部逐一进行对比从而得到错误所在处，审查效率极低。
因此，针对上述技术问题，有必要提供一种芯片版图的设计规则检查方法、系统及存储介质。
发明内容
有鉴于此，本发明的目的在于提供一种芯片版图的设计规则检查方法、系统及存储介质。
为了实现上述目的，本发明一实施例提供的技术方案如下：
一种芯片版图的设计规则检查方法，所述方法包括：
在版图设计软件中生成版图文件，所述版图文件中包括若干栅极金属；
采用判断函数遍历所有栅极金属，判断栅极金属的断栅情况及断栅种类，所述判断函数包括主判断函数和限制函数；
输出违反结果，所述违反结果包括判断函数、断栅位置及断栅种类。
一实施例中，所述版图设计软件为ADS软件。
一实施例中，所述主函数为dve_drc(notch())<L，dve_drc()为用于构造规则的函数，notch()为检查同一多边形外边缘的函数，L为栅极金属宽度。
一实施例中，所述栅极金属宽度为0.1μm～10μm。
一实施例中，所述断栅种类包括完全断开的第一类断栅、未断开且有平行缺口的第二类断栅、及未断开且有不平行缺口的第三类断栅。
一实施例中，所述限制函数包括：
DVE_RN_SLOPE函数及DVE_RV_HORIZONTAL函数，用于将断栅种类约束为第一类断栅；和/或，
DVE_RN_EDGE_ANGLES函数及DVE_RV_PARALLEL函数，用于将断栅种类约束为第二类断栅；和/或，
DVE_RN_SEPARATE函数及DVE_RV_NOT_SEPARATE函数，用于将断栅种类约束为第三类断栅。
一实施例中，所述限制函数还包括用于限定判断上限值的DVE_RN_UPPE R_BOUND函数。
一实施例中，所述方法还包括：
在版图文件中对违反结果中的断栅位置进行标记。
本发明另一实施例提供的技术方案如下：
一种芯片版图的设计规则检查系统，所述系统包括：
版图生成单元，用于在版图设计软件中生成版图文件，所述版图文件中包括若干栅极金属；
断栅判断单元，用于采用判断函数遍历所有栅极金属，判断栅极金属的断栅情况及断栅种类，所述判断函数包括主判断函数和限制函数；
结果输出单元，用于输出违反结果，所述违反结果包括判断函数、断栅位置及断栅种类。
本发明又一实施例提供的技术方案如下：
一种机器可读存储介质，其存储有可执行指令，当所述指令被执行时使得所述机器执行上述的设计规则检查方法。
本发明具有以下有益效果：
本发明可以通过判断函数在版图设计软件中对版图文件的断栅情况和种类进行快速检查，避免了因断栅导致流片过程中断的情况，提高了流片成功率，缩短了流片时间，可以广泛应用于各种类型的芯片版图检查。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明中芯片版图设计规则检查方法的流程示意图；
图2为本发明中芯片版图设计规则检查系统的模块示意图；
图3为本发明一具体实施例中GaN功率器件版图的示意图；
图4为本发明一具体实施例中三通类型断栅的示意图；
图5为本发明一具体实施例中三处断栅位置的定位示意图。
具体实施方式
为了使本技术领域的人员更好地理解本发明中的技术方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
参图1所示，本发明公开了一种芯片版图的设计规则检查方法，该方法包括：
在版图设计软件中生成版图文件，所述版图文件中包括若干栅极金属；
采用判断函数遍历所有栅极金属，判断栅极金属的断栅情况及断栅种类，所述判断函数包括主判断函数和限制函数；
输出违反结果，所述违反结果包括判断函数、断栅位置及断栅种类。
参图2所示，本发明还公开了一种芯片版图的设计规则检查系统，该系统包括：
版图生成单元，用于在版图设计软件中生成版图文件，所述版图文件中包括若干栅极金属；
断栅判断单元，用于采用判断函数遍历所有栅极金属，判断栅极金属的断栅情况及断栅种类，所述判断函数包括主判断函数和限制函数；
结果输出单元，用于输出违反结果，所述违反结果包括判断函数、断栅位置及断栅种类。
以下结合具体实施例对本发明作进一步说明。
本实施例中的芯片版图的设计规则检查方法具体包括以下步骤：
S1、在版图设计软件中生成版图文件。
本实施例中的版图设计软件为ADS(Advanced Design System)软件，是Agilent公司专门为RF工程师及DSP工程师专门开发的EDA工具，是使用最多的射频微波电路和通信系统仿真软件，主要应用于射频和微波电路的设计、MMIC和RFIC的设计、通信系统的设计、数字逻辑和DSP设计等。
版图文件可以直接在ADS软件中绘制，也可以将现有的版图文件导入ADS软件中。
具体地，本实施例中直接在ADS软件中绘制GaN功率器件版图文件，参图3所示，版图总宽度Wg＝90mm，栅极宽度Wfinger＝1000μm，栅极金属宽度L＝1μm，总共有92根栅极金属并联。
S2采用判断函数遍历所有栅极金属，判断栅极金属的断栅情况及断栅种类。
在ADS软件里设计代码做DRC，因为绘制版图文件的时候，原本同一层之间是存在间隔的，所以用传统的函数配置检查并不可行，会导致检查出来无用的错误量太多，还需要一个个对应进行选择错误来做修改，耗费大量的时间和人力，增加了流片时间。本发明旨在设计的高效率的配置代码，针对专门DRC断栅问题，利用特定的函数来进行运算，使得DRC运行错误结果具有有针对性。
参图4所示，本发明中的断栅种类包括3中情况：
1、第一类断栅，完全断开，具体如图4中a所示；
2、第二类断栅，未断开且有平行缺口，具体如图4中b所示；
3、第三类断栅，未断开且有不平行缺口，具体如图4中c所示。
其中，本发明中的判断函数包括主判断函数和限制函数，以下针对主函数和限制函数进行详细说明。
主函数包括：
dve_drc()函数，用于构造规则的DRC rule函数，与导出层一起使用时产生DRC错误，为多步骤规则生成临时工作层；
notch()函数，检查同一多边形的外边缘，因为每一条栅极金属是连起来的，所以属于同一多边形，可用于此判断。
限制函数包括：
DVE_RN_SLOPE函数及DVE_RV_HORIZONTAL函数，带有SLOPE限定符HORIZONTAL的notch()函数将检查约束到水平边。SLOPE限定符适用于所有输入层，DVE_RV_HORIZONTAL限定符用于约束到水平方向的边，两条被判断的边可平行也可不平行；
DVE_RN_EDGE_ANGLES函数及DVE_RV_PARALLEL函数，其中，DVE_RN_EDGE_ANGLE函数用于将选定边约束为平行、非平行、垂直或非垂直，DVE_RV_PARALLEL限定符用于仅选择平行边；
DVE_RN_SEPARATE函数及DVE_RV_NOT_SEPARATE函数，确定如何检查相邻边，相邻边共享一个公共顶点。DVE_RN_SEPARATE函数为这次判断的主函数，DVE_RV_NOT_SEPARATE仅适用于相交边。
DVE_RN_UPPER_BOUND函数，用于限定判断上限值，例如限定为100μm。
具体地，本实施例中的主函数为dve_drc(notch())<L，栅极金属宽度L＝1μm。
由于简单的主函数判断命令输出的是所有的error，所以需要增加特殊的限制函数加以处理，而限制函数可以给主函数增加限制条件，不会输出无效的违规结果。
通过DVE_RN_SLOPE函数及DVE_RV_HORIZONTAL函数，将本次检查约束到水平边，可以检查水平方向的边与边之间的距离，即可将断栅种类约束为第一类断栅。示例性地，设计的DRC程序代码如下：
lyr_error+＝dve_drc(notch(lyr_cond_drawing)<1.00,
"rule L2.5:Spacing between p-Gate must be>＝1.00",
DVE_RN_SLOPE,DVE_RV_HORIZONTAL)；
lyr_error+＝dve_drc(notch(lyr_cond_drawing)>＝1.0,
"rule L2.6:Spacing between p-Gate must be<1.00",
DVE_RN_SLOPE,DVE_RV_HORIZONTAL,DVE_RN_UPPER_BOUND,100).通过DVE_RN_EDGE_ANGLES函数及DVE_RV_PARALLEL函数，将本次检查约束仅到平行边，即可将断栅种类约束为第二类断栅。示例性地，设计的DRC程序代码如下：
lyr_error+＝dve_drc(notch(lyr_cond_drawing)<1.00,
"rule L2.1:Spacing between p-Gate must be>＝1.00",
DVE_RN_EDGE_ANGLES,DVE_RV_PARALLEL)；
lyr_error+＝dve_drc(notch(lyr_cond_drawing)>＝1.0,
"rule L2.2:Spacing between p-Gate must be<1.00",
DVE_RN_EDGE_ANGLES,DVE_RV_PARALLEL,DVE_RN_UPPER_BOUND,100).
通过DVE_RN_SEPARATE函数及DVE_RV_NOT_SEPARATE函数，将本次检查约束到相交边，即可将断栅种类约束为第三类断栅，属于相交情况，所以使用相交修饰函数，DVE_RN_UPPER_BOUND函数可以限定判断上限值。示例性地，设计的DRC程序代码如下：
lyr_error+＝dve_drc(notch(lyr_cond_drawing)<1.00,
"rule L2.3:Spacing between p-Gate must be>＝1.00",
DVE_RN_SEPARATE,DVE_RV_NOT_SEPARATE)；
lyr_error+＝dve_drc(notch(lyr_cond_drawing)>＝1.0,
"rule L2.4:Spacing between p-Gate must be<1.00",
DVE_RN_SEPARATE,DVE_RV_NOT_SEPARATE,DVE_RN_UPPER_BOUND,100).
设计DRC程序逻辑是给定一个中间数值，因为GaN功率器件栅极设计宽度一般为1μm，所以以1μm为标准，设计左右值，取大于且等于1μm时，上限值给定100μm，因为超过100μm基本用肉眼可以识别出来错误，DRC配置输出判断lyr_error；取小于1μm时，DRC配置输出判断lyr_error。这样设计使得无论存在哪一个断栅最小值，都能判断输出error，可以快速验证GaN功率器件版图断栅。
S3、输出违反结果，违反结果包括判断函数、断栅位置及断栅种类。
示例性地，本实施例中违反结果中有三处error，正好对应三个错误位置，同时输出了三个错误位置的坐标。
最终的输出结果如下：
Error Summary
rule L2.1:Spacing between p-Gate must be>＝1.00 1
rule L2.4:Spacing between p-Gate must be<1.00 1
rule L2.5:Spacing between p-Gate must be>＝1.00 1其中，rule L2.1对应第二种断栅且距离<1提示错误1个，对应图5中b处；rule L2.4对应第三种断栅且距离>＝1提示错误1个，对应图5中c处；rule L2.5对应第一种断栅且距离<1提示错误1个，对应图5中a处。具体输出的违反结果Errors为：
rule L2.1:Spacing between p-Gate must be>＝1.00
(-0.585,78.706)
rule L2.4:Spacing between p-Gate must be<1.00
(19.314,76.925)
rule L2.5:Spacing between p-Gate must be>＝1.00
(9.189,76.437)
进一步地，在版图文件中对违反结果中的断栅位置进行标记，从而能够准确快速定位错误位置，参图5所示，对本实施例中三处error位置进行高亮定位。
应当理解的是，本实施例中以栅极金属宽度1μm、判断上限值100μm为例进行说明，在其他实施例中可以根据版图设置为其他值。
由以上技术方案可以看出，本发明具有以下优点：
本发明可以通过判断函数在版图设计软件中对版图文件的断栅情况和种类进行快速检查，避免了因断栅导致流片过程中断的情况，提高了流片成功率，缩短了流片时间，可以广泛应用于各种类型的芯片版图检查。
本发明还公开了一种机器可读存储介质，其存储有可执行指令，当指令被执行时使得机器执行上述的设计规则检查方法。
具体地，可以提供配有可读存储介质的系统或者装置，在该可读存储介质上存储着实现上述实施例中任一实施例的功能的软件程序代码，且使该系统或者装置的计算机或处理器读出并执行存储在该可读存储介质中的指令。
在这种情况下，从可读介质读取的程序代码本身可实现上述实施例中任何一项实施例的功能，因此机器可读代码和存储机器可读代码的可读存储介质构成了本说明书的一部分。
可读存储介质的实施例包括软盘、硬盘、磁光盘、光盘(如CD-ROM、CD-R、CD-RW、DVD-ROM、DVD-RAM、DVD-RW、DVD-RW)、磁带、非易失性存储卡和ROM。可选择地，可以由通信网络从服务器计算机上或云上下载程序代码。
本领域技术人员应当理解，上面公开的各个实施例可以在不偏离发明实质的情况下做出各种变形和修改。因此，本说明书的保护范围应当由所附的权利要求书来限定。
需要说明的是，上述各流程和各系统结构图中不是所有的步骤和单元都是必须的，可以根据实际的需要忽略某些步骤或单元。各步骤的执行顺序不是固定的，可以根据需要进行确定。上述各实施例中描述的装置结构可以是物理结构，也可以是逻辑结构，即，有些单元可能由同一物理客户实现，或者，有些单元可能分由多个物理客户实现，或者，可以由多个独立设备中的某些部件共同实现。
以上各实施例中，硬件单元或模块可以通过机械方式或电气方式实现。例如，一个硬件单元、模块或处理器可以包括永久性专用的电路或逻辑(如专门的处理器，FPGA或ASIC)来完成相应操作。硬件单元或处理器还可以包括可编程逻辑或电路(如通用处理器或其它可编程处理器)，可以由软件进行临时的设置以完成相应操作。具体的实现方式(机械方式、或专用的永久性电路、或者临时设置的电路)可以基于成本和时间上的考虑来确定。
上面结合附图阐述的具体实施方式描述了示例性实施例，但并不表示可以实现的或者落入权利要求书的保护范围的所有实施例。在整个本说明书中使用的术语“示例性”意味着“用作示例、实例或例示”，并不意味着比其它实施例“优选”或“具有优势”。出于提供对所描述技术的理解的目的，具体实施方式包括具体细节。然而，可以在没有这些具体细节的情况下实施这些技术。在一些实例中，为了避免对所描述的实施例的概念造成难以理解，公知的结构和装置以框图形式示出。
本公开内容的上述描述被提供来使得本领域任何普通技术人员能够实现或者使用本公开内容。对于本领域普通技术人员来说，对本公开内容进行的各种修改是显而易见的，并且，也可以在不脱离本公开内容的保护范围的情况下，将本文所对应的一般性原理应用于其它变型。因此，本公开内容并不限于本文所描述的示例和设计，而是与符合本文公开的原理和新颖性特征的最广范围相一致。
Claims (10)
1.一种芯片版图的设计规则检查方法，其特征在于，所述方法包括：
在版图设计软件中生成版图文件，所述版图文件中包括若干栅极金属；
采用判断函数遍历所有栅极金属，判断栅极金属的断栅情况及断栅种类，所述判断函数包括主判断函数和限制函数；
输出违反结果，所述违反结果包括判断函数、断栅位置及断栅种类。
2.根据权利要求1所述的芯片版图的设计规则检查方法，其特征在于，所述版图设计软件为ADS软件。
3.根据权利要求2所述的芯片版图的设计规则检查方法，其特征在于，所述主函数为dve_drc(notch())<L，dve_drc()为用于构造规则的函数，notch()为检查同一多边形外边缘的函数，L为栅极金属宽度。
4.根据权利要求3所述的芯片版图的设计规则检查方法，其特征在于，所述栅极金属宽度为0.1μm～10μm。
5.根据权利要求2所述的芯片版图的设计规则检查方法，其特征在于，所述断栅种类包括完全断开的第一类断栅、未断开且有平行缺口的第二类断栅、及未断开且有不平行缺口的第三类断栅。
6.根据权利要求5所述的芯片版图的设计规则检查方法，其特征在于，所述限制函数包括：
DVE_RN_SLOPE函数及DVE_RV_HORIZONTAL函数，用于将断栅种类约束为第一类断栅；和/或，
DVE_RN_EDGE_ANGLES函数及DVE_RV_PARALLEL函数，用于将断栅种类约束为第二类断栅；和/或，
DVE_RN_SEPARATE函数及DVE_RV_NOT_SEPARATE函数，用于将断栅种类约束为第三类断栅。
7.根据权利要求5所述的芯片版图的设计规则检查方法，其特征在于，所述限制函数还包括用于限定判断上限值的DVE_RN_UPPER_BOUND函数。
8.根据权利要求1所述的芯片版图的设计规则检查方法，其特征在于，所述方法还包括：
在版图文件中对违反结果中的断栅位置进行标记。
9.一种芯片版图的设计规则检查系统，其特征在于，所述系统包括：
版图生成单元，用于在版图设计软件中生成版图文件，所述版图文件中包括若干栅极金属；
断栅判断单元，用于采用判断函数遍历所有栅极金属，判断栅极金属的断栅情况及断栅种类，所述判断函数包括主判断函数和限制函数；
结果输出单元，用于输出违反结果，所述违反结果包括判断函数、断栅位置及断栅种类。
10.一种机器可读存储介质，其存储有可执行指令，当所述指令被执行时使得所述机器执行如权利要求1至9中任一所述的设计规则检查方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| CN115587569A true CN115587569A (zh) | 2023-01-10 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202211281977.6A Active CN115587569B (zh) | 2022-10-19 | 2022-10-19 | 芯片版图的设计规则检查方法、系统及存储介质 |
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|---|---|---|---|---|
| CN117391043A (zh) * | 2023-12-12 | 2024-01-12 | 北京象帝先计算技术有限公司 | 天线效应检测方法、装置、电子设备及存储介质 |
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