CN109344564B - 一种获取Power MOS版图设计全貌的方法 - Google Patents

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Abstract

一种获取Power MOS版图设计全貌的方法，包括以下步骤：1）在不切分Power MOS管的情况下提取源端和漏端覆盖区域之外的M1电阻；2）切分Power MOS管，提取参数信息；3）提取Power MOS版图设计中的特定参数的拓扑信息；4）将参数的拓扑信息输入SPICE进行仿真。本发明能够获取整个Power MOS版图设计的I‑V特性（电压电流特性），即得到了整个Power MOS版图设计的特性全貌，为Power IC可靠性分析提供了依据。

Description

一种获取Power MOS版图设计全貌的方法
技术领域
本发明涉及EDA工具中的版图设计领域，特别涉及一种获取Power MOS版图设计全貌的方法，通过对大规模功率MOS管（Power MOS）进行切分的方法，提取分布在Power MOS版图中所有metal、via、contact、diffusion，相较于传统提取方法，更能反应Power MOS版图设计全貌。
背景技术
如何模拟Power IC产品的真实工作状态，提高Power IC产品的可靠性和良率是Power IC设计者始终面临的难题。传统RC提取方案无法满足Power IC设计者了解Power IC的全貌的需求。Power IC模块具有形状特殊、面积大、设计符合DRC/LVS规则但依然失效、精确的电压电流仿真难以用传统RC提取和仿真器来完成、分析迭代周期长等特点，导致在无保证精度和速度的解决方案情况下，Power IC设计也无法预测Power IC产品的可靠性和性能，设计风险和产品开发周期风险并存。Power IC设计的可靠性问题以及无法获取的真实状态主要是由大面积的Power MOS版图造成的，所以如何获得Power MOS版图的全貌就成为Power IC设计的关键。
因而，亟需一种能够获得Power MOS版图的全貌的方法。
发明内容
为了解决现有技术存在的不足，本发明的目的在于提供一种获取Power MOS版图设计全貌的方法，利用切分Power MOS管的方式，提取分布在Power MOS版图中所有metal、via、contact、diffusion细节，获得Power MOS版图全貌，用SPICE仿真器对包含所有细节的网络拓扑进行仿真，获取整个Power MOS版图设计的I-V特性（电压电流特性），即得到了整个Power MOS版图设计的特性全貌，为Power IC可靠性分析提供了依据。
为实现上述目的，本发明提供的获取Power MOS版图设计全貌的方法，包括以下步骤：
1）在不切分Power MOS管的情况下提取源端和漏端覆盖区域之外的M1电阻；
2）切分Power MOS管，提取参数信息；
3）提取Power MOS版图设计中的特定参数的拓扑信息；
4）将参数的拓扑信息输入SPICE进行仿真。
进一步地，在步骤2）中，切分Power MOS管，EDA工具为MOS管建立虚拟的源端和漏端。
进一步地，所述步骤2）中提取的参数信息包括建立的虚拟的源端和漏端处的参数信息，所述参数信息包括metal、contact、diffusion、via。
进一步地，所述参数信息进一步包括源端和漏端覆盖区域之外的M1。
更进一步地，所述步骤4）中的仿真结果为版图设计拓扑结构每一处的电压电流特性。
为实现上述目的，本发明还提供一种计算机可读存储介质，其上存储有计算机指令，所述计算机指令运行时执行上述的获取Power MOS版图设计全貌的方法的步骤。
本发明提供Power MOS管切分思路，提取Power MOS版图设计中所有的metal、via、contact拓扑信息，获取Power MOS版图设计全貌，然后结合仿真器对此拓扑进行SPICE精确无损仿真，获得metal、via、contact、diffusion以及MOS管的I-V特性，从而得到整个PowerMOS版图设计的特性全貌。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。
附图说明
附图用来提供对本发明的进一步理解，并且构成说明书的一部分，并与本发明的实施例一起，用于解释本发明，并不构成对本发明的限制。在附图中：
图1为根据本发明的获取Power MOS版图设计全貌的方法的流程图；
图2为根据本发明的实施方式的Power MOS不切分示意图；
图3为根据本发明的实施方式的Power MOS切分示意图；
图4为根据本发明的实施方式的Power MOS的I-V特性分布示意图。
具体实施方式
以下结合附图对本发明的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。
图1为根据本发明的获取Power MOS版图设计全貌的方法的流程图，下面将参考图1，对本发明的获取Power MOS版图设计全貌的方法进行详细描述。
首先，在步骤101，在不切分Power MOS管的情况下提取源端和漏端覆盖区域之外的M1电阻。
图2为根据本发明的实施方式的Power MOS不切分示意图，如图2所示，不切分MOS管，MOS管的源端和漏端就是版图上淡灰色区域所覆盖区域。按照不切分模式，对于淡灰色区域里面的metal、CT(contact)、diffusion都不做提取，只提取源端和漏端覆盖区域之外的M1电阻，作为对比内容。如果淡灰色区域内有更多层次的via、metal，同样不被提取。
在步骤102，切分Power MOS管。
在该步骤中，切分MOS管，EDA工具会为MOS管建立虚拟的源端和漏端。图3为根据本发明的实施方式的Power MOS切分示意图，如图3所示，粗黑色线框区域以外的淡灰色区域内metal、CT(contact)、diffusion也会被提取出来，如果有更多层次的via、metal，也是同样被提出来。当然，源端和漏端覆盖区域之外的M1以及更多的层次也都会被提出来。
在该步骤中，切分Power MOS，提取Power MOS内部连接网络。
在步骤103，提取Power MOS版图设计中的特定参数的拓扑信息。
按照图3以及步骤102对整个Power MOS版图切分以完成整个拓扑的提取，获得特定参数的拓扑信息。该特定参数的拓扑信息，包括，获得Power MOS有源区域内的metal，via，contact，diffusion电阻网络。
在步骤104，将参数的拓扑信息输入仿真电路模拟器（SPICE）进行仿真。
按照步骤103获得的拓扑进行SPICE仿真，获得反映整体版图设计各处细节的I-V特性，从而获得类似于如图4所示的可供于进行可靠性分析的分布图。
在该步骤中，通过SPICE精确无损仿真获取Power MOS版图设计全拓扑结构的I-V特性。
可以看出，本发明在执行获取Power MOS 全貌的过程中，EDA工具分别执行切分Power MOS提取整个版图设计拓扑结构，导出整个拓扑结构给SPICE仿真器，SPICE仿真器对此拓扑进行精确无损仿真，获得每一处的电压电流特性，然后把仿真结果传递给可视化工具，展现Power MOS版图设计特性全貌，为Power MOS版图设计可靠性分析提供依据。
本发明还提供了一种计算机可读存储介质，其上存储有计算机指令，所述计算机指令运行时执行上述的一种获取Power MOS版图设计全貌的方法的步骤，所述一种获取Power MOS版图设计全貌的方法参见前述部分的介绍，不再赘述。
本领域普通技术人员可以理解：以上所述仅为本发明的优选实施例而已，并不用于限制本发明，尽管参照前述实施例对本发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (2)

1.一种获取Power MOS版图设计全貌的方法，其特征在于，包括以下步骤：
1）在不切分Power MOS管的情况下提取源端和漏端覆盖区域之外的电阻；
2）切分Power MOS管，为其建立虚拟的源端和漏端，提取参数信息，其中提取的参数信息包括建立的虚拟的源端和漏端处的参数信息，所述参数信息包括metal、contact、diffusion、via和源端和漏端覆盖区域之外的电阻；
3）提取Power MOS版图设计中特定参数的拓扑信息，获得Power MOS有源区域内的metal、via、contact，及diffusion电阻网络；
4）将特定参数的拓扑信息输入到SPICE进行仿真，仿真结果为版图设计拓扑结构每一处的电压电流特性。
2.一种计算机可读存储介质，其上存储有计算机指令，其特征在于，所述计算机指令运行时执行权利要求1所述的获取Power MOS版图设计全貌的方法的步骤。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113067471B (zh) * 2021-04-08 2022-04-08 北京华大九天科技股份有限公司 一种pwm逻辑高低电平切换区域的电流监控方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103904891A (zh) * 2014-04-04 2014-07-02 燕山大学 一种双输入buck直流变换器及其控制系统
CN104112431A (zh) * 2014-07-21 2014-10-22 康佳集团股份有限公司 使用单片机实现多路背光驱动的电路及其驱动方法
US8907380B1 (en) * 2013-06-28 2014-12-09 Korea Advanced Institute Of Science Radiation tolerant dummy gate-assisted n-MOSFET, and method and apparatus for modeling channel of semiconductor device
CN104915528A (zh) * 2015-07-15 2015-09-16 中国科学院微电子研究所 集成电路的版图设计方法、版图设计系统和制作方法
CN105787145A (zh) * 2014-12-24 2016-07-20 钜泉光电科技(上海)股份有限公司 一种提升模拟版图后端验证可靠性的方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8907380B1 (en) * 2013-06-28 2014-12-09 Korea Advanced Institute Of Science Radiation tolerant dummy gate-assisted n-MOSFET, and method and apparatus for modeling channel of semiconductor device
CN103904891A (zh) * 2014-04-04 2014-07-02 燕山大学 一种双输入buck直流变换器及其控制系统
CN104112431A (zh) * 2014-07-21 2014-10-22 康佳集团股份有限公司 使用单片机实现多路背光驱动的电路及其驱动方法
CN105787145A (zh) * 2014-12-24 2016-07-20 钜泉光电科技(上海)股份有限公司 一种提升模拟版图后端验证可靠性的方法
CN104915528A (zh) * 2015-07-15 2015-09-16 中国科学院微电子研究所 集成电路的版图设计方法、版图设计系统和制作方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
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一种新型的SOI MOSFET衬底模型提取方法;周文勇，等;《电子器件》;20161231;第1302-1308页 *

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