CN112597724B - 基于risc-v的芯片设计方法、导航芯片及接收机 - Google Patents

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Abstract

本发明公开了一种基于RISC‑V的芯片设计方法，包括将芯片内部分为电源部分、大系统部分和小系统部分；电源部分供电；在大系统部分设计主核、大系统总线桥和若干个大系统子模块，用于完成芯片的所有功能；在小系统部分设计RISC‑V核、小系统总线桥和若干个小系统子模块，用于功耗管理和主核掉电后的辅助工作；大系统总线桥和小系统总线桥连接并进行通信和数据交互。本发明还公开了一种采用所述基于RISC‑V的芯片设计方法进行设计的导航芯片。本发明还公开了一种包括所述导航芯片和基于RISC‑V的芯片设计方法的接收机。本发明能够有效降低芯片功耗，而且通用性高、可靠性好。

Description

基于RISC-V的芯片设计方法、导航芯片及接收机
技术领域
本发明属于芯片设计领域，具体涉及一种基于RISC-V的芯片设计方法、导航芯片及接收机。
背景技术
随着经济技术的发展，芯片设计已经得到了广泛的发展。随着工艺特征尺寸的缩小以及复杂度的提高，芯片单位面积上的功耗密度急剧上升，已经达到封装、散热、以及底层设备所能支持的极限；散热问题、可靠性问题也要求IC的功耗越小越好。对现在流行的移动设备，SoC设计的复杂度越来越大，而对于功耗的要求也越来越高。在芯片设计行业中，低功耗技术层出不穷，各大芯片公司的重视程度也越来越高，系统的低功耗设计及其IC的低功耗设计，是其技术的关键。
随着设计复杂性的加深和IC性能的提高，单片集成芯片的功耗呈现逐年上升趋势；而在高性能处理器中，功耗问题尤其突出。尽管采用了各种制冷措施来维持系统的正常运行，但功耗转化的焦耳热将对电路性能产生很大影响。此外，功耗的上升意味着电迁移率的增加。当芯片温度上升到一定程度时，电路将无法正常工作；这将直接影响到复杂系统的性能并进而损害整个系统的可靠性。尤其对那些生命周期长和可靠性要求高的电子产品，功耗的挑战已经十分严重。
传统的降低功耗的方法主要有：A. 门控时钟技术（Clock Gating）：这种技术对于代码风格有一定的要求，一旦Coding Style满足要求后，比如RTL代码中通过条件选择来实现使能信号，综合工具在逻辑综合过程中会自动翻译为门控时钟。B. 多阈值电压技术（Multi-Threshold）：因为不同阈值电压Vth对应的器件其Leakage差异很大；工艺厂商按照标准单元的特性根据阈值电压的不同分为HVT、RVT和LVT，其中，HVT静态功耗最低，用于减低静态功耗的设计中；LVT速度最快，用于高速设计；RVT则用于大多数设计。随之而来的问题便是在性能（Performance）和功耗（Power）之间的的权衡。C. 动态频率调节技术（DFS）：该技术可以动态的调节模块的工作频率，比如动态调节CPU的工作频率，当CPU负载较重，对运算要求较高时，可以采用高频率；当CPU处于空闲或者睡眠状态时，切换到较低的工作频率下，从而达到降低功耗的目的。
传统降低功耗的方法，在很多IC设计公司已经当做一种规范和标准去执行，但是，随着技术的发展和设备的要求，传统的降低功耗方法已经不足以满足人们对于低功耗的追求。
发明内容
本发明的目的之一在于提供一种通用性高、可靠性好、而且能够有效降低芯片功耗的基于RISC-V的芯片设计方法。
本发明的目的之二在于提供一种采用所述基于RISC-V的芯片设计方法所设计的导航芯片。
本发明的目的之三在于提供一种包括了所述基于RISC-V的芯片设计方法和导航芯片的接收机。
本发明提供的这种基于RISC-V的芯片设计方法，包括如下步骤：
S1. 将芯片内部分为电源部分、大系统部分和小系统部分；
S2. 电源部分给所设计的芯片供电；
S3. 在大系统部分设计主核、大系统总线桥和若干个大系统子模块；主核和若干个大系统子模块通过大系统总线桥连接；大系统部分用于完成所设计的芯片的所有功能；
S4. 在小系统部分设计RISC-V核、小系统总线桥和若干个小系统子模块；RISC-V核和若干个小系统子模块通过小系统总线桥连接；小系统部分用于功耗管理和主核掉电后的辅助工作；
S5. 大系统总线桥和小系统总线桥连接，用于大系统部分和小系统部分之间的通信和数据交互；
所设计的芯片上电时，主核通过BOOTROM启动，RISC-V核处于复位状态；在使用RISC-V核之前，主核将RISC-V核执行的程序搬运到小系统部分进行存储；并在需要RISC-V核工作时，主核释放RISC-V核的复位信号，此时RISC-V核从小系统部分取出执行的程序，并执行。
大系统部分的主核、大系统总线桥和各个大系统子模块，均采用相互独立的电源域供电；小系统部分采用统一的电源域供电；大系统部分所采用的各个电源域均相互独立；小系统部分所采用的电源域与大系统部分所采用的各个电源域均相互独立。
所设计的芯片上电时，仅对大系统部分上电且保证小系统部分不上电；在大系统部分验证完成后，再对小系统部分进行上电；待小系统部分运行稳定后，再采用小系统部分进行功耗管理和主核掉电后的辅助工作。
所述的若干个小系统子模块，具体包括小系统存储子模块和小系统通信子模块；小系统存储子模块用于存储RISC-V核的执行程序；小系统通信子模块用于在主核掉电后的辅助工作时，与外部进行数据通信和数据交互。
所述的小系统存储子模块为SRAM。
所述的所设计的芯片上电时，主核通过BOOTROM启动，RISC-V核处于复位状态；在使用RISC-V核之前，主核将RISC-V核执行的程序搬运到小系统部分进行存储；并在需要RISC-V核工作时，主核释放RISC-V核的复位信号，此时RISC-V核从小系统部分取出执行的程序，并执行，具体为所设计的芯片上电时，主核通过BOOTROM启动，RISC-V核处于复位状态；在使用RISC-V核之前，主核将RISC-V核执行的程序搬运到小系统部分的小系统存储子模块中；并在需要RISC-V核工作时，主核释放RISC-V核的复位信号，此时RISC-V核从小系统存储子模块中取址并执行。
所述的大系统总线桥和小系统总线桥连接，用于大系统部分和小系统部分之间的通信和数据交互，具体为大系统总线桥和小系统总线桥连接，并采用中断机制实现大系统部分和小系统部分之间的通信和数据交互。
当所设计的芯片的计算量满足设定要求时，芯片采用RISC-V核代替主核进行芯片的所有控制操作，并将主核断电。
本发明还提供了一种导航芯片，该导航芯片采用所述基于RISC-V的芯片设计方法所设计。
本发明还提供一种包括了接收机，该接收机包括了所述的导航芯片，同时该导航芯片采用所述的基于RISC-V的芯片设计方法进行设计。
本发明提供的这种基于RISC-V的芯片设计方法、导航芯片及接收机，采用RISC-V核与主核形成异构多核的方式，给出了一种通用的降低芯片功耗的方法；本发明方法能够有效降低芯片功耗，而且通用性高、可靠性好。
附图说明
图1为本发明方法的方法流程示意图。
图2为本发明方法所设计的芯片的内部架构示意图。
具体实施方式
如图1所示为本发明方法的方法流程示意图，如图2所示则为本发明方法所设计的芯片的内部架构示意图：本发明提供的这种基于RISC-V的芯片设计方法，包括如下步骤：
S1. 将芯片内部分为电源部分、大系统部分和小系统部分；
S2. 电源部分给所设计的芯片供电；
S3. 在大系统部分设计主核、大系统总线桥和若干个大系统子模块；主核和若干个大系统子模块通过大系统总线桥连接；大系统部分用于完成所设计的芯片的所有功能；
主核可以采用主流高性能CPU，负责芯片的主要功能；
S4. 在小系统部分设计RISC-V核、小系统总线桥和若干个小系统子模块；RISC-V核和若干个小系统子模块通过小系统总线桥连接；小系统部分用于功耗管理和主核掉电后的辅助工作；
RISC-V核为一款仅支持IMA指令集的低功耗RISC-V核，负责芯片的功耗管理及主核掉电后的辅助工作；
在具体实施时，若干个小系统子模块包括小系统存储子模块和小系统通信子模块；小系统存储子模块用于存储RISC-V核的执行程序；小系统通信子模块用于在主核掉电后的辅助工作时，与外部进行数据通信和数据交互；
其中，小系统存储子模块为SRAM；
S5. 大系统总线桥和小系统总线桥连接，用于大系统部分和小系统部分之间的通信和数据交互；
具体为大系统总线桥和小系统总线桥连接，并采用中断机制实现大系统部分和小系统部分之间的通信和数据交互；主核和从核都可以通过总线桥访问另一个系统中的所有从设备，并通过地址重映射模块保证地址访问的正确性；主核和从核通信过程中，采用中断机制互访；
比如，某RISC-V核支持50个IRQ中断，一部分用来连接小系统的外设中断源，其它部分用来连接大系统中的中断源；大系统通过触发连接到从核的中断源，使从核进入中断服务程序（ISR），根据中断源的特定编号处理相应事物；例如，中断源1关闭大系统子模块1的电源；中断源2调整大系统子模块2的供电电压，等等。
具体实施时：
芯片采用异构多核设计。
大系统部分的主核、大系统总线桥和各个大系统子模块，均采用相互独立的电源域供电；小系统部分采用统一的电源域供电；大系统部分所采用的各个电源域均相互独立；小系统部分所采用的电源域与大系统部分所采用的各个电源域均相互独立；如图2所示，其中主核采用第一电源域供电，大系统总线桥采用第二电源域供电，大系统子模块1~大系统子模块N依次采用第三电源域供电，第四电源域供电，…，直至第N+2电源域供电；小系统部分则统一采用第N+3电源域供电；而且从第一电源域~第N+3电源域均为相互独立的电源域。
所设计的芯片上电时，主核通过BOOTROM启动，RISC-V核处于复位状态；在使用RISC-V核之前，主核将RISC-V核执行的程序搬运到小系统部分进行存储；并在需要RISC-V核工作时，主核释放RISC-V核的复位信号，此时RISC-V核从小系统部分取出执行的程序，并执行；具体实施时，所设计的芯片上电时，主核通过BOOTROM启动，RISC-V核处于复位状态；在使用RISC-V核之前，主核将RISC-V核执行的程序搬运到小系统部分的小系统存储子模块中；并在需要RISC-V核工作时，主核释放RISC-V核的复位信号，此时RISC-V核从小系统存储子模块中取址并执行。
当所设计的芯片的计算量满足设定要求时，芯片采用RISC-V核代替主核进行芯片的所有控制操作，并将主核断电；本部分技术方案，主要是为了进一步降低功耗：由于RISC-V核为一个支持IMA指令集的RISC-V核，相当于一个MCU的规模，也具备一定的运算处理能力，当整个系统的计算量需求降低，可以通过RISC-V核替代主核执行所有的控制管理操作，此时，主核可以处于完全断电的状态；因此可以进一步降低系统的功耗。
最后，所设计的芯片上电时，仅对大系统部分上电且保证小系统部分不上电；在大系统部分验证完成后，再对小系统部分进行上电；待小系统部分运行稳定后，再采用小系统部分进行功耗管理和主核掉电后的辅助工作；采用该部分技术方案的目的为：支持RISC-V指令集的CPU，是一种新鲜事物，目前仍处于快速发展期，以至于其生态也处于发展状态，验证不足够充分，可能存在风险。因此，为了增加设计的鲁棒性，设计中小系统处于单独的电源域；系统上电时，可以考虑旁路掉小系统，只有大系统上电，这样，既可以增加芯片的鲁棒性，又可以降低芯片的功耗。大系统充分验证无误后，可以开启小系统；待小系统功能稳定后，可以通过小系统部分管理整个系统的功耗。

Claims (6)

1.一种基于RISC-V的芯片设计方法，其特征在于包括如下步骤：
S1. 将芯片内部分为电源部分、大系统部分和小系统部分；
S2. 电源部分给所设计的芯片供电；
S3. 在大系统部分设计主核、大系统总线桥和若干个大系统子模块；主核和若干个大系统子模块通过大系统总线桥连接；大系统部分用于完成所设计的芯片的所有功能；
S4. 在小系统部分设计RISC-V核、小系统总线桥和若干个小系统子模块；RISC-V核和若干个小系统子模块通过小系统总线桥连接；小系统部分用于功耗管理和主核掉电后的辅助工作；
S5. 大系统总线桥和小系统总线桥连接，用于大系统部分和小系统部分之间的通信和数据交互；
所设计的芯片上电时，主核通过BOOTROM启动，RISC-V核处于复位状态；在使用RISC-V核之前，主核将RISC-V核执行的程序搬运到小系统部分进行存储；并在需要RISC-V核工作时，主核释放RISC-V核的复位信号，此时RISC-V核从小系统部分取出执行的程序，并执行；具体为所设计的芯片上电时，主核通过BOOTROM启动，RISC-V核处于复位状态；在使用RISC-V核之前，主核将RISC-V核执行的程序搬运到小系统部分的小系统存储子模块中；并在需要RISC-V核工作时，主核释放RISC-V核的复位信号，此时RISC-V核从小系统存储子模块中取址并执行；
大系统部分的主核、大系统总线桥和各个大系统子模块，均采用相互独立的电源域供电；小系统部分采用统一的电源域供电；大系统部分所采用的各个电源域均相互独立；小系统部分所采用的电源域与大系统部分所采用的各个电源域均相互独立；
若干个小系统子模块具体包括小系统存储子模块和小系统通信子模块；小系统存储子模块用于存储RISC-V核的执行程序；小系统通信子模块用于在主核掉电后的辅助工作时，与外部进行数据通信和数据交互；
当所设计的芯片的计算量满足设定要求时，芯片采用RISC-V核代替主核进行芯片的所有控制操作，并将主核断电。
2.根据权利要求1所述的基于RISC-V的芯片设计方法，其特征在于所设计的芯片上电时，仅对大系统部分上电且保证小系统部分不上电；在大系统部分验证完成后，再对小系统部分进行上电；待小系统部分运行稳定后，再采用小系统部分进行功耗管理和主核掉电后的辅助工作。
3.根据权利要求2所述的基于RISC-V的芯片设计方法，其特征在于所述的小系统存储子模块为SRAM。
4.根据权利要求1~3之一所述的基于RISC-V的芯片设计方法，其特征在于所述的大系统总线桥和小系统总线桥连接，用于大系统部分和小系统部分之间的通信和数据交互，具体为大系统总线桥和小系统总线桥连接，并采用中断机制实现大系统部分和小系统部分之间的通信和数据交互。
5.一种导航芯片，其特征在于采用权利要求1~4之一所述的基于RISC-V的芯片设计方法进行设计。
6.一种接收机，其特征在于包括了权利要求5所述的导航芯片，所述导航芯片采用权利要求1~4之一所述的基于RISC-V的芯片设计方法进行设计。
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