CN102571050A - 一种用于多时钟域的复位电路 - Google Patents

一种用于多时钟域的复位电路 Download PDF

Info

Publication number
CN102571050A
CN102571050A CN2010106202687A CN201010620268A CN102571050A CN 102571050 A CN102571050 A CN 102571050A CN 2010106202687 A CN2010106202687 A CN 2010106202687A CN 201010620268 A CN201010620268 A CN 201010620268A CN 102571050 A CN102571050 A CN 102571050A
Authority
CN
China
Prior art keywords
reset
reset circuit
clock
output
synchronous
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2010106202687A
Other languages
English (en)
Other versions
CN102571050B (zh
Inventor
田泽
蔡叶芳
郭蒙
李攀
杨海波
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xian Xiangteng Microelectronics Technology Co Ltd
Original Assignee
AVIC No 631 Research Institute
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by AVIC No 631 Research Institute filed Critical AVIC No 631 Research Institute
Priority to CN201010620268.7A priority Critical patent/CN102571050B/zh
Publication of CN102571050A publication Critical patent/CN102571050A/zh
Application granted granted Critical
Publication of CN102571050B publication Critical patent/CN102571050B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Electronic Switches (AREA)

Abstract

本发明的一种用于多时钟域的复位电路，所述复位电路包括异步复位电路；所述异步复位电路包括至少两个同步复位电路；其中一个同步复位电路的输出端与另一个同步复位电路的复位端连接；同步复位电路包括至少两个串联的触发器；所述触发器接收同一时钟信号和同一复位信号；其中一个触发器的输出端与另一个触发器的输入端连接。本发明可用于SoC/SoPC等多时钟域问题的复位，彻底解决目前设计电路时钟、复位日益复杂的问题，可以去除外部上电复位信号上的毛刺，去除毛刺的长短取决于延迟单元的选择和数目。

Description

一种用于多时钟域的复位电路
技术领域
本发明涉及一种用于多时钟域的复位电路，尤其涉及一种用于SoC/SoPC等电路实现的多时钟域复位电路结构。
背景技术
在目前的SoC、SoPC等设计中，模块的数量急剧增加，模块的时钟要求呈现多种多样的需求，如何保障在上电以及内部软复位后各个电路模块的逻辑都可以异步复位掉，并且保证模块内的电路可以实现同步复位，同时复位的撤销都在时钟的上升沿或者下降沿，以便保证在复位后采样内部数据可以采样到一致的复位后的值，而不出现有些数据是复位值而有些数据已经是复位后的值。现有技术中没有这样一种电路。
发明内容
为了解决现有的多时钟域芯片中的多个模块无法实现异步复位的技术问题，本发明提供一种用于多时钟域的复位电路。
本发明的技术解决方案：一种用于多时钟域的复位电路，其特殊之处在于：所述复位电路包括异步复位电路；所述异步复位电路包括至少两个同步复位电路；其中一个同步复位电路的输出端与另一个同步复位电路的复位端连接；同步复位电路包括至少两个串联的触发器；所述触发器接收同一时钟信号和同一复位信号；其中一个触发器的输出端与另一个触发器的输入端连接。
上述复位电路在异步复位电路的前端还连接有毛刺去除电路；所述毛刺去除电路包括延迟单元、逻辑或单元；所述延迟单元的输入端与逻辑或单元的第一输入端连接；所述逻辑或单元的第二输入端与延迟复位单元的输出端连接；所述逻辑或单元的输出端与所述同步电路的复位端连接。
上述的同步复位电路的复位包括上电复位nPOReset、上电复位延迟输入nPOReset_dly、JTAG复位输入nTRST和/或看门狗复位输入WDRST。
上述的同步复位电路的时钟信号包括AMBA总线APB总线时钟PCLK、AMBA总线AHB总线时钟HCLK、外部RTC时钟RTC_XTALI和/或系统时钟SYSCLK。
上述的同步复位电路的复位信号包括依序设置的时钟产生模块复位RSTDCM_n、APB总线复位输出RSTAPB_n、JTAG复位输出RSTJTAG_n、AHB总线复位输出RSTAHB_n、RTC复位输出RTC_RST_n和/或ARM处理器复位输出RSTC_n。
本发明的涉及的一种用于多时钟域的复位电路，可用于SoC/SoPC等多时钟域问题的复位，彻底解决目前设计电路时钟、复位日益复杂的问题，可以去除外部上电复位信号上的毛刺，去除毛刺的长短取决于延迟单元的选择和数目。
附图说明
图1为本发明的电路图；
图2为本发明的RSTAHB_n复位电路图；
图3为本发明的RSTAPB_n和RTC_RST_n复位电路图；
图4为本发明的RSTC_n复位电路图；
图5为本发明的RSTJTAG_n复位电路图。
具体实施方式
参见图1，本发明的用于多时钟域的复位电路，其较佳的实施方式是：
本发明的复位电路包括上电复位电路、异步复位电路和毛刺去除电路；其中本发明的上电复位电路是现有技术的连接结构，本发明的毛刺去除电路包括延迟单元、逻辑或单元；延迟单元的输入端连接上电复位；逻辑或单元的第一输入端与延迟单元的输入端共同连接上电复位；逻辑或单元的第二输入端与延迟复位单元的输出端连接；异步复位电路包括至少两个同步复位电路；逻辑或单元的输出端与同步电路的复位端连接；其中同步复位电路的输出端与另一个同步复位电路的复位端连接；同理，该另一个同步复位电路的输出端还可以连接其他的同步复位电路，由多个同步复位电路依次串接形成异步复位电路，实现同步复位电路之间的延时异步复位。本发明的同步复位电路包括至少两个串联的触发器；同一个同步复位电路内的触发器是接收同一时钟信号和同一复位信号；其中一个触发器的输出端与另一个触发器的输入端连接，如此可以串接多个触发器。
具体是：当延时单元的输入端输入上电复位nPOReset，经过延迟单元产生延迟复位信号nPOReset_dly，同时上电复位nPOReset(低有效)还与延迟复位信nPOReset_dly(低有效)信号通过逻辑或单元的两个输入端进入逻辑或单元进行或运算后，产生低有效的内部复位信号reset_all_n_tmp。在这个过程中，可以去除外部上电复位信号上的毛刺，去除毛刺的长短取决于延迟单元的选择和数目，而内部复位信号reset_all_n_tmp输入异步复位电路的触发器复位端，作为异步复位电路的同步复位电路中两个触发器的同步复位信号输入，该同步复位电路的输出端输出的信号作为另一个同步复位电路的触发器的同步复位信号输入，另一个同步复位电路信号接收到上一个同步复位电路的输出信号，实现同步复位电路之间的异步复位，而在同步复位电路内部的同步复位同步撤销的功能。
当还可以将输出的reset_all_n_tmp信号连接到时钟模块的复位RSTDCM_n上或者锁相环复位模块上，即reset_all_n_tmp低有效时，15位的计数器count_27k值为0，在复位撤销后，在SYSCLK的上升沿如果计数器使能信号有效，则每个时钟周期计数器值加1；计数器使能信号在计数器的计数值为二进制的″110_0111_1110_1000″时为无效，其余都有效。锁相环复位信号rst_pll266_n的值是count_en的逻辑反。本发明的内部信号reset_bus_n在内部软复位(复位整个芯片)、外部WDT复位输入WDRST、外部上电复位三者之一有效时有效。
参见图2，本发明的AHB总线输出RSTAHB_n复位的产生在PCLK时钟域产生APB总线的复位输出，然后使用此信号作为HCLK时钟域的异步复位信号产生复位输出。
参见图3、4，本发明还可以在APB总线输出RSTAPB_n复位的产生是在一个同步复位电路的PCLK时钟域产生复位输出作为另一个同步复位电路的复位信号，使用此信号作为RTC_XTALI时钟域的异步复位信号产生RTC_RST_n复位输出。RTC_RST_n复位再输出作为HCLK时钟域的异步复位信号产生RSTC_n复位输出。内部信号reset_cpu_n内部软复位(复位整个芯片)、内部软复位(只复位ARM处理器)、外部WDT复位输入、外部上电复位四者之一有效时有效。
参见图5，内部信号jtag_rst_n在nTRST信号或者复位ARM处理器时有效，RSTJTAG_n的时钟异步复位、同步撤销电路在HCLK时钟域产生RSTJTAG_n复位输出。
本发明的复位电路中，在同一芯片的异步复位电路可由多个同步复位连接组成，但是其所涉及的复位信号最好是按照时间先后顺序排列如：时钟产生模块复位RSTDCM_n、APB总线复位输出RSTAPB_n、JTAG复位输出RSTJTAG_n、AHB总线复位输出RSTAHB_n、RTC复位输出RTC_RST_n、ARM处理器复位输出RSTC_n，即时钟产生模块复位RSTDCM_n的同步复位电路的输出端连接APB总线复位输出RSTAPB_n的同步复位电路的复位端，APB总线复位输出RSTAPB_n的同步复位电路的输出端连接JTAG复位输出RSTJTAG_n同步复位电路的复位端等。
本发明的电路中，所涉及到的时钟有：AMBA总线APB总线时钟PCLK、AMBA总线AHB总线时钟HCLK、外部RTC时钟RTC_XTALI、以及系统时钟SYSCLK；所涉及到的复位有：上电复位nPOReset、上电复位延迟输入nPOReset_dly、JTAG复位输入nTRST、看门狗复位输入WDRST。

Claims (5)

1.一种用于多时钟域的复位电路，其特征在于：所述复位电路包括异步复位电路；所述异步复位电路包括至少两个同步复位电路；其中一个同步复位电路的输出端与另一个同步复位电路的复位端连接；所述同步复位电路包括至少两个串联的触发器；所述触发器接收同一时钟信号和同一复位信号；其中一个触发器的输出端与另一个触发器的输入端连接。
2.根据权利要求1所述的用于多时钟域的复位电路，其特征在于：所述复位电路在异步复位电路的前端还连接有毛刺去除电路；所述毛刺去除电路包括延迟单元、逻辑或单元；所述延迟单元的输入端与逻辑或单元的第一输入端连接；所述逻辑或单元的第二输入端与延迟复位单元的输出端连接；所述逻辑或单元的输出端与所述同步电路的复位端连接。
3.根据权利要求1或2所述的用于多时钟域的复位电路，其特征在于：所述的同步复位电路的复位包括上电复位nPOReset、上电复位延迟输入nPOReset_dly、JTAG复位输入nTRST和/或看门狗复位输入WDRST。
4.根据权利要求3所述的用于多时钟域的复位电路，其特征在于：所述的同步复位电路的时钟信号包括AMBA总线APB总线时钟PCLK、AMBA总线AHB总线时钟HCLK、外部RTC时钟RTC_XTALI和/或系统时钟SYSCLK。
5.根据权利要求4所述的用于多时钟域的复位电路，其特征在于：所述的同步复位电路的复位信号包括依序设置的时钟产生模块复位RSTDCM_n、APB总线复位输出RSTAPB_n、JTAG复位输出RSTJTAG_n、AHB总线复位输出RSTAHB_n、RTC复位输出RTC_RST_n和/或ARM处理器复位输出RSTC_n。
CN201010620268.7A 2010-12-31 2010-12-31 一种用于多时钟域的复位电路 Active CN102571050B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201010620268.7A CN102571050B (zh) 2010-12-31 2010-12-31 一种用于多时钟域的复位电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201010620268.7A CN102571050B (zh) 2010-12-31 2010-12-31 一种用于多时钟域的复位电路

Publications (2)

Publication Number Publication Date
CN102571050A true CN102571050A (zh) 2012-07-11
CN102571050B CN102571050B (zh) 2014-08-20

Family

ID=46415635

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201010620268.7A Active CN102571050B (zh) 2010-12-31 2010-12-31 一种用于多时钟域的复位电路

Country Status (1)

Country Link
CN (1) CN102571050B (zh)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103944546A (zh) * 2014-03-28 2014-07-23 山东华芯半导体有限公司 一种避免芯片内部复位信号失效的装置和方法
CN105070311A (zh) * 2015-07-23 2015-11-18 安徽华东光电技术研究所 一种多信号跨板级时钟域的处理方法
CN105404374A (zh) * 2015-11-06 2016-03-16 中国电子科技集团公司第四十四研究所 片上系统芯片的片内复位系统和复位方法
CN105425926A (zh) * 2015-12-22 2016-03-23 无锡芯响电子科技有限公司 异步复位同步释放带宽可控的复位电路
CN106154910A (zh) * 2016-06-28 2016-11-23 王玉华 一种智能开关系统
CN106201950A (zh) * 2016-07-08 2016-12-07 中南大学 一种soc异步时钟域信号接口的方法
CN108347244A (zh) * 2017-12-06 2018-07-31 西安智多晶微电子有限公司 用于fpga的多模式por电路
CN112035385A (zh) * 2020-08-04 2020-12-04 广东安朴电力技术有限公司 Srio通信系统重建链路的方法、存储介质及srio通信系统
WO2021080671A1 (en) * 2019-10-25 2021-04-29 Intel Corporation Multi-reset and multi-clock synchronizer, and synchronous multi-cycle reset synchronization circuit

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09149020A (ja) * 1995-11-17 1997-06-06 Oki Electric Ind Co Ltd フレームカウンタ
CN1924758A (zh) * 2005-09-02 2007-03-07 中兴通讯股份有限公司 多时钟域系统复位电路
CN201910778U (zh) * 2010-12-31 2011-07-27 中国航空工业集团公司第六三一研究所 一种用于多时钟域的复位电路

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09149020A (ja) * 1995-11-17 1997-06-06 Oki Electric Ind Co Ltd フレームカウンタ
CN1924758A (zh) * 2005-09-02 2007-03-07 中兴通讯股份有限公司 多时钟域系统复位电路
CN201910778U (zh) * 2010-12-31 2011-07-27 中国航空工业集团公司第六三一研究所 一种用于多时钟域的复位电路

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
张渠等: "多时钟域下同步器的设计与分析", 《电子设计应用》 *
朱永峰等: "SoC设计中的多时钟域处理", 《微电子与基础产品》 *

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103944546A (zh) * 2014-03-28 2014-07-23 山东华芯半导体有限公司 一种避免芯片内部复位信号失效的装置和方法
CN105070311A (zh) * 2015-07-23 2015-11-18 安徽华东光电技术研究所 一种多信号跨板级时钟域的处理方法
CN105404374A (zh) * 2015-11-06 2016-03-16 中国电子科技集团公司第四十四研究所 片上系统芯片的片内复位系统和复位方法
CN105404374B (zh) * 2015-11-06 2018-11-02 中国电子科技集团公司第四十四研究所 片上系统芯片的片内复位系统和复位方法
CN105425926A (zh) * 2015-12-22 2016-03-23 无锡芯响电子科技有限公司 异步复位同步释放带宽可控的复位电路
CN106154910A (zh) * 2016-06-28 2016-11-23 王玉华 一种智能开关系统
CN106201950B (zh) * 2016-07-08 2023-04-11 中南大学 一种soc异步时钟域信号接口的方法
CN106201950A (zh) * 2016-07-08 2016-12-07 中南大学 一种soc异步时钟域信号接口的方法
CN108347244A (zh) * 2017-12-06 2018-07-31 西安智多晶微电子有限公司 用于fpga的多模式por电路
CN108347244B (zh) * 2017-12-06 2021-09-21 西安智多晶微电子有限公司 用于fpga的多模式por电路
WO2021080671A1 (en) * 2019-10-25 2021-04-29 Intel Corporation Multi-reset and multi-clock synchronizer, and synchronous multi-cycle reset synchronization circuit
US11973504B2 (en) 2019-10-25 2024-04-30 Intel Corporation Multi-reset and multi-clock synchronizer, and synchronous multi-cycle reset synchronization circuit
CN112035385A (zh) * 2020-08-04 2020-12-04 广东安朴电力技术有限公司 Srio通信系统重建链路的方法、存储介质及srio通信系统

Also Published As

Publication number Publication date
CN102571050B (zh) 2014-08-20

Similar Documents

Publication Publication Date Title
CN102571050B (zh) 一种用于多时钟域的复位电路
CN101938260A (zh) 用于限制伪唤醒的静噪滤波
CN207249670U (zh) 防止保持时间违例的电路
US10084434B2 (en) Relative timed clock gating cell
US8493108B2 (en) Synchronizer with high reliability
US9875330B2 (en) Folding duplicate instances of modules in a circuit design
CN103246588B (zh) 一种自校验串行总线控制器和自校验串行总线实现方法
CN106502357A (zh) 一种复位电路及电子设备
Ma et al. Design and implementation of APB bridge based on AMBA 4.0
US9531351B1 (en) Configurable latch circuit
CN106134077B (zh) 可编程开关电容器块
CN201910778U (zh) 一种用于多时钟域的复位电路
Cabo et al. DVINO: A RISC-V vector processor implemented in 65nm technology
CN212112481U (zh) 一种原型验证平台的电路结构
Peng et al. Design of serial communication interface based on FPGA
CN114371876A (zh) 一种寄存器的配置电路以及一种集成电路芯片
CN204808309U (zh) 基于apb接口的看门狗模块ip核
EP3173895B1 (en) Clock tree implementation method, system-on-chip and computer storage medium
Katabami et al. Design of a GALS-NoC using soft-cores on FPGAs
CN113158612A (zh) 一种原型验证平台的电路结构
Menaka et al. Asynchronous Circular Buffers based on FIFO for Network on Chips
US10230374B1 (en) Methods and circuits for preventing hold violations
Jovanović et al. Low power digital design in Integrated Power Meter IC
US11693461B1 (en) Module reset circuit, reset unit and SoC reset architecture
CN102183897B (zh) 一种基于soc的脉冲插值电路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20221208

Address after: Room S303, Innovation Building, No. 25, Gaoxin 1st Road, Xi'an, Shaanxi 710075

Patentee after: XI'AN XIANGTENG MICROELECTRONICS TECHNOLOGY Co.,Ltd.

Address before: 710068 No. 156 Taibai North Road, Shaanxi, Xi'an

Patentee before: 631ST Research Institute OF AVIC