CN106502357A - 一种复位电路及电子设备 - Google Patents

Abstract

本发明涉及电子电路技术领域，特别是涉及一种复位电路及电子设备。其中，该复位电路包括：复位发生电路，包括第一输入端和第一输出端，用于根据时钟信号和第一复位请求信号，产生第一复位信号；同步释放电路，其和复位发生电路的第一输出端连接，根据第一复位信号和时钟信号，延时输出用于对后级电路进行复位的第二复位信号，并且复位发生电路根据第二复位信号停止输出第一复位信号；复位源标志电路，其和复位发生电路的第一输入端连接，用于根据第一复位请求信号和所述时钟信号，产生复位源标志信号，因此，调试员可以根据该复位源标志信号知悉何种复位源触发复位的，从而极大方便调试员调试产品。

Description

一种复位电路及电子设备

技术领域

本发明涉及电子电路技术领域，特别是涉及一种复位电路及电子设备。

背景技术

在一些电子设备中，为了确保电子设备的系统电路能够稳定可靠工作，复位电路对电子设备来说，是必不可少的一部分。在电子设备上电的过程中或者复位阶段，复位电路能够很好地控制好IC的状态，防止CPU或者其他IP模块发生误触发或者误操作。

复位模式划分为冷复位和热复位。电子设备断电后重新上电的复位称为冷复位，其复位源一般是POR复位(Power On Reset)。电子设备没有被断电并且由POR复位之外的复位源所引起的复位称为热复位，常见复位源包括复位管脚、内部看门狗电路(Watch Dog)，低压检测电路(Low Voltage Detection)、系统复位请求(System Request)以及等等。

发明人在实现本发明的过程中，发现相关技术存在以下问题：现有复位电路能够完成复位操作，但是其未能判断出何种复位源引起的复位请求，不利于调试员对电子设备进行调试。

发明内容

本发明实施例提供一种复位电路及电子设备，其解决了现有复位电路未能判断出何种复位源引起的复位请求的技术问题。

为了解决上述技术问题，本发明实施例提供以下技术方案：

在第一方面，本发明实施例提供一种复位电路，用于接收时钟信号和多个复位请求信号，所述复位电路包括：

复位发生电路，包括第一输入端和第一输出端，用于根据所述时钟信号和第一复位请求信号，产生第一复位信号；

同步释放电路，其和所述复位发生电路的第一输出端连接，根据所述第一复位信号和所述时钟信号，延时输出用于对后级电路进行复位的第二复位信号，并且所述复位发生电路根据所述第二复位信号停止输出所述第一复位信号；

复位源标志电路，其和所述复位发生电路的第一输入端连接，用于根据所述第一复位请求信号和所述时钟信号，产生复位源标志信号。

可选地，所述复位电路还包括：

复位源标志清除电路，包括第二输入端和第二输出端，所述第二输入端用于接收标识清除请求信号，所述第二输出端和所述复位源标志电路连接，所述复位源标志清除电路用于根据所述标识清除请求信号和所述时钟信号，通过所述第二输出端向所述复位源标志电路发送标识清除信号，以使所述复位源标志电路清除所述复位源标志信号。

可选地，所述复位电路还包括：

时钟门控电路，用于接收时钟关断信号和所述时钟信号，关断所述复位源标志电路的时钟信号的输入，以保持所述复位源标志电路的复位源标志信号。

可选地，所述复位发生电路包括第一D型触发器和第二D型触发器；

所述第一D型触发器包括第一D输入端、第一时钟输入端及第一非Q输出端；

所述第二D型触发器包括第二D输入端、第二时钟输入端及第二Q输出端；

所述第一D输入端用于接收所述第一复位请求信号，所述第一时钟输入端用于接收所述时钟信号，所述第一非Q输出端和所述第二D输入端连接，所述第二时钟输入端用于接收所述时钟信号，所述第二Q输出端输出第一复位信号。

可选地，所述复位发生电路包括第一D型触发器、第二D型触发器及反相电路；

所述第一D型触发器包括第一D输入端、第一时钟输入端及第一非Q输出端；

所述第二D型触发器包括第二D输入端、第二时钟输入端及第二Q输出端；

所述反相电路包括反相输入端和反相输出端；

所述第一D输入端用于接收所述第一复位请求信号，所述第一时钟输入端用于接收所述时钟信号，所述第一非Q输出端和所述第二D输入端连接，所述反相输入端用于接收时钟信号，所述反相输出端和所述第二时钟输入端连接，所述第二Q输出端输出第一复位信号。

可选地，所述同步释放电路包括第三D型触发器、第四D型触发器及第一与门电路；

所述第三D型触发器包括第三D输入端、第三时钟输入端、第三Q输出端及第三清零端；

所述第四D型触发器包括第四D输入端、第四时钟输入端、第四Q输出端及第四清零端；

所述第一与门电路包括第一与门输入端、第二与门输入端及第一与门输出端；

所述第一D型触发器还包括第一清零端，所述第二D型触发器还包括第二置位端；

所述第三D输入端用于接收预设电平信号，所述第三Q输出端和所述第四D输入端连接，所述第三时钟输入端和所述第四时钟输入端均用于接收所述时钟信号，所述第三清零端和所述第四清零端均与所述第一与门输出端连接，所述第四Q输出端用于输出所述第二复位信号，并且所述第四Q输出端分别与所述第一清零端和所述第二置位端连接；

所述第一与门输入端用于接收所述第一复位信号，所述第二与门输入端用于接收第二复位请求信号，所述第一与门电路将所述第一复位信号和所述第二复位请求信号进行与门逻辑运算。

可选地，所述复位源标志电路包括第五D型触发器；

所述第五D型触发器包括第五D输入端和第五Q输出端；

所述第五D输入端用于接收所述第一复位请求信号，所述第五Q输出端用于输出所述复位源标志信号。

可选地，所述复位源标志清除电路包括第六D型触发器和第二与门电路；

所述第六D型触发器包括第六D输入端、第六时钟输入端、第六非Q输出端及第六清零端；

所述第二与门电路包括第三与门输入端、第四与门输入端及第二与门输出端；

所述第五D型触发器还包括第五清零端；

所述第六D输入端用于接收预设电平信号，所述第六时钟输入端用于接收所述时钟信号，所述第六非Q输出端和所述第三与门输入端连接，所述第六清零端和所述第四Q输出端连接，所述第四与门输入端用于接收第二复位请求信号，所述第二与门输出端和所述第五清零端连接。

可选地，所述时钟门控电路包括使能端、第七时钟输入端及时钟输出端；

所述第五D型触发器还包括第五非Q输出端和第五时钟输入端；

所述使能端和所述第五非Q输出端连接，所述第七时钟输入端用于接收时钟信号，所述时钟输出端和所述第五时钟输入端连接。

在第二方面，本发明实施例提供一种电子设备，所述电子设备包括上述的复位电路。

在本发明各个实施例中，通过复位发生电路根据第一复位请求信号产生的第一复位信号，使同步释放电路延时输出用于对后级电路进行复位的第二复位信号，并且复位发生电路根据第二复位信号停止输出第一复位信号，从而完成复位任务。进一步的，复位源标志电路根据第一复位请求信号和时钟信号，产生复位源标志信号，调试员可以根据该复位源标志信号知悉何种复位源触发复位的，从而极大方便调试员调试产品。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。

图1是本发明实施例提供一种复位电路的电路原理框图；

图2是本发明另一实施例提供一种复位电路的电路原理框图；

图3是本发明实施例提供一种复位电路的电路结构示意图；

图4是本发明另一实施例提供一种复位电路的电路结构示意图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。

图1是本发明实施例提供一种复位电路的电路原理框图。如图1所示，复位电路10包括复位发生电路101、同步释放电路102及复位源标志电路103。复位发生电路101包括第一输入端1011和第一输出端1012，同步释放电路102和复位发生电路101的第一输出端1012连接，复位源标志电路103和复位发生电路101的第一输入端1011连接。

如图1所示，时钟信号发生器104产生时钟信号，并且将时钟信号CLK分别发送给复位发生电路101、同步释放电路102及复位源标志电路103。时钟信号发生器104用于根据设计者的业务需求，输出对应的时钟信号，其可以是基于各种时序逻辑控制电路而组成的时钟发生电路。在一些实施例中，时钟信号除了由硬件电路按照设计逻辑产生，其也可以由软件编写逻辑产生，时钟信号的频率和宽度均可以根据设计目的自由调节。例如，设计者通过在处理器上编写时序逻辑，从处理器的特定引脚输出符合要求的时钟信号。此处的处理器可以是通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑器件、分立门或晶体管逻辑、分立的硬件组件或者这些部件的任何组合。还有，此处的微处理器可以是任何传统处理器、控制器、微控制器或状态机。处理器也可以被实现为计算设备的组合，例如，DSP和微处理器的组合、多个微处理器、一个或多个微处理器结合DSP核、或任何其它这种配置。

请再参阅图1。复位源105产生复位请求信号，分别输入复位发生电路101和复位源标志电路103。在本实施例中，复位源105可以是多种类型的复位源，例如，可以是电源复位源、看门狗电路复位源、复位管脚复位源、低压检测电路复位源、系统复位源以及等等。

复位发生电路101根据时钟信号和第一复位请求信号，产生第一复位信号。在本实施例中，假设第一复位请求信号是高电平有效。在未复位的正常情况下，复位发生电路101的输入端1011处于悬空状态，即尚未接收到第一复位请求信号，此处输入端1011处于悬空状态时的电平信号为低电平，此时的复位发生电路101的输出端1012输出高电平。在复位时，当复位发生电路101采集到高电平的第一复位请求信号时，根据时钟信号的时序，输出第一复位信号，此处第一复位信号为低电平有效。因此，在本实施例中，第一复位信号为“0”时，复位电路10指示后级电路产生复位。第一复位信号为“1”时，复位电路10撤离复位。

同步释放电路102根据第一复位信号和时钟信号，延时输出用于对后级电路106进行复位的第二复位信号，并且复位发生电路101根据第二复位信号停止输出第一复位信号。同步释放电路102采用异步触发的方式，并且对第一复位信号和时钟信号进行逻辑运算，根据预先设计逻辑，输出第二复位信号。例如，如上所述，在复位时，第一复位信号为低电平“0”，第一复位信号和时钟信号进行与逻辑运算，输出运算结果“0”。进一步的，同步释放电路102根据运算结果“0”，按照预先设计逻辑，通过各个时序逻辑电路的延迟处理，待延迟结束后，输出第二复位信号。其中，此处的第二复位信号是和预先设计逻辑有关，其可以是高电平有效，也可以是低电平有效。本领域技术人员结合本实施例所训导的内容，结合现有技术，均可以实现本实施例的目的。同步释放电路102的延时可以是两个时钟信号的时钟周期。

复位源标志电路103根据第一复位请求信号和时钟信号，产生复位源标志信号。在本实施例中，复位源标志电路103可以是由多个时序逻辑电路组合而成，其能够将第一复位请求信号和时钟信号进行逻辑运算，使之产生符合预先设计逻辑的复位源标志信号。其中，该复位源标识信号的标识作用可以根据设计逻辑的不同而不同，例如，当复位源标识信号是“1”时，其标识复位源是热复位源。当复位源标识信号是“0”时，其标识复位源是冷复位源。

在本实施例中，通过复位发生电路101根据第一复位请求信号产生的第一复位信号，使同步释放电路102延时输出用于对后级电路106进行复位的第二复位信号，并且复位发生电路101根据第二复位信号停止输出第一复位信号，从而完成复位任务。进一步的，复位源标志电路103根据第一复位请求信号和时钟信号，产生复位源标志信号，调试员可以根据该复位源标志信号知悉何种复位源触发复位的，从而极大方便调试员调试产品。

在一些实施例中，可选地，如图2所示，该复位电路10还包括复位源标志清除电路107。复位源标志清除电路107包括第二输入端1071和第二输出端1072，第二输入端1071用于接收标识清除请求信号，第二输出端1072和复位源标志电路103连接。

复位源标志清除电路107根据标识清除请求信号和时钟信号，通过第二输出端1072向复位源标志电路103发送标识清除信号，以使复位源标志电路103清除复位源标志信号。复位源标志清除电路107可以是由多个时序逻辑电路组合而成，其能够将标识清除请求信号和时钟信号进行逻辑运算，使之产生符合预先设计逻辑的标识清除信号。标识清除请求信号用于指示复位源标志清除电路107产生标识清除信号，以使复位源标志电路103清除复位源标志信号。标识清除请求信号可以用由硬件电路按照设计逻辑产生，其也可以由软件编写逻辑产生。

通过设置复位源标志清除电路107，其能够对复位源标志电路103进行清零，使复位电路10能够多方位地监控复位源，并且调试员可以根据自己需求，灵活调试电子设备。

在复位过程中，时钟发生器104的时钟信号存在被切换至默认频率的可能，使时钟信号发送抖动而导致复位源标志电路103的复位源标志信号出现异常。为了使复位电路10能够更加可靠地标识复位源，可选地，如图2所示，复位电路10还包括时钟门控电路108，时钟门控电路108包括门控输入端1801和门控输出端1802，门控输入端1801用于接收时钟关断信号和时钟信号，门控输出端1802和复位源标志电路103连接。

时钟门控电路108根据时钟关断信号和时钟信号，关断复位源标志电路103的时钟信号的输入，以保持复位源标志电路103的复位源标志信号。由于时钟信号容易发生抖动，并且复位源标志电路103的复位源标志信号是根据时钟信号进行翻转的，时钟门控电路108能够将时钟关断信号和时钟信号进行逻辑运算，根据逻辑运算的结果关断复位源标志电路103的时钟信号的输入，从而保持复位源标志电路103的复位源标志信号不会受到时钟信号的抖动影响。在本实施例中，时钟门控电路108可以是由多个时序逻辑电路组合而成。

通过设置时钟门控电路108，其能够使复位电路10能够更加可靠地标识复位源。

在一些实施例中，如图3所示，复位发生电路101包括第一D型触发器PRE_RSTJ_REG和第二D型触发器RSTJ_REG。第一D型触发器PRE_RSTJ_REG包括第一D输入端11、第一时钟输入端12及第一非Q输出端13。第二D型触发器RSTJ_REG包括第二D输入端21、第二时钟输入端22及第二Q输出端23。第一D输入端11用于接收第一复位请求信号，第一时钟输入端12用于接收时钟信号，第一非Q输出端13和第二D输入端11连接，第二时钟输入端22用于接收时钟信号，第二Q输出端23输出第一复位信号。

如图3所示，同步释放电路102包括第三D型触发器SYNC0_REG、第四D型触发器SYNC1_REG及第一与门电路1021。第三D型触发器SYNC0_REG包括第三D输入端31、第三时钟输入端32、第三Q输出端33及第三清零端34。第四D型触发器SYNC1_REG包括第四D输入端41、第四时钟输入端42、第四Q输出端43及第四清零端44。第一与门电路1021包括第一与门输入端10211、第二与门输入端10212及第一与门输出端10213。第一D型触发器PRE_RSTJ_REG还包括第一清零端14，第二D型触发器RSTJ_REG还包括第二置位端24。

第三D输入端31用于接收预设电平信号，其中，该预设电平信号可以通过软件编写逻辑产生固定的电平信号。在本实施例中，该预设电平信号是高电平，即置“1”。第三Q输出端33和第四D输入端41连接，第三时钟输入端32和第四时钟输入端42均用于接收时钟信号，第三清零端34和第四清零端44均与第一与门输出端10213连接，第四Q输出端43用于输出第二复位信号，并且第四Q输出端43分别与第一清零端14和第二置位端24连接。

第一与门输入端10211用于接收第一复位信号，第二与门输入端10212用于接收第二复位请求信号，第一与门电路1021将第一复位信号和第二复位请求信号进行与门逻辑运算。

如图3所示，复位源标志电路103包括第五D型触发器PEND_REG。第五D型触发器PEND_REG包括第五D输入端51和第五Q输出端52。第五D输入端51用于接收第一复位请求信号，第五Q输出端52用于输出复位源标志信号。

如图3所示，复位源标志清除电路107包括第六D型触发器PEND_CLR_REG和第二与门电路1071。第六D型触发器PEND_CLR_REG包括第六D输入端61、第六时钟输入端62、第六非Q输出端63及第六清零端64。第二与门电路1071包括第三与门输入端10711、第四与门输入端10712及第二与门输出端10713。第五D型触发器51还包括第五清零端53。

第六D输入端61用于接收预设电平信号，其中，该预设电平信号可以通过软件编写逻辑产生固定的电平信号。在本实施例中，当该预设电平信号是高电平，即置“1”时，复位源标志清除电路107根据时钟信号清除复位源标志电路103的复位源标志信号。第六时钟输入端62用于接收时钟信号，第六非Q输出端63和第三与门输入端10711连接，第六清零端64和第四Q输出端43连接，第四与门输入端10712用于接收第二复位请求信号，第二与门输出端10713和第五清零端53连接。

如图3所示，时钟门控电路108包括使能端E、第七时钟输入端CK及时钟输出端GCK。第五D型触发器PEND_REG还包括第五非Q输出端54和第五时钟输入端55。使能端E和第五非Q输出端54连接，第七时钟输入端CK用于接收时钟信号，时钟输出端GCK和第五时钟输入端55连接。

本实施例的复位电路的工作原理如下：

如图3所示，在本实施例中，第一复位请求信号RST_REQ是高电平有效，第二复位请求信号POR_RSTJ是低电平有效，各个触发器的清零端和置位端是低电平有效。

复位电路10上电期间，复位电路被POR_RSTJ(上电复位信号)复位到初始状态。

POR_RSTJ撤离之后，若RST_REQ为无复位源请求信号输入，则整个复位电路保持在IDLE状态，即：由于第二D型触发器RSTJ_REG的Q端默认的输出为高电平，且表示非复位状态。其余的D型触发器的Q端默认的输出为低电平。需要说明的是，每个D型触发器的Q端输出的电平均与Q端的输出相反。

若RST_REQ端有复位源请求信号输入时，则复位电路10按照以下时序发生复位信号：

首先第五D型触发器PEND_REG采样到第一复位请求信号RST_REQ，第五D型触发器PEND_REG的Q端输出高电平，该高电平表示第五D型触发器PEND_REG产生复位源标志位。第五D型触发器PEND_REG的端输出低电平，该低电平输入时钟门控电路108，此处的低电平可以作为时钟关断信号。时钟门控电路108根据时钟关断信号和时钟信号，关断复位源标志电路103的时钟信号的输入，因此复位源标志信号会一直保留，直到发生POR_RSTJ或者软件将PEND_CLR_REG写为高电平引起PEND_REG被复位才能清除该复位源标志信号。

与此同时，第一D型触发器PRE_RSTJ_REG会捕获到第一复位请求信号RST_REQ，通过端输出与第一复位请求信号RST_REQ相反的低电平，第二D型触发器RSTJ_REG的Q端23的输出由高电平变成低电平。即，此处的第二D型触发器RSTJ_REG的Q端输出为“0”的低电平，此时的POR_RSTJ为高电平“1”，对于第一与门电路1021，其将RSTJ_REG的Q端输出为“0”的低电平和POR_RSTJ为高电平“1”进行与逻辑运算，输出“0”。第三D型触发器SYNC0_REG和第四D型触发器SYNC1_REG的清零端接收低电平“0”，第四D型触发器SYNC1_REG的Q端43输出低电平“0”，值得说明的是，该第三D型触发器SYNC0_REG和第四D型触发器SYNC1_REG延迟两个时钟周期才将低电平“0”发送给后级电路，以便后级电路进行复位。由于复位的发生与上述各个电路的时钟信号无关，因此上述各个电路属于异步复位。

进一步的，由于第四D型触发器SYNC1_REG的第四Q输出端43分别与第六清零端64、第一清零端14及第二置位端24连接，当第四Q输出端43输出“0”时，其分别将第六D型触发器、第一D型触发器及第二D型触发器进行清零，分别使第六D型触发器的第六非Q输出端输出“0”，第二D型触发器的第二Q输出端输出“1”。

进一步的，第一与门电路1021再次将RSTJ_REG的Q端输出为“1”的低电平和POR_RSTJ为高电平“1”进行与逻辑运算，输出“1”，由于第三D型触发器SYNC0_REG的第三D输入端置“1”，所以第四D型触发器SYNC1_REG的Q端43输出“1”。

在本实施例中，RSTJ_REG的Q端由高变低再变高的时间长度：RSTJ_REG Q端到SYNC1_REG CLR端的逻辑与延时+SYNC1_REG CLR端到Q端的延时+RSTJ_REG SET端到Q端的延时+相关的走线延时。

作为本发明实施例又一方面，本发明实施例又提供一种复位电路。如图4所示，该复位发生电路和图3所示的复位电路的不同点在于，该复位电路10还包括反相电路109。反相电路109包括反相输入端1091和反相输出端1092。第一D输入端11用于接收第一复位请求信号，第一时钟输入端12用于接收时钟信号，第一非Q输出端13和第二D输入端21连接，反相输入端1091用于接收时钟信号，反相输出端1092和第二时钟输入端22连接，第二Q输出端23输出第一复位信号。反相电路109能够使第一D型触发器和第二D型触发器的输出信号跟随时钟信号快速翻转。

在本实施例中，通过复位发生电路101根据第一复位请求信号产生的第一复位信号，使同步释放电路102延时输出用于对后级电路106进行复位的第二复位信号，并且复位发生电路101根据第二复位信号停止输出第一复位信号，从而完成复位任务。进一步的，复位源标志电路103根据第一复位请求信号和时钟信号，产生复位源标志信号，调试员可以根据该复位源标志信号知悉何种复位源触发复位的，从而极大方便调试员调试产品。

作为本发明实施例又一方面，本发明实施例又提供一种电子设备。该电子设备包括如图1至图4任一所述的复位电路。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；在本发明的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，步骤可以以任意顺序实现，并存在如上所述的本发明的不同方面的许多其它变化，为了简明，它们没有在细节中提供；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (10)

1.一种复位电路，用于接收时钟信号和多个复位请求信号，其特征在于，包括：

复位发生电路，包括第一输入端和第一输出端，用于根据所述时钟信号和第一复位请求信号，产生第一复位信号；

同步释放电路，其和所述复位发生电路的第一输出端连接，根据所述第一复位信号和所述时钟信号，延时输出用于对后级电路进行复位的第二复位信号，并且所述复位发生电路根据所述第二复位信号停止输出所述第一复位信号；

复位源标志电路，其和所述复位发生电路的第一输入端连接，用于根据所述第一复位请求信号和所述时钟信号，产生复位源标志信号。

2.根据权利要求1所述的复位电路，其特征在于，所述复位电路还包括：

复位源标志清除电路，包括第二输入端和第二输出端，所述第二输入端用于接收标识清除请求信号，所述第二输出端和所述复位源标志电路连接，所述复位源标志清除电路用于根据所述标识清除请求信号和所述时钟信号，通过所述第二输出端向所述复位源标志电路发送标识清除信号，以使所述复位源标志电路清除所述复位源标志信号。

3.根据权利要求2所述的复位电路，其特征在于，所述复位电路还包括：

时钟门控电路，用于接收时钟关断信号和所述时钟信号，关断所述复位源标志电路的时钟信号的输入，以保持所述复位源标志电路的复位源标志信号。

4.根据权利要求3所述的复位电路，其特征在于，所述复位发生电路包括第一D型触发器和第二D型触发器；

所述第一D型触发器包括第一D输入端、第一时钟输入端及第一非Q输出端；

所述第二D型触发器包括第二D输入端、第二时钟输入端及第二Q输出端；

所述第一D输入端用于接收所述第一复位请求信号，所述第一时钟输入端用于接收所述时钟信号，所述第一非Q输出端和所述第二D输入端连接，所述第二时钟输入端用于接收所述时钟信号，所述第二Q输出端输出第一复位信号。

5.根据权利要求3所述的复位电路，其特征在于，所述复位发生电路包括第一D型触发器、第二D型触发器及反相电路；

所述第一D型触发器包括第一D输入端、第一时钟输入端及第一非Q输出端；

所述第二D型触发器包括第二D输入端、第二时钟输入端及第二Q输出端；

所述反相电路包括反相输入端和反相输出端；

所述第一D输入端用于接收所述第一复位请求信号，所述第一时钟输入端用于接收所述时钟信号，所述第一非Q输出端和所述第二D输入端连接，所述反相输入端用于接收时钟信号，所述反相输出端和所述第二时钟输入端连接，所述第二Q输出端输出第一复位信号。

6.根据权利要求4或5所述的复位电路，其特征在于，所述同步释放电路包括第三D型触发器、第四D型触发器及第一与门电路；

所述第三D型触发器包括第三D输入端、第三时钟输入端、第三Q输出端及第三清零端；

所述第四D型触发器包括第四D输入端、第四时钟输入端、第四Q输出端及第四清零端；

所述第一与门电路包括第一与门输入端、第二与门输入端及第一与门输出端；

所述第一D型触发器还包括第一清零端，所述第二D型触发器还包括第二置位端；

所述第三D输入端用于接收预设电平信号，所述第三Q输出端和所述第四D输入端连接，所述第三时钟输入端和所述第四时钟输入端均用于接收所述时钟信号，所述第三清零端和所述第四清零端均与所述第一与门输出端连接，所述第四Q输出端用于输出所述第二复位信号，并且所述第四Q输出端分别与所述第一清零端和所述第二置位端连接；

所述第一与门输入端用于接收所述第一复位信号，所述第二与门输入端用于接收第二复位请求信号，所述第一与门电路将所述第一复位信号和所述第二复位请求信号进行与门逻辑运算。

7.根据权利要求6所述的复位电路，其特征在于，所述复位源标志电路包括第五D型触发器；

所述第五D型触发器包括第五D输入端和第五Q输出端；

所述第五D输入端用于接收所述第一复位请求信号，所述第五Q输出端用于输出所述复位源标志信号。

8.根据权利要求7所述的复位电路，其特征在于，所述复位源标志清除电路包括第六D型触发器和第二与门电路；

所述第六D型触发器包括第六D输入端、第六时钟输入端、第六非Q输出端及第六清零端；

所述第二与门电路包括第三与门输入端、第四与门输入端及第二与门输出端；

所述第五D型触发器还包括第五清零端；

所述第六D输入端用于接收预设电平信号，所述第六时钟输入端用于接收所述时钟信号，所述第六非Q输出端和所述第三与门输入端连接，所述第六清零端和所述第四Q输出端连接，所述第四与门输入端用于接收第二复位请求信号，所述第二与门输出端和所述第五清零端连接。

9.根据权利要求8所述的复位电路，其特征在于，

所述时钟门控电路包括使能端、第七时钟输入端及时钟输出端；

所述第五D型触发器还包括第五非Q输出端和第五时钟输入端；

所述使能端和所述第五非Q输出端连接，所述第七时钟输入端用于接收时钟信号，所述时钟输出端和所述第五时钟输入端连接。

10.一种电子设备，其特征在于，包括如权利要求1至9任一项所述的复位电路。