CN111736678B - 一种芯片复位电路、方法以及设备 - Google Patents

Abstract

本申请公开了一种芯片复位电路，包括第一逻辑电路，第二逻辑电路、延时芯片以及或门；第一逻辑电路与第二逻辑电路均分别连接复位按键与基板管理控制器，且二者对复位按键输出的电平与基板管理控制器的复位管脚输出的电平进行相反的逻辑运算，分别输出第一电平与第二电平。第一电平经延时芯片延迟后输出至或门，第二电平无延迟直接输出至或门。或门对延时芯片输出的电平与第二电平进行或逻辑运算得到第三电平，并输出第三电平至目标芯片。该电路可在实现两个复位信号任意一个均可复位芯片的同时，解决两个复位信号中任意一个信号拉低后无法恢复为高电平而导致芯片挂死的问题。本申请还公开了一种芯片复位方法及设备，均具有上述技术效果。

Description

一种芯片复位电路、方法以及设备

技术领域

本申请涉及服务器技术领域，特别涉及一种芯片复位电路；还涉及一种芯片复位方法以及芯片复位设备。

背景技术

服务器需应用多种芯片去实现各种产品功能，且当产品出现过热、过压。软件运行错误等问题时，基于对服务器的保护，需要对服务器的整个系统进行复位，以恢复到正常工作状态。其中，服务器上的BMC(Baseboard Management Controller，基板管理控制器)芯片用于监控服务器的运行状态，CPLD(Complex Programmable Logic Device，复杂可编程逻辑器件)芯片用于控制服务器的上下电时序与逻辑。

目前，服务器系统的复位方式包括两种，一种是硬件复位，一种是软件复位。BMC芯片监控服务器的运行状态的过程中，当发现系统异常时，BMC会输出复位信号去复位CPLD芯片，以便对服务器进行复位。或者，在服务器运行过程中，通过按键的方式实施硬件复位。服务器系统复位的硬件电路是把按键与BMC芯片的复位管脚都连接至与门的输入端，在不进行复位时，按键与BMC芯片均输出高电平，当进行复位时，按键与BMC芯片任选一个输出低电平，进而与门输出低电平给CPLD芯片的复位管脚，实现对CPLD的复位，进而实现对服务器系统的复位。

然而，当硬件复位或BMC芯片的复位管脚置低而使CPLD芯片复位后，若由于按键卡住或BMC出现异常致使复位管脚无法恢复为高电平时，会导致CPLD芯片被挂死，无法正常工作。

有鉴于此，如何在实现两个复位信号任意一个均可复位芯片的同时，解决两个复位信号中任意一个信号拉低后无法恢复为高电平而导致芯片挂死的问题已成为本领域技术人员亟待解决的技术问题。

发明内容

本申请的目的是提供一种芯片复位电路，能够在实现两个复位信号任意一个均可复位芯片的同时，解决两个复位信号中任意一个信号拉低后无法恢复为高电平而导致芯片挂死的问题。本申请的另一个目的是提供一种芯片复位方法及设备，均具有上述技术效果。

为解决上述技术问题，本申请提供了一种芯片复位电路，包括：

第一逻辑电路，用于对复位按键输出的电平与基板管理控制器的复位管脚输出的电平进行异或逻辑运算得到第一电平，并输出所述第一电平至延时芯片；

所述延时芯片，用于将所述第一电平延迟预设时间后输出至或门；

第二逻辑电路，用于对所述复位按键输出的电平与基板管理控制器的复位管脚输出的电平进行同或逻辑运算得到第二电平，并将所述第二电平输出至所述或门；

所述或门，用于对所述延时芯片输出的电平与所述第二电平进行或逻辑运算得到第三电平，并输出所述第三电平至目标芯片，以复位所述目标芯片。

可选的，所述第一逻辑电路包括：

第一异或门；所述第一异或门的输入端连接所述复位按键与所述基板管理控制器的复位管脚，所述第一异或门的输出端连接所述延时芯片的输入端。

可选的，所述第二逻辑电路包括：

第二异或门与非门；所述第二异或门的输入端连接所述复位按键与所述基板管理控制器的复位管脚，所述第二异或门的输出端连接所述非门的输入端，所述非门的输出端连接所述或门的输入端。

可选的，所述第二逻辑电路包括：

同或门；所述同或门的输入端连接所述复位按键与所述基板管理控制器的复位管脚，所述同或门的输出端连接所述或门的输入端。

可选的，所述延时芯片的延迟时间小于所述第一逻辑电路正常输出的高电平的维持时间。

可选的，所述延时芯片的延迟时间大于或等于所述第一逻辑电路正常输出的高电平的维持时间。

为解决上述技术问题，本申请还提供了一种芯片复位方法，包括：

对基板管理控制器的复位管脚输出的电平与复位按键输出的电平进行异或逻辑运算得到第一电平；

对所述基板管理控制器的复位管脚输出的电平与所述复位按键输出的电平进行同或逻辑运算得到第二电平；

对所述第一电平进行延迟处理，并将延迟处理后得到的电平与所述第二电平进行或逻辑运算得到第三电平，并输出所述第三电平，以通过所述第三电平复位目标芯片。

可选的，所述对所述第一电平进行延迟处理，包括：

将所述第一电平延迟预设时间，所述预设时间小于所述第一电平的为高电平时所述高电平的正常维持时间。

可选的，所述对所述第一电平进行延迟处理，包括：

将所述第一电平延迟预设时间，所述预设时间大于或等于所述第一电平的为高电平时所述高电平的正常维持时间。

为解决上述技术问题，本申请还提供了一种芯片复位设备，包括：

存储器，用于存储计算机程序；

处理器，用于执行所述计算机程序时，实现如上所述的芯片复位方法的步骤。

本申请所提供的芯片复位电路，包括：第一逻辑电路，用于对复位按键输出的电平与基板管理控制器的复位管脚输出的电平进行异或逻辑运算得到第一电平，并输出所述第一电平至延时芯片；所述延时芯片，用于将所述第一电平延迟预设时间后输出至或门；第二逻辑电路，用于对所述复位按键输出的电平与基板管理控制器的复位管脚输出的电平进行同或逻辑运算得到第二电平，并将所述第二电平输出至所述或门；所述或门，用于对所述延时芯片输出的电平与所述第二电平进行或逻辑运算得到第三电平，并输出所述第三电平至目标芯片，以复位所述目标芯片。

较之上述传统的芯片复位方式，本申请所提供的芯片复位电路，包括第一逻辑电路、第二逻辑电路、延时芯片以及或门。第一逻辑电路对复位按键输出的电平与基板管理控制器的复位管脚输出的电平进行异或逻辑运算，第二逻辑电路对复位按键输出的电平与基板管理控制器的复位管脚输出的电平进行同或逻辑运算，无论复位按键及基板管理控制器的复位管脚输出的电平如何，第一逻辑电路与第二逻辑电路输出的电平高低均相反。且第一逻辑电路输出的电平经延时芯片延迟后输出至或门。第二逻辑电路输出的电平无延迟的直接输出至或门。从而在能够利用复位按键与BMC芯片中的任意一个进行芯片复位的同时，即使复位按键或BMC芯片发生故障而无法使其输出的电平恢复为高电平，也不会发生芯片挂死的情况，有效解决了芯片挂死的问题。

本申请所提供的芯片复位方法以及设备均具有上述技术效果。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对现有技术和实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例所提供的一种芯片复位电路的示意图；

图2为本申请实施例所提供的另一种芯片复位电路的示意图；

图3为本申请实施例所提供的又一种芯片复位电路的示意图；

图4为本申请实施例所提供的第一种时序图；

图5为本申请实施例所提供的第二种时序图；

图6为本申请实施例所提供的第三种时序图；

图7为本申请实施例所提供的第四种时序图；

图8为本申请实施例所提供的第五种时序图；

图9为本申请实施例所提供的第六种时序图；

图10为本申请实施例所提供的一种芯片复位方法的示意图。

具体实施方式

本申请的核心是提供一种芯片复位电路，能够在实现两个复位信号任意一个均可复位芯片的同时，解决两个复位信号中任意一个信号拉低后无法恢复为高电平而导致芯片挂死的问题。本申请的另一个核心是提供一种芯片复位方法及设备，均具有上述技术效果。

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

传统的芯片复位方式是把按键与BMC芯片的复位管脚都连接至与门的输入端，当按键与BMC芯片中的任意一方输出为低电平时，与门输出低电平，从而实现对CPLD芯片的复位。然而，若由于按键卡住或BMC出现异常致使复位管脚无法恢复为高电平时，会导致CPLD芯片被挂死，无法正常工作。当采用按键进行复位时，BMC芯片的复位管脚维持高电平，按键按下时输出为低电平，按键抬起时输出为高电平。当按键按下后被卡住而无法抬起时，此时，由于按键持续输出低电平，因此输入CPLD芯片的复位信号持续为低，导致CPLD芯片被挂死。当采用BMC芯片进行复位时，按键输出维持高电平，BMC芯片的复位管脚输出低电平。当BMC芯片的输出变低后持续一段时间无法变回高电平时，此时，由于BMC芯片持续输出低电平，因此输入CPLD芯片的复位信号持续为低，导致CPLD芯片被挂死。为此，本申请提供了一种芯片复位电路，能够在实现两个复位信号任意一个均可复位芯片的同时，解决两个复位信号中任意一个信号拉低后无法恢复为高电平而导致芯片挂死的问题。

请参考图1，图1为本申请实施例所提供的一种芯片复位电路的示意图，参考图1所示，该芯片复位电路主要包括：

第一逻辑电路10、第二逻辑电路20、延时芯片30以及或门40；

第一逻辑电路10，用于对复位按键输出的电平与基板管理控制器的复位管脚输出的电平进行异或逻辑运算得到第一电平，并输出第一电平至延时芯片30；

延时芯片30，用于将第一电平延迟预设时间后输出至或门40；

第二逻辑电路20，用于对复位按键输出的电平与基板管理控制器的复位管脚输出的电平进行同或逻辑运算得到第二电平，并将第二电平输出至或门40；

或门40，用于对延时芯片输出的电平与第二电平进行或逻辑运算得到第三电平，并输出第三电平至目标芯片，以复位目标芯片。

具体的，第一逻辑电路10与第二逻辑电路20的输入端均分别连接复位按键(ResetButton)与BMC芯片的复位管脚(RST)，第一逻辑电路10的输出端连接延时芯片30，延时芯片30进一步连接或门40，第二逻辑电路20的输出端连接或门40。或门40的输出端连接CPLD芯片的复位管脚(RST1)。第一逻辑电路10与第二逻辑电路20对复位按键输出的电平与基板管理控制器的复位管脚输出的电平相反的逻辑运算。具体而言，当复位按键输出的电平与基板管理控制器的复位管脚输出的电平相同时，第一逻辑电路10输出的第一电平为低电平；当复位按键输出的电平与基板管理控制器的复位管脚输出的电平不相同时，第一逻辑电路10输出的第一电平为高电平。相反，当复位按键输出的电平与基板管理控制器的复位管脚输出的电平相同时，第二逻辑电路20输出的第二电平为高电平；当复位按键输出的电平与基板管理控制器的复位管脚输出的电平不相同时，第二逻辑电路20输出的第二电平为低电平。

第二逻辑电路20输出的第二电平直接输出至或门40，第一逻辑电路10输出的第一电平经过延时芯片30后延迟输出至或门40。至于延时芯片30的具体延迟时间，本申请不做唯一限定，可以根据实际需要进行差异性设置。

其中，在一种具体的实施方式中，延时芯片30的延迟时间小于第一逻辑电路10正常输出的高电平的维持时间。在另一种具体的实施方式中，延时芯片30的延迟时间大于或等于第一逻辑电路10正常输出的高电平的维持时间。

当采用复位按键进行芯片复位时，BMC芯片的复位管脚的输出维持高电平，复位按键的输出由高电平变为低电平，此时，第一逻辑电路10输出的第一电平为高电平，并经延时芯片30延迟后输出至或门40，第二逻辑电路20输出的第二电平为低电平并直接输出至或门40，由于第一电平经延时芯片30延迟后才输出至或门40，所以延时芯片30输出至或门40的电平变成高电平的时间要晚于第一逻辑电路10输出的电平变为高电平的时间，即存在一段时间输入或门40的电平均为低电平，从而在此期间或门40输出低电平，使CPLD芯片复位。

后续若复位按键的输出由高电平变为低电平后正常恢复为高电平，则第一逻辑电路10输出的第一电平变为低电平，并经延时芯片30延迟后输出至或门40，第二逻辑电路20输出的第二电平变为高电平并直接输出至或门40，或门40的输出变为高电平，结束对CPLD芯片的复位操作。

若复位按键的输出由高电平变为低电平后无法恢复为高电平，则第一逻辑电路10输出的第一电平持续为高电平，第二逻辑电路20输出的第二电平持续为低电平，或门40的输出由低电平变为高电平后持续为高电平，结束对CPLD芯片的复位操作。

当采用BMC芯片进行芯片复位时，复位按键的输出维持高电平，BMC芯片的输出由高电平变为低电平，此时，第一逻辑电路10输出的第一电平为高电平，并经延时芯片30延迟后输出至或门40，第二逻辑电路20输出的第二电平为低电平并直接输出至或门40，由于第一电平经延时芯片30延迟后才输出至或门40，所以延时芯片30输出至或门40的电平变成高电平的时间要晚于第一逻辑电路10输出的电平变为高电平的时间，即存在一段时间输入或门40的电平均为低电平，从而在此期间或门40输出低电平，使CPLD芯片复位。

后续若BMC芯片的输出由高电平变为低电平后正常恢复为高电平，则第一逻辑电路10输出的第一电平变为低电平，并经延时芯片30延迟后输出至或门40，第二逻辑电路20输出的第二电平变为高电平并直接输出至或门40，或门40的输出变为高电平，结束对CPLD芯片的复位操作。

若BMC芯片的输出由高电平变为低电平后无法恢复为高电平，则第一逻辑电路10输出的第一电平持续为高电平，第二逻辑电路20输出的第二电平持续为低电平，或门40的输出由低电平变为高电平后持续为高电平，结束对CPLD芯片的复位操作。

由此可见，在利用复位按键与BMC芯片中的任意一个进行芯片复位时，即使复位按键或BMC芯片发生故障而无法使其输出的电平恢复为高电平，也不会发生芯片挂死的情况。

进一步，参考图2或图3所示，在一种具体的实施方式中，第一逻辑电路10可以包括第一异或门；第一异或门的输入端连接复位按键与基板管理控制器的复位管脚，第一异或门的输出端连接延时芯片30的输入端。

进一步，参考图2所示，在一种具体的实施方式中，第二逻辑电路20可以包括：第二异或门与非门；第二异或门的输入端连接复位按键与基板管理控制器的复位管脚，第二异或门的输出端连接非门的输入端，非门的输出端连接或门40的输入端。即第二异或门的输出经非门取反后进一步输出至或门40。

参考图3所示，为进一步简化电路结构，在另一种具体的实施方式中，第二逻辑电路20可以包括：同或门；同或门的输入端连接复位按键与基板管理控制器的复位管脚，同或门的输出端连接或门40的输入端。

图2中，A表示复位按键输出的电平，B表示BMC芯片输出的电平，C表示第一异或门输出的电平，D表示延时芯片输出的电平，E表示第二异或门输出的电平，F表示非门输出的电平，Y表示或门输出的电平。

以下以图2所示的本申请所提供的一种芯片复位电路的具体电路结构为例来阐述本申请所提供的芯片复位电路的复位过程：

Reset Button输出信号A，BMC芯片的复位管脚输出信号B，信号A与信号B同时连接到第一异或门与第二异或门，作为两个异或门的输入，在异或门进行异或逻辑。第一异或门输出信号C连接至延时芯片，延时芯片做信号延时后输出信号D至或门；第二异或门输出信号E至非门，非门输出信号F至或门；信号D和信号F作为或门输入，进行或逻辑后输出信号Y，信号Y给CPLD芯片的复位管脚。当CPLD芯片的复位管脚的输入是低电平时，CPLD芯片被复位。

通过信号A去复位CPLD芯片：

参考图4所示，针对信号A由高电平变为低电平后无法恢复为高电平的情况，最终输出至CPLD芯片的复位信号的情况如下：

第一阶段，信号A为高电平，信号B为高电平，第一异或门输出的信号C是低电平，信号C经过延时芯片后输出的信号D为低电平。第二异或门输出的信号E是低电平，信号E经过非门后输出的信号F是高电平；信号D与信号F经过或门输出的信号Y是高电平。

第二阶段，信号A由高电平变为低电平，信号B仍为高电平，第一异或门输出的信号C为高电平，信号C经过延时芯片后输出的信号D变为高电平，因为时间有延时，从波形上看信号D变成高电平时间要晚于信号C。第二异或门输出的信号E是高电平，信号E经过非门后输出的信号F是低电平；信号D与信号F经过或门输出信号Y，当信号D是低电平，信号F是低电平时，信号Y是低电平；当信号D是高电平，信号F是低电平时，信号Y是高电平。

参考图5所示，针对信号A由高电平变为低电平后正常恢复为高电平，且延时芯片的延迟时间小于信号C的高电平的维持时间的情况，最终输出至CPLD芯片的复位信号的情况如下：

第一阶段，信号A为高电平，信号B为高电平，第一异或门输出的信号C是低电平，信号C经过延时芯片后输出的信号D是低电平；第二异或门输出的信号E是低电平，信号E经过非门后输出的信号F是高电平；信号D与信号F经过或门输出的信号Y是高电平。

第二阶段，信号A变为低电平，信号B仍维持高电平，第一异或门输出的信号C是高电平，信号C经过延时芯片后输出的信号D为高电平，因为延迟时间小于信号C的高电平维持时间，从波形上看信号D变成高电平时间要晚于信号C。第二异或门输出的信号E为高电平，信号E经过非门后输出的信号F为低电平；信号D与信号F经过或门输出信号Y，当信号D为低电平，信号F为低电平时，信号Y为低电平；当信号D为高电平，信号F为低电平时，信号Y为高电平。

第三阶段，信号A由低电平正常恢复为高电平，信号B仍为高电平，第一异或门输出的信号C为低电平，信号C经过延时芯片后输出的信号D最终变为低电平，从波形上看信号D变成低电平时间要晚于信号C。第二异或门输出的信号E为低电平，信号E经过非门后输出的信号F为高电平；信号D与信号F经过或门输出信号Y，当信号D为高电平，信号F为高电平时，信号Y为高电平；当信号D为低电平，信号F为高电平时，信号Y是高电平。

参考图6所示，针对信号A由高电平变为低电平后正常恢复为高电平，且延时芯片的延迟时间大于或等于信号C的高电平的维持时间的情况，最终输出至CPLD芯片的复位信号的情况如下：

第一阶段，信号A为高电平，信号B为高电平，第一异或门输出的信号C为低电平，信号C经过延时芯片后输出的信号D为低电平。第二异或门输出的信号E为低电平，信号E经过非门后输出的信号F为高电平；信号D与信号F经过或门输出的信号Y为高电平。

第二阶段，信号A变为低电平，信号B仍为高电平，第一异或门输出的信号C为高电平，信号C经过延时芯片后输出的信号D为高电平。延时芯片的延迟信号时间大于或等于信号C高电平的维持时间，从波形上看信号D变成高电平的时间要晚于信号C。第二异或门输出的信号E为高电平，信号E经过非门后输出的信号F为低电平；信号D与信号F经过或门输出信号Y，当信号D为低电平，信号F为低电平时，信号Y为低电平。

第三阶段，信号A由低电平正常变为高电平，信号B仍为高电平，第一异或门的输出信号C为低电平，由于延时芯片的延迟信号时间大于或等于信号C高电平的维持时间，信号C经过延时芯片后输出的信号D最终变为低电平，从波形上看信号D变成低电平时间要晚于信号C。第二异或门输出的信号E为低电平，信号E经过非门后输出的信号F为高电平；信号D与信号F经过或门输出信号Y，当信号D为高电平，信号F为高电平时，信号Y为高电平；当信号D为低电平，信号F为高电平时，信号Y是高电平。

通过信号B去复位CPLD芯片：

参考图7所示，针对信号B由高电平变为低电平后无法恢复为高电平的情况，最终输出至CPLD芯片的复位信号的情况如下：

第一阶段，信号B为高电平，信号A为高电平，第一异或门输出的信号C是低电平，信号C经过延时芯片后输出的信号D为低电平。第二异或门输出的信号E是低电平，信号E经过非门后输出的信号F是高电平；信号D与信号F经过或门输出的信号Y是高电平。

第二阶段，信号B由高电平变为低电平，信号A仍为高电平，第一异或门输出的信号C为高电平，信号C经过延时芯片后输出的信号D变为高电平。第二异或门输出的信号E是高电平，信号E经过非门后输出的信号F是低电平；信号D与信号F经过或门输出信号Y，当信号D是低电平，信号F是低电平时，信号Y是低电平；当信号D是高电平，信号F是低电平时，信号Y是高电平。

参考图8所示，针对信号B由高电平变为低电平后又正常变回高电平，且延时芯片的延迟信号时间小于信号C高电平的维持时间的情况，最终输出至CPLD芯片的复位信号的情况如下：

第一阶段，信号B为高电平，信号A为高电平，第一异或门输出的信号C是低电平，信号C经过延时芯片后输出的信号D是低电平；第二异或门输出的信号E是低电平，信号E经过非门后输出的信号F是高电平；信号D与信号F经过或门输出的信号Y为高电平。

第二阶段，信号B变为低电平，信号A仍维持高电平，第一异或门输出的信号C是高电平，信号C经过延时芯片后输出的信号D为高电平，因为延迟时间小于信号C的高电平维持时间，从波形上看信号D变成高电平时间要晚于信号C。第二异或门输出的信号E为高电平，信号E经过非门后输出的信号F为低电平；信号D与信号F经过或门输出信号Y，当信号D为低电平，信号F为低电平时，信号Y为低电平；当信号D为高电平，信号F为低电平时，信号Y为高电平。

第三阶段，信号B由低电平正常恢复为高电平，信号A仍为高电平，第一异或门输出的信号C为低电平，信号C经过延时芯片后输出的信号D最终变为低电平，从波形上看信号D变成低电平时间要晚于信号C。第二异或门输出的信号E为低电平，信号E经过非门后输出的信号F为高电平；信号D与信号F经过或门输出信号Y，当信号D为高电平，信号F为高电平时，信号Y为高电平；当信号D为低电平，信号F为高电平时，信号Y是高电平。

参考图9所示，针对信号B由高电平变为低电平后又正常变回高电平，且延时芯片的延迟信号时间大于或等于信号C高电平的维持时间的情况，最终输出至CPLD芯片的复位信号的情况如下：

第一阶段，信号B为高电平，信号A为高电平，第一异或门输出的信号C为低电平，信号C经过延时芯片后输出的信号D为低电平。第二异或门输出的信号E为低电平，信号E经过非门后输出的信号F为高电平；信号D与信号F经过或门输出的信号Y为高电平。

第二阶段，信号B变为低电平，信号A仍为高电平，第一异或门输出的信号C为高电平，信号C经过延时芯片后输出的信号D为高电平。延时芯片的延迟信号时间大于或等于信号C高电平的维持时间，从波形上看信号D变成高电平的时间要晚于信号C。第二异或门输出的信号E为高电平，信号E经过非门后输出的信号F为低电平；信号D与信号F经过或门输出信号Y，当信号D为低电平，信号F为低电平时，信号Y为低电平。

第三阶段，信号B由低电平正常变为高电平，信号A仍为高电平，第一异或门的输出信号C为低电平，由于延时芯片的延迟信号时间大于或等于信号C高电平的维持时间，信号C经过延时芯片后输出的信号D最终变为低电平，从波形上看信号D变成低电平时间要晚于信号C。第二异或门输出的信号E为低电平，信号E经过非门后输出的信号F为高电平；信号D与信号F经过或门输出信号Y，当信号D为高电平，信号F为高电平时，信号Y为高电平；当信号D为低电平，信号F为高电平时，信号Y是高电平。

综上所述，本申请所提供的芯片复位电路，包括第一逻辑电路、第二逻辑电路、延时芯片以及或门。第一逻辑电路对复位按键输出的电平与基板管理控制器的复位管脚输出的电平进行异或逻辑运算，第二逻辑电路对复位按键输出的电平与基板管理控制器的复位管脚输出的电平进行同或逻辑运算，无论复位按键及基板管理控制器的复位管脚输出的电平如何，第一逻辑电路与第二逻辑电路输出的电平高低均相反。且第一逻辑电路输出的电平经延时芯片延迟后输出至或门。第二逻辑电路输出的电平无延迟的直接输出至或门。从而在能够利用复位按键与BMC芯片中的任意一个进行芯片复位的同时，即使复位按键或BMC芯片发生故障而无法使其输出的电平恢复为高电平，也不会发生芯片挂死的情况，有效解决了芯片挂死的问题。

本申请还提供了一种芯片复位方法，请参考图10所示，该芯片复位方法包括：

S101：对基板管理控制器的复位管脚输出的电平与复位按键输出的电平进行异或逻辑运算得到第一电平；

S102：对所述基板管理控制器的复位管脚输出的电平与所述复位按键输出的电平进行同或逻辑运算得到第二电平；

S103：对所述第一电平进行延迟处理，并将延迟处理后得到的电平与所述第二电平进行或逻辑运算得到第三电平，并输出所述第三电平，以通过所述第三电平复位目标芯片。

在上述实施例的基础上，可选的，对第一电平进行延迟处理，包括：

将第一电平延迟预设时间，预设时间小于第一电平的为高电平时高电平的正常维持时间。

在上述实施例的基础上，可选的，对第一电平进行延迟处理，包括：

将第一电平延迟预设时间，预设时间大于或等于第一电平的为高电平时高电平的正常维持时间。

本申请还提供了一种芯片复位设备，该芯片复位设备包括存储器和处理器。其中，存储器，用于存储计算机程序；处理器，用于执行计算机程序实现如下的步骤：

对基板管理控制器的复位管脚输出的电平与复位按键输出的电平进行异或逻辑运算得到第一电平；对所述基板管理控制器的复位管脚输出的电平与所述复位按键输出的电平进行同或逻辑运算得到第二电平；对所述第一电平进行延迟处理，并将延迟处理后得到的电平与所述第二电平进行或逻辑运算得到第三电平，并输出所述第三电平，以通过所述第三电平复位目标芯片。

对于本申请所提供的设备的介绍请参照上述方法实施例，本申请在此不做赘述。

因为情况复杂，无法一一列举进行阐述，本领域技术人员应能意识到，在本申请提供的实施例的基本原理下结合实际情况可以存在多个例子，在不付出足够的创造性劳动下，应均在本申请的范围内。

说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

以上对本申请所提供的芯片复位电路、方法以及设备进行了详细介绍。本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以对本申请进行若干改进和修饰，这些改进和修饰也落入本申请权利要求的保护范围。

还需要说明的是，在本说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其它变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其它要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括要素的过程、方法、物品或者设备中还存在另外的相同要素。

Claims (10)

1.一种芯片复位电路，其特征在于，包括：

第一逻辑电路，用于对复位按键输出的电平与基板管理控制器的复位管脚输出的电平进行异或逻辑运算得到第一电平，并输出所述第一电平至延时芯片；

所述延时芯片，用于将所述第一电平延迟预设时间后输出至或门；

第二逻辑电路，用于对所述复位按键输出的电平与基板管理控制器的复位管脚输出的电平进行同或逻辑运算得到第二电平，并将所述第二电平输出至所述或门；

所述或门，用于对所述延时芯片输出的电平与所述第二电平进行或逻辑运算得到第三电平，并输出所述第三电平至目标芯片，以复位所述目标芯片。

2.根据权利要求1所述的芯片复位电路，其特征在于，所述第一逻辑电路包括：

第一异或门；所述第一异或门的输入端连接所述复位按键与所述基板管理控制器的复位管脚，所述第一异或门的输出端连接所述延时芯片的输入端。

3.根据权利要求1所述的芯片复位电路，其特征在于，所述第二逻辑电路包括：

第二异或门与非门；所述第二异或门的输入端连接所述复位按键与所述基板管理控制器的复位管脚，所述第二异或门的输出端连接所述非门的输入端，所述非门的输出端连接所述或门的输入端。

4.根据权利要求1所述的芯片复位电路，其特征在于，所述第二逻辑电路包括：

同或门；所述同或门的输入端连接所述复位按键与所述基板管理控制器的复位管脚，所述同或门的输出端连接所述或门的输入端。

5.根据权利要求2所述的芯片复位电路，其特征在于，所述延时芯片的延迟时间小于所述第一逻辑电路正常输出的高电平的维持时间。

6.根据权利要求2所述的芯片复位电路，其特征在于，所述延时芯片的延迟时间大于或等于所述第一逻辑电路正常输出的高电平的维持时间。

7.一种芯片复位方法，其特征在于，包括：

对基板管理控制器的复位管脚输出的电平与复位按键输出的电平进行异或逻辑运算得到第一电平；

对所述基板管理控制器的复位管脚输出的电平与所述复位按键输出的电平进行同或逻辑运算得到第二电平；

对所述第一电平进行延迟处理，并将延迟处理后得到的电平与所述第二电平进行或逻辑运算得到第三电平，并输出所述第三电平，以通过所述第三电平复位目标芯片。

8.根据权利要求7所述的芯片复位方法，其特征在于，所述对所述第一电平进行延迟处理，包括：

将所述第一电平延迟预设时间，所述预设时间小于所述第一电平的为高电平时所述高电平的正常维持时间。

9.根据权利要求7 所述的芯片复位方法，其特征在于，所述对所述第一电平进行延迟处理，包括：

将所述第一电平延迟预设时间，所述预设时间大于或等于所述第一电平的为高电平时所述高电平的正常维持时间。

10.一种芯片复位设备，其特征在于，包括：

存储器，用于存储计算机程序；

处理器，用于执行所述计算机程序时，实现如权利要求7至9任一项所述的芯片复位方法的步骤。

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