CN103246588B - 一种自校验串行总线控制器和自校验串行总线实现方法 - Google Patents

Abstract

本发明提出了一种自校验串行总线控制器和自校验串行总线实现方法。自校验串行总线控制器包括：时钟产生模块、串行总线自测试模块、状态线监测模块、串行总线设置和控制模块、并行总线转换接口、同步异步转换模块、串行地址FIFO缓存模块、串行数据FIFO缓存模块、串行总线协议解码实现与数据校验单元和中断线扩展模块。本发明的自校验串行总线控制器和自校验串行总线实现方法具有自动诊错和纠错功能，能够实现微波测量仪器内部主控CPU对各功能板的可靠控制和数据传输，保证数据的高速传输和电路单元的灵活控制，并且功能板上的总线译码单元实现起来非常方便，本发明的串行总线也可以用作仪器间的互联通讯。

Description

一种自校验串行总线控制器和自校验串行总线实现方法

技术领域

本发明涉及微波领域，特别涉及一种自校验串行总线控制器，还涉及一种自校验串行总线实现方法。

背景技术

微波测量仪器由于工作在几Hz到几十甚至上百GHz的微波频段，并且有脉冲、连续波等多种工作状态，内部微波器件和微波单元的电磁辐射比较强且带宽比较大，同时微波测试仪器经常用于工业化测试环境中，外界的电磁干扰比较强。目前微波测试仪器大都采用工控机模块作为主控CPU实现对仪器内部各功能板的控制，工控机模块一般提供标准的PCI总线、ISA总线或PCI‐E总线，然后在仪器母板上通过设计SPI总线控制器，把并行总线转为SPI串行总线。各功能板上通过设计SPI总线译码再转为对每块功能板上每个电路功能单元的控制。

在仪器的设计制造中，一种可靠的总线对于保证仪器内部功能板与主控CPU的可靠通信，对于仪器的正常运行和提高仪器的可靠性非常重要。传统的微波测量仪器的内部总线协议无论是并行还是串行方式，都无法保证数据从主控CPU到微波测量仪器母板各功能板目标单元闭环可靠传输。

发明内容

本发明提出了一种自校验串行总线控制器，解决了现有的微波测量仪器内部总线无法保证数据从主控CPU到仪器母板各功能板目标单元闭环可靠传输的问题。

本发明的技术方案是这样实现的：

一种自校验串行总线控制器，包括：时钟产生模块、串行总线自测试模块、状态线监测模块、串行总线设置和控制模块、并行总线转换接口、同步异步转换模块、串行地址FIFO缓存模块、串行数据FIFO缓存模块、串行总线协议解码实现与数据校验单元和中断线扩展模块；所述时钟产生模块接收外部参考时钟，其控制端由串行总线设置和控制模块设置参考时钟的整数倍倍频或整数倍分频，产生不同速率的串行总线；所述串行总线自测试模块内部包括读写寄存器，通过访问读写寄存器检测串行总线内部以及并行总线转换接口工作是否正常，并针对不同串行总线的速率做速率测试；所述状态线监测模块监测状态线的变化，其输出信号为低电平表示状态线正常，当其输出信号变为高电平时，表示串行总线数据传输有错，立即通过中断的方式通知主控CPU；所述串行总线设置和控制模块包括设置寄存器，用于设置串行总线速率、串行地址位数、串行数据位数、数据高位/低位先出选择、中断状态以及屏蔽清除；所述并行总线转换接口完成对前端并行总线的接口和协议解码；所述同步异步转换模块将并行总线的时钟和后端串行总线的速率转换为同步；所述串行地址FIFO缓存模块和串行数据FIFO缓存模块分别存储多对串行地址和串行数据；所述串行总线协议解码实现与数据校验单元把所述串行地址FIFO缓存模块中的串行地址和所述串行数据FIFO缓存模块中的串行数据按串行总线的协议发送出去，完成读写访问，并校验其中的读写数据位。

可选地，所述时钟产生模块、串行总线自测试模块、状态线监测模块、串行总线设置和控制模块、并行总线转换接口、同步异步转换模块、串行地址FIFO缓存模块、串行数据FIFO缓存模块、串行总线协议解码实现与数据校验单元和中断线扩展模块通过CPLD实现。

可选地，所述串行总线自测试模块包括多个读写寄存器。

可选地，所述串行总线设置和控制模块包括多个设置寄存器。

本发明还提出了一种自校验串行总线实现方法，包括以下步骤：通过串行总线设置和控制模块产生参考时钟的整数倍倍频或整数倍分频，由时钟产生模块产生不同速率的串行总线；通过访问串行总线自测试模块内部的读写寄存器检测串行总线内部以及并行总线转换接口工作是否正常，并针对不同串行总线的速率做速率测试；通过状态线监测模块监测状态线的变化，其输出信号为低电平表示状态线正常，当其输出信号变为高电平时，表示串行总线数据传输有错，立即通过中断的方式通知主控CPU；通过串行总线设置和控制模块内部的设置寄存器设置串行总线速率、串行地址位数、串行数据位数、数据高位/低位先出选择、中断状态以及屏蔽清除；通过并行总线转换接口完成对前端并行的总线的接口和协议解码；通过同步异步转换模块将并行总线的时钟和后端串行总线的速率转换为同步；通过串行地址FIFO缓存模块和串行数据FIFO缓存模块分别存储多对串行地址和串行数据；通过串行总线协议解码实现与数据校验单元把所述串行地址FIFO缓存模块中的串行地址和串行数据FIFO缓存模块中的串行数据按串行总线的协议发送出去，完成读写访问，并校验其中的读写数据位。

可选地，所述串行总线自测试模块内部包括多个读写寄存器。

可选地，所述串行总线设置和控制模块内部包括多个设置寄存器。

本发明的有益效果是：具有自动诊错和纠错功能，能够实现微波测量仪器内部主控CPU对各功能板的可靠控制和数据传输，保证数据的高速传输和电路单元的灵活控制，并且功能板上的总线译码单元实现起来非常方便，本发明的串行总线也可以用作仪器间的互联通讯。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明自校验串行总线控制器的电路控制框图；

图2为本发明自校验串行总线控制器的写时序的时序图；

图3为本发明自校验串行总线控制器的读时序的时序图；

图4为本发明自校验串行总线控制器一个实施例的电路控制框图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

图1所示为本发明自校验串行总线控制器的电路控制框图。

如图1所示，自校验串行总线控制器100包括：时钟产生模块101、串行总线自测试模块102、状态线监测模块103、串行总线设置和控制模块104、并行总线转换接口105、同步异步转换模块106、串行地址FIFO缓存模块107、串行数据FIFO缓存模块108、串行总线协议解码实现与数据校验单元109和中断线扩展模块110。

时钟产生模块101接收外部参考时钟300，其控制端由串行总线设置和控制模块104设置参考时钟300的整数倍倍频或整数倍分频，产生不同速率的串行总线600，以满足不同器件的访问需求；串行总线自测试模块102内部包括读写寄存器，通过访问读写寄存器检测串行总线600内部以及并行总线转换接口105工作是否正常，并针对不同串行总线的速率做速率测试，优选地，上述读写寄存器的数量是多个；状态线监测模块103监测状态线的变化，其输出信号为低电平表示状态线正常，当其输出信号变为高电平时，表示串行总线600数据传输有错，立即通过中断的方式通知主控CPU；串行总线设置和控制模块104包括设置寄存器，用于设置串行总线速率、串行地址位数、串行数据位数、数据高位/低位先出选择、中断状态以及屏蔽清除，优选地，上述设置寄存器的数量是多个；并行总线转换接口105完成对前端并行总线500的接口和协议解码，如果前端接的是PCI总线则完成PCI接口，如果前端接的是ISA总线，则完成ISA接口；同步异步转换模块106将并行总线500的时钟和后端串行总线600的速率转换为同步；串行地址FIFO缓存模块107和串行数据FIFO缓存模块108分别存储多对串行地址和串行数据，能够使并行总线500一次写入多套的地址数据，以消除零散访问的低效率；串行总线协议解码实现与数据校验单元109把串行地址FIFO缓存模块107中的串行地址和串行数据FIFO缓存模块108中的串行数据按串行总线600的协议发送出去，完成读写访问，并校验其中的读写数据位。

串行总线协议主要包括串行总线信号的定义和各串行输入输出信号有关的读写时序。自校验串行总线的信号定义共8个，位宽都为1位，分别为串行时钟线（SerClock），写数据线（WriteData），地址触发线（Add_strobe），数据触发线（Data_strobe），读数据线（ReadData），读时钟线（SReadClock），状态线（Status），中断请求线（InterruptReq）。串行时钟线（SerClock）由时钟产生模块101根据用户的设置产生，可以为输入的参考时钟300的任意倍数，该时钟为自校验串行总线控制器100的输出时钟，只要对外部设备有读写访问时，就会有效。写数据线（WriteData）在写访问的时候，在地址相输出串行地址，在数据相输出串行数据。地址触发线（Add_strobe）用于地址相完成时辅助串行地址锁存，以使总线接口的译码部分开始进行译码。数据触发线（Data_strobe）用于数据相完成时，锁存串行数据。读数据线（ReadData）在读访问时，在数据相期间逐位返回读取的数据，在地址相期间逐位返回输出的串行地址以进行回传校验。读时钟线（SReadClock）由末端被访问的电路单元返回，实际上是串行时钟线（SerClock）延后一个时钟后的输出，如果该电路单元不支持读访问，则无串行时钟线（SerClock）输出，自校验串行总线控制器100则收不到读数据时钟。状态线（Status）用于被访问电路单元或设备向自校验串行总线控制器100报告总线状态，串行总线或被访问电路单元可以正常访问时该信号线处于低电平，当有错误时将该信号线置高，自校验串行总线控制器100就会向主控CPU报告错误发生。中断请求线（InterruptReq）用于后端的电路单元或设备通过中断的方式通知主控CPU迅速中断当前的运行，进行读数据等需要紧急处理的任务，该中断线可根据后面设备中断源的多少扩展个数。

串行总线的时序主要是读写时序：读时序用于主控CPU从仪器母板的各功能板读数据；写时序主要用于主控CPU往仪器母板的各功能板写控制数据。串行总线的地址个数和数据个数通过串行总线内部的设置寄存器都设为8位的情况下，写时序和读时序分别见图2和图3。

如图2所示，写时序分为地址相和数据相两部分时序，在地址相中每个时钟周期写数据线（WriteData）输出一个串行地址数据，后端所接的电路单元在每个串行时钟的上升沿锁存串行地址，当所有串行地址输出完后，地址触发线（Add_strobe）输出一个地址触发锁存信号，地址相完成，串行总线所接电路单元锁存完地址并进行地址译码，写数据线（WriteData）继续串行输出数据，把8位的数据传输完后，数据触发线（Data_strobe）发出数据触发锁存信号，与前面的译码后的地址共同锁存串行数据，完成了写时序。在整个写时序的过程中读数据线（ReadData）用于从电路单元返回收到的串行地址和串行数据，自校验串行总线控制器在写时序的每个时钟周期内通过这种方式对发出的数据进行逐位的校验，从而保证了串行总线传输的可靠性。串行总线的这种校验方式对发出的地址和数据每位都进行校验，不同于其它总线所采用的奇偶校验方式，从而保证了数据传输的绝对可靠。

如图3所示，读时序同样也分为地址相和数据相两部分时序，地址相期间写数据线（WriteData）串行输出8个地址位，8个时钟周期后地址触发线（Add_strobe）输出地址锁存脉冲，后端所接的电路单元完成地址锁存和译码，数据触发线（Data_strobe）与译码后的地址数据一起锁存所接电路单元的并行数据，紧接着连续8个串行时钟驱动移位寄存器输出8位的串行数据，自校验串行总线控制器接收锁存串行数据，再转到所接并行总线上。为保证读时序过程中的数据全校验，自校验串行总线控制器在读时序的数据相期间同步把接收到的串行数据通过写数据线（WriteData）输出到末端电路单元，末端电路单元的串行数据比较器把发送的数据和接收到的数据来比较验证串行总线传输是否有误。

为了更详细地说明本发明的技术方案，下面给出一个具体实施例。

在微波测量仪器中，如图4所示，主控CPU200采用PCI总线的ETX模块（例如控创ETX‐PM/1.0），PCI总线接自校验串行总线控制器100，自校验串行总线控制器100后端串行总线600接母板400，母板400所插的功能板通过自校验串行总线控制器100与主控CPU200通信，例如母板400所插的功能板包括：频率合成板401、频率参考板402、微波控制板403和中频信号处理板404。本实施例中，串行时钟频率为40MHz，自校验串行总线控制器100通过CPLD（例如型号EPM1270T144C5）实现，并按照串行总线的协议定义并分配好管脚。在CPLD内部采用Verilog硬件描述语言实现图1中自校验串行总线控制器100的内部各模块及内部逻辑时序，设计实现串行总线协议。

接PCI接口的部分通过自校验串行总线控制器100内部的并行总线转换接口105实现PCI总线空间可以访问的32位的控制寄存器、数据寄存器、地址寄存器、中断寄存器。主控CPU200对母板400上各功能板的串行总线访问，转换为对这些PCI寄存器的访问。各寄存器内部内容如下：

32位控制寄存器定义为：第0位，高/低位先出选择；第1位，保留；第2‐13位，时钟分频；第14位，自测试；第15位，中断允许；第16、17位，总线状态；第18‐31位，保留。

32位地址寄存器定义为：第0‐15位，串行地址；第16‐20位，串行地址位数；第21‐26位，读写串行数据位数；第27‐30位，保留；第31位，读/写。

母板400所插每个功能板总线的译码通过CPLD实现，采用Verilog硬件编程语言按照上述的协议定义和读写时序，将自校验串行总线控制器100编写完成并写进CPLD中，定义好可编程器件的输入输出管脚。

例如，通过串行总线600设置频率合成板401的某个电路单元，串行地址为0x21，内容为0x88。软件程序首先设置控制寄存器的各控制项，如控制寄存器中的Bit[13..2]=0x1，设定好串行总线600的频率为40MHz，设置Bit[15]=1，允许中断产生；设置地址寄存器串行地址位为Bit[15..0]=0x21，串行地址位数Bit[20..16]=0x10为16位，串行写数据位数Bit[26..21]=0x10为16位，置Bit[31]=0x1表示写操作，把整个地址寄存器的内容写入地址寄存器，再把0x88写入数据寄存器，CPLD中的自校验串行总线控制器100就会按图2的写时序先输出串行地址0x21，紧接锁存所有地址位，再输出串行数据0x88到串行总线并锁存，频率合成板地址单元0x21的内容就会变为0x88并产生相关动作。串行总线输出的每一位串行地址和数据都会逐位自校验，如果校验出错则会产生串行总线错误中断。

如果要读取频率合成板401的某个串行地址为0x24的电路单元中的内容，软件程序首先设置控制寄存器的各控制项，设置控制寄存器中的Bit[13..2]=0x1，设定好串行总线的频率为40MHz，Bit[15]=1，允许中断产生；设置地址寄存器串行地址为Bit[15..0]=0x24，串行地址位数Bit[20..16]=0x10为16位，串行读数据位数Bit[26..21]=0x10为16位，置Bit[31]=0x0，表示读操作，再把整个地址寄存器的内容写入地址寄存器，软件程序直接读取数据寄存器内容就可以了，CPLD中的自校验串行总线控制器100就会按图3的读时序先输出串行地址0x24，再输出读触发信号，频率合成板地址单元0x24的内容就会直接到数据寄存器中了。总线输出的每一位串行地址和读取的数据都会逐位自校验，如果校验出错则会产生串行总线错误中断。

根据上述自校验串行总线控制器，本发明还提出了一种自校验串行总线实现方法，包括以下步骤：

通过串行总线设置和控制模块产生参考时钟的整数倍倍频或整数倍分频，由时钟产生模块产生不同速率的串行总线；通过访问串行总线自测试模块内部的读写寄存器检测串行总线内部以及并行总线转换接口工作是否正常，并针对不同串行总线的速率做速率测试；通过状态线监测模块监测状态线的变化，其输出信号为低电平表示状态线正常，当其输出信号变为高电平时，表示串行总线数据传输有错，立即通过中断的方式通知主控CPU；通过串行总线设置和控制模块内部的设置寄存器设置串行总线速率、串行地址位数、串行数据位数、数据高位/低位先出选择、中断状态以及屏蔽清除；通过并行总线转换接口完成对前端并行的总线的接口和协议解码；通过同步异步转换模块将并行总线的时钟和后端串行总线的速率转换为同步；通过串行地址FIFO缓存模块和串行数据FIFO缓存模块分别存储多对串行地址和串行数据；通过串行总线协议解码实现与数据校验单元把所述串行地址FIFO缓存模块中的串行地址和串行数据FIFO缓存模块中的串行数据按串行总线的协议发送出去，完成读写访问，并校验其中的读写数据位。

优选地，上述自校验串行总线实现方法中，串行总线自测试模块内部包括多个读写寄存器；串行总线设置和控制模块内部包括多个设置寄存器。

本发明的自校验串行总线控制器和自校验串行总线实现方法具有自动诊错和纠错功能，能够实现微波测量仪器内部主控CPU对各功能板的可靠控制和数据传输，保证数据的高速传输和电路单元的灵活控制，并且功能板上的总线译码单元实现起来非常方便，本发明的串行总线也可以用作仪器间的互联通讯。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种自校验串行总线控制器，其特征在于，包括：时钟产生模块、串行总线自测试模块、状态线监测模块、串行总线设置和控制模块、并行总线转换接口、同步异步转换模块、串行地址FIFO缓存模块、串行数据FIFO缓存模块、串行总线协议解码实现与数据校验单元和中断线扩展模块；

所述时钟产生模块接收外部参考时钟，其控制端由串行总线设置和控制模块设置参考时钟的整数倍倍频或整数倍分频，产生不同速率的串行总线；

所述串行总线自测试模块内部包括读写寄存器，通过访问读写寄存器检测串行总线内部以及并行总线转换接口工作是否正常，并针对不同串行总线的速率做速率测试；

所述状态线监测模块监测状态线的变化，其输出信号为低电平表示状态线正常，当其输出信号变为高电平时，表示串行总线数据传输有错，立即通过中断的方式通知主控CPU；

所述串行总线设置和控制模块包括设置寄存器，用于设置串行总线速率、串行地址位数、串行数据位数、数据高位/低位先出选择、中断状态以及屏蔽清除；

所述并行总线转换接口完成对前端并行总线的接口和协议解码；

所述同步异步转换模块将并行总线的时钟和后端串行总线的速率转换为同步；

所述串行地址FIFO缓存模块和串行数据FIFO缓存模块分别存储多对串行地址和串行数据；

所述串行总线协议解码实现与数据校验单元把所述串行地址FIFO缓存模块中的串行地址和所述串行数据FIFO缓存模块中的串行数据按串行总线的协议发送出去，完成读写访问，并校验其中的读写数据位。

2.如权利要求1所述的自校验串行总线控制器，其特征在于，所述时钟产生模块、串行总线自测试模块、状态线监测模块、串行总线设置和控制模块、并行总线转换接口、同步异步转换模块、串行地址FIFO缓存模块、串行数据FIFO缓存模块、串行总线协议解码实现与数据校验单元和中断线扩展模块通过CPLD实现。

3.如权利要求2所述的自校验串行总线控制器，其特征在于，所述串行总线自测试模块包括多个读写寄存器。

4.如权利要求2所述的自校验串行总线控制器，其特征在于，所述串行总线设置和控制模块包括多个设置寄存器。

5.一种自校验串行总线实现方法，其特征在于，包括以下步骤：

通过串行总线设置和控制模块产生参考时钟的整数倍倍频或整数倍分频，由时钟产生模块产生不同速率的串行总线；

通过访问串行总线自测试模块内部的读写寄存器检测串行总线内部以及并行总线转换接口工作是否正常，并针对不同串行总线的速率做速率测试；

通过状态线监测模块监测状态线的变化，其输出信号为低电平表示状态线正常，当其输出信号变为高电平时，表示串行总线数据传输有错，立即通过中断的方式通知主控CPU；

通过串行总线设置和控制模块内部的设置寄存器设置串行总线速率、串行地址位数、串行数据位数、数据高位/低位先出选择、中断状态以及屏蔽清除；

通过并行总线转换接口完成对前端并行的总线的接口和协议解码；

通过同步异步转换模块将并行总线的时钟和后端串行总线的速率转换为同步；

通过串行地址FIFO缓存模块和串行数据FIFO缓存模块分别存储多对串行地址和串行数据；

通过串行总线协议解码实现与数据校验单元把所述串行地址FIFO缓存模块中的串行地址和串行数据FIFO缓存模块中的串行数据按串行总线的协议发送出去，完成读写访问，并校验其中的读写数据位。

6.如权利要求5所述的自校验串行总线实现方法，其特征在于，所述串行总线自测试模块内部包括多个读写寄存器。

7.如权利要求5所述的自校验串行总线实现方法，其特征在于，所述串行总线设置和控制模块内部包括多个设置寄存器。