CN1964302A - 有spi接口的串行接口总线通信控制器 - Google Patents

Abstract

本发明公开了一种有SPI接口的串行接口总线通信控制器。它的构成包括通信组件、接口控制器和SPI(串行外设接口)接口；通信组件包括总线部分和通信逻辑控制部分；总线部分的构成包括总线端串行异步收发单元和与其相接的数据缓冲处理单元2；通信逻辑控制部分包括通信控制单元、错误计数和错误处理电路，载波侦听多址访问冲突监测电路。本发明在实现串行接口总线通信的同时，可以利用SPI接口的特点，简化设备端的CPU控制逻辑。为设备的使用者和生产厂家提供更大的方便，并且可以减少对设备CPU的资源占用。

Description

有SPI接口的串行接口总线通信控制器

技术领域

本发明涉及一种控制网络用的控制装置，特别是一种控制网络用的具有接口和通信功能的控制装置。

背景技术

以前的单片机与单片机，或单片机与PC个人计算机的多址通信一般是利用并行接口进行串行总线通信。在通信中所用的总线通信控制器(又称总线通信控制芯片)，基本都是按同步通信工作方式设计，多用于工业。这种并行接口总线通信控制器具有数据传输速度快，抗干扰能力强，容错功能强，可靠性高，可在较恶劣环境下工作的特点。但这种总线通信控制器的制作成本较高。在目前的家庭控制系统中，控制对象是各种装有单片机的电器(如电视、冰箱、微波炉等)或由单片机集中监控的电器(如由一个单片机控制下的电灯、电炉、插座等)，系统环境相对较好，对数据传输的要求较低。在家庭控制系统或类似应用环境的控制系统中使用这种并行接口总线通信控制器，明显在功能上有冗余、而且成本较高。另外现有的家庭控制系统中，各控制对象上的单片机的并口基本上都因内部控制要求被占用，因此采用这种并行接口总线通信控制器，许多情况下还要对现有的控制对象进行改造，这种改造既增大了家庭控制系统的成本，又给控制对象生产厂家带来麻烦。再就是采用并行接口总线通信控制器连线较多，又复杂。

为解决上述问题，本申请人在02140851.3号专利申请中提供了一种串行接口总线通信控制器。该总线通信控制器是使用串行接口进行总线通信，它既可大幅降低总线通信控制器的制作成本和家庭控制系统的总成本；又可满足家庭控制系统的通信要求，适应现有的控制对象，并且使现有控制对象的资源得到更充分利用。但这种总线通信控制器在应用时，存在设备端的CPU控制逻辑比较复杂的问题。对于控制网络的中的设备来讲，如果其CPU控制逻辑比较复杂，对设备的使用者和生产厂家可能造成一定的负担。另外，复杂的控制逻辑，也对CPU的资源使用也有一定影响。

发明内容

本发明的目的在于，提供一种有SPI接口的串行接口总线通信控制器。它是一个集成在一体有通信组件、数据缓冲处理单元1、接口控制器和SPI(串行外设接口)接口的集成电路芯片。本发明在实现通信的同时，简化了设备CPU的控制逻辑。为设备的使用者和生产厂家提供更大的方便，并且可以减少对设备CPU的资源占用。

本发明的技术方案。有SPI接口的串行接口总线通信控制器，其特征在于：它的构成包括通信组件、数据缓冲处理单元1、接口控制器和SPI(串行外设接口)接口；通信组件包括总线部分和通信逻辑控制部分；总线部分的构成包括总线端串行异步收发单元和与其相接的数据缓冲处理单元2；通信逻辑控制部分包括通信控制单元、错误计数和错误处理电路，载波侦听多址访问冲突监测电路。

上述的有SPI接口的串行接口总线通信控制器中，所述的总线端串行异步收发单元的构成包括总线端串行异步收发器，与其相接的并—串转换电路和串—并转换电路；所述的数据缓冲处理单元2的构成包括总线发送数据缓冲区和总线接收数据缓冲区；所述的通信控制单元包括，发送控制寄存器堆，循环冗余码生成电路，接收控制寄存器堆，地址检查电路，循环冗余码校验电路，超时检查电路。所述的数据缓冲处理单元1的构成包括接口接收数据缓冲区和接口发送数据缓冲区。

前述的有SPI接口的串行接口总线通信控制器中，所述的总线发送数据缓冲区包括数据缓冲区3、总线缓冲区控制电路1；总线接收数据缓冲区包括数据缓冲区4、总线缓冲区控制电路2；接收控制寄存器堆包括帧特征字寄存器堆2、接口发送控制寄存器堆、总线接收控制寄存器堆、应答电路2和应答电路4；发送控制寄存器堆包括帧特征字寄存器堆1、接口接收控制寄存器堆、总线发送控制寄存器堆、应答电路1和应答电路3；接口端串行异步收发器包括接口异步收发器、帧格式打包电路1、帧格式解包电路1；总线端串行异步收发器包括总线异步收发器、帧格式打包电路2、帧格式解包电路2。所述的接口接收数据缓冲区包括数据缓冲区1、接口缓冲区控制电路1，接口发送数据缓冲区包括数据缓冲区2、接口缓冲区控制电路2。

前述的有SPI接口的串行接口总线通信控制器中，接口控制器的组成包括帧打包逻辑、帧解包逻辑、累加和生成、累加和校验逻辑；帧打包逻辑包括帧打包电路和并—串转换电路，帧解包逻辑包括帧解包电路和串—并转换电路。

本发明是一个集成在一体有通信组件、数据缓冲处理单元1、接口控制器和SPI接口的集成电路芯片。本发明在实现串行接口总线通信的同时，可以利用SPI接口的协议简单、速度快的特点，简化设备CPU的控制逻辑。为设备的使用者和生产厂家提供更大的方便，并且可以减少对设备CPU的资源占用。

附图说明

附图1是有SPI接口的串行接口总线通信控制器的电路结构图1；

附图2是有SPI接口的串行接口总线通信控制器的电路结构图2；

附图3是有SPI接口的串行接口总线通信控制器的电路结构图3。

具体实施方式

实施例。如附图1所示，有SPI接口的串行接口总线通信控制器的构成包括通信组件、数据缓冲处理单元1、接口控制器、可编程I/O、EEPROM和SPI(串行外设接口)接口；通信组件包括总线部分和通信逻辑控制部分；总线部分的构成包括总线端串行异步收发单元和与其相接的数据缓冲处理单元2；通信逻辑控制部分包括通信控制单元、错误计数和错误处理电路，载波侦听多址访问冲突监测电路。如附图2所示，总线端串行异步收发单元的构成包括总线端串行异步收发器，与其相接的并—串转换电路和串—并转换电路；数据缓冲处理单元2的构成包括总线发送数据缓冲区和总线接收数据缓冲区；通信控制单元包括，发送控制寄存器堆，循环冗余码生成电路，接收控制寄存器堆，地址检查电路，循环冗余码校验电路，超时检查电路。所述的数据缓冲处理单元1的构成包括接口接收数据缓冲区和接口发送数据缓冲区。如附图3所示，总线发送数据缓冲区包括数据缓冲区3、总线缓冲区控制电路1；总线接收数据缓冲区包括数据缓冲区4、总线缓冲区控制电路2；接收控制寄存器堆包括帧特征字寄存器堆2、接口发送控制寄存器堆、总线接收控制寄存器堆、应答电路2和应答电路4；发送控制寄存器堆包括帧特征字寄存器堆1、接口接收控制寄存器堆、总线发送控制寄存器堆、应答电路1和应答电路3；接口端串行异步收发器包括接口异步收发器、帧格式打包电路1、帧格式解包电路1；总线端串行异步收发器包括总线异步收发器、帧格式打包电路2、帧格式解包电路2。所述的接口接收数据缓冲区包括数据缓冲区1、接口缓冲区控制电路1，接口发送数据缓冲区包括数据缓冲区2、接口缓冲区控制电路2。

接口控制器主要由帧打包逻辑、帧解包逻辑、累加和生成、累加和校验逻辑组成；帧打包逻辑包括帧打包电路和并—串转换电路，帧解包逻辑包括帧解包电路和串—并转换电路。

帧打包逻辑的任务是把接口发送缓冲区内的数据经并—串转换电路后打包成含有起始符、数据长度、控制命令字、源地址、数据块、校验和以及结束符的帧序列，供设备CPU通过SPI接口来读取。

帧解包逻辑的任务是把从SPI接口组件发送来的帧序列解包后经串—并转换电路变为并行数据存入接口数据缓冲区1。

累加和生成，累加和校验逻辑：累加和生成逻辑的功能是生成一个累加和，供设备CPU检查从SPI接口收到的帧序列是否传输无误。累加和校验逻辑的功能是检查由SPI接口发来的帧序列的累加和确定数据是否传输无误。

整个有SPI接口的串行接口总线通信控制器制作成一块集成电路芯片。具体制作时可用附图3所示的致命错误检测电路实现错误计数和错误处理功能，并—串转换电路和串—并转换电路可以归并于帧格式打包电路和帧格式解包电路中。

有SPI接口的串行接口总线通信控制器的工作原理：设备CPU采用SPI接口的通信方式向芯片的SPI接口发送含有SPI命令字，起始符，数据长度，目标地址，控制命令字，数据块，结束符的帧序列，经过接口控制器的串—并转换电路变为并行数据存入接口数据缓冲区1。同时，送累加和校验电路，确定传输数据是否正确无误，将结果送发送控制寄存器堆。发送控制寄存器堆从接口接收数据缓冲区中提取控制命令字、目标地址和传输数据，并存入总线发送数据缓冲区，加入本地地址，同时通过循环冗余码生成电路把校验码存入校验字段，并组织总线传输帧。(总线传输帧是具有起始符、目标地址、本地地址、控制命令字、长度、数据块、校验字段和结束符的帧序列。)发送控制寄存器堆根据不同的控制字决定将数据发送到总线是采用广播方式还是信息传递方式，启动发送。根据载波侦听多址访问冲突检测提供的信号，当为总线空闲，允许发送，则启动发送。总线发送数据缓冲区将数据送并—串转换电路形成串行序列。最后由总线端串行异步收发器经异步串行总线接口BTX向通信总线发送总线传输帧。发送过程中采用“边说边听”的方式确定是否发送成功，具体是由异步串行总线接口的BRX收到发送到总线的位序列和发送的位序列输入到载波侦听多址访问冲突检测电路比较是否一致。如果一致，则继续发送；如果不一致则立即通知发送控制寄存器堆和错误计数错误处理电路，停止发送。如果错误计数溢出，则进行错误处理，停止发送、产生出错标志等。

相反，如果通信总线发来一传输帧序列，首先经过异步串行总线接口BRX输入到总线端串行异步收发器，还原为8位的位流，送串并转换电路、循环冗余码校验电路、超时检查电路。串—并转换后则存入总线接收数据缓冲区；循环冗余码检验电路得到结果后送接收控制寄存器堆，确定传输帧是否有效；超时检查电路则提供帧序列是否结束的信号，使整个接收电路能够准确复位，进入新的等待接收状态。地址检查电路则从总线接收数据缓冲区中提取目标地址字段与本地地址比较，确定是发往本地的传输帧。由接收控制寄存器堆拷贝总线接收数据缓冲区中目标地址、控制命令字和数据块存入接口发送数据缓冲区。同时由累加和生成电路得到校验和，也存入接口发送数据缓冲区。在数据存入接收数据缓冲区后接收控制寄存器堆产生一个信号通知接口控制器，这时接口控制器要设置接收状态寄存器的状态，并同时产生一个信号去通知设备CPU设备CPU，在设备CPU响应这个信号以后，从总线端收到的数据经过接口控制器内的并—串转换电路，转换成串行数据。设备CPU通过SPI接口就可以把收到的帧序列读入。

帧特征字寄存器堆2是根据帧解包的结果，将代表帧的特征字存储到相应的寄存器堆，如命令字、帧长度、源地址、目的地址、本地更新地址、本地更新控制寄存器等。接口发送控制寄存器堆是控制接口发送接口缓冲区控制电路2何时启动工作；判断接口发送条件，启动发送；控制累加和生成(累加和生成模块)；控制接口帧格式打包(帧格式打包1)。总线接收控制寄存器堆是校验接收帧正误，判断帧头、帧尾，判断循环冗余码(循环冗余码校验模块)，判断信息位长度，判断接收超时(超时检查模块)，通过源地址、目的地址，判断帧发送方向；监察接口状态，判断是否向接口搬移帧信息；控制总线接收数据缓冲区控制模块2何时启动工作。帧特征字寄存器堆模块2根据帧解包的结果，将代表帧的特征字存储到相应的寄存器堆，如命令字、帧长度、源地址、目的地址、本地更新地址、本地更新控制寄存器等。接口接收控制寄存器堆是校验接收帧正误，判断帧头、帧尾，判断累加和(累加和检查模块)，判断帧长度，判断接收超时(超时检查模块)；监察总线状态，判断是否向总线搬移帧信息；控制接口缓冲区控制电路1何时启动工作。总线发送控制寄存器堆是控制总线缓冲区控制模块1何时启动工作；判断总线发送条件，启动发送；控制循环冗余码生成(循环冗余码生成模块)；控制总线帧格式打包(帧格式打包模块)。数据缓冲区包含接口接收数据缓冲区、接口发送数据缓冲区、总线接收数据缓冲区、总线发送数据缓冲区4块RAM，每块大小为8*32bit。缓冲区控制电路用于产生数据缓冲区(RAM)的读写控制信号、读写地址和清空缓冲区信号。帧结构解包模块是根据不同类型帧结构的特点，对帧数据进行解包。帧结构打包模块是根据不同类型帧结构的特点，对帧数据进行打包。异步收发器(UART)模块是接收和发送标准起止式字符结构，一个起始位、8位数据位和一个停止位。如果字符结构错误，接口端自动丢弃；总线端则进行致命错误检测(致命错误检测模块)应答判断模块：对接收的应答帧进行相应的处理；对非应答帧的校验结果进行相应的应答处理；对芯片设置帧进行应答和软复位(只有接口有此功能)；根据总线应答情况控制接口启动发送传输应答帧(只有总线有此功能)。载波监听、冲突检测模块用于实时监听总线，冲突检测，判断地址优先级。采样频率为接口波特率的十六倍。致命错误检测电路是当固定格式的字符结构含有一个或多个非法位时，则检测到一个形式错误，当累计到128个形式错误时产生总线错误(致命错误)。并控制接口发送控制寄存器堆启动接口发送传输致命错误帧。

本发明所述的控制网络，是指把家庭范畴里个人计算机、家用电器、水电气暖表、照明系统和安全系统连接在一起的一种局域网。其主要功能是集中控制局域网内各种电器设备并把局域网接入外部网络。

Claims (4)

1、有SPI接口的串行接口总线通信控制器，其特征在于：它的构成包括通信组件、数据缓冲处理单元1、接口控制器和SPI接口；通信组件包括总线部分和通信逻辑控制部分；总线部分的构成包括总线端串行异步收发单元和与其相接的数据缓冲处理单元2；通信逻辑控制部分包括通信控制单元、错误计数和错误处理电路，载波侦听多址访问冲突监测电路。

2、根据权利要求1所述的有SPI接口的串行接口总线通信控制器，其特征在于：所述的总线端串行异步收发单元的构成包括总线端串行异步收发器，与其相接的并—串转换电路和串—并转换电路；所述的数据缓冲处理单元2的构成包括总线发送数据缓冲区和总线接收数据缓冲区；所述的通信控制单元包括，发送控制寄存器堆，循环冗余码生成电路，接收控制寄存器堆，地址检查电路，循环冗余码校验电路，超时检查电路；所述的数据缓冲处理单元1的构成包括接口接收数据缓冲区和接口发送数据缓冲区。

3、根据权利要求2所述的有SPI接口的串行接口总线通信控制器，其特征在于：所述的总线发送数据缓冲区包括数据缓冲区3、总线缓冲区控制电路1；总线接收数据缓冲区包括数据缓冲区4、总线缓冲区控制电路2；接收控制寄存器堆包括帧特征字寄存器堆2、接口发送控制寄存器堆、总线接收控制寄存器堆、应答电路2和应答电路4；发送控制寄存器堆包括帧特征字寄存器堆1、接口接收控制寄存器堆、总线发送控制寄存器堆、应答电路1和应答电路3；接口端串行异步收发器包括接口异步收发器、帧格式打包电路1、帧格式解包电路1；总线端串行异步收发器包括总线异步收发器、帧格式打包电路2、帧格式解包电路2。所述的接口接收数据缓冲区包括数据缓冲区1、接口缓冲区控制电路1，接口发送数据缓冲区包括数据缓冲区2、接口缓冲区控制电路2。

4、根据权利要求1、2或3所述的有SPI接口的串行接口总线通信控制器，其特征在于：接口控制器的组成包括帧打包逻辑、帧解包逻辑、累加和生成、累加和校验逻辑；帧打包逻辑包括帧打包电路和并—串转换电路，帧解包逻辑包括帧解包电路和串—并转换电路。