CN1507156A

CN1507156A - 占空比校正电路

Info

Publication number: CN1507156A
Application number: CNA2003101195899A
Authority: CN
Inventors: ־; 道正志郎; 柳沢直志; 外山正臣; 梅原启二朗
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2002-12-06
Filing date: 2003-12-04
Publication date: 2004-06-23
Anticipated expiration: 2023-12-04
Also published as: JP4015937B2; CN1252921C; JP2004187200A; US20040108878A1; US6982581B2

Abstract

提供一种可以将时钟的占空比校正到50％的占空比校正电路。包括：将时钟(CK1)延迟后输出时钟(CK2)的延迟部(11A)；由分别以时钟(CK1、CK2)作为栅极输入的晶体管(12、13)和将其共同的漏极输出的信号(CK3’)反相后输出时钟(CK3)的反相器电路(16)所构成的时钟输出部(17)。延迟部(11A)按照让时钟(CK1)下降变化出现在占空比为50％的时刻那样对时钟(CK1)延迟。晶体管(12、13)分别根据时钟(CK1)的上升变化以及时钟(CK2)的下降变化从共同的漏极输出接地电压和电源电压(信号CK3’)。最后获得占空比大约为50％的时钟(CK3)。

Description

占空比校正电路

技术领域

本发明涉及数字电路中的时钟加工电路，特别涉及非常适合校正通过分频电路等所生成的时钟之占空比的电路技术。

背景技术

数字电路中，为了让各部工作的步调一致，所用时钟的占空比保持在50％是非常重要的。通常，占空比为50％的时钟是通过分频电路生成的。

图7表示一般分频电路(2分频电路)的电路构成。图中所示的分频电路100，输入时钟CK0，将其2分频后输出时钟CK1。通过将时钟CK0进行2分频，可以让时钟CK1逻辑值为“H”的期间和逻辑值为“L”的期间均为时钟CK0的1个周期时间。由此，获得使占空比成为大约50％的时钟CK1(例如，参考文献1)。

文献1：Willam J.Dally等著，“数字系统工程”，美国，剑桥大学出版社，1998年8月，p.581。

但是，近年来，在数字电路中使用非常高频率的时钟，构成分频电路100的各个晶体管单元中的信号传播延迟，特别是MOS阻抗导致的延迟的影响，使获得占空比为50％的时钟正变得困难。下面，说明这个问题。

图8表示当从分频电路100输出的时钟CK1的逻辑值变化时的信号传输的样子。其图(a)表示当时钟CK1进行上升变化(“L”→“H”)时的信号传输的样子。其图(b)表示当时钟CK1进行下降变化(“H”→“L”)时的信号传输的样子。

根据分频电路100那样的动态2分频电路，在时钟CK0进行上升变化时，时钟CK1的逻辑值变化。时钟CK1进行上升变化时的信号传输延迟起因于n沟道晶体管101和p沟道晶体管102的转入导通。另一方面，时钟CK1进行下降变化时的信号传输延迟起因于n沟道晶体管103的转入导通。因而，时钟CK1进行上升变化比时钟CK1进行下降变化要多延迟一个p沟道晶体管的部。

图9表示作为分频电路100之输入输出的时钟CK0，CK1的波形。对于在恒定周期中发生的时钟CK0上升变化，由于时钟CK1上升变化的延迟d1比其下降变化的延迟d2大，时钟CK1的占空比将比50％的时序偏离了误差d3。该误差d3在时钟CK0，CK1频率比较低的情况下是能够忽略的，但是随着频率的增高就不能忽略。

发明内容

鉴于上述问题，本发明的目的在于提供一种占空比校正电路，其能够将所提供时钟的占空比校正为大约50％。

作为占空比校正电路，本发明采取的方案包括：延迟部，其输入在一个周期中第一逻辑值期间比第二逻辑值期间短的第一时钟，延迟所述第一时钟，按照让所述第二逻辑值的变化出现在从所述第一时钟的所述第一逻辑值变化时刻起经过了相当于半个周期的时间的时刻那样形成并输出第二时钟；和时钟输出部，根据所述第一和第二时钟输出第三时钟，输入所述第一时钟，校正其占空比，输出所述第三时钟。在此，所述时钟输出部具有：第一输出部，当所述第一时钟变化到所述第一逻辑值时，将所述第三时钟设定为所述第一和第二逻辑值之任何一个的第一输出逻辑值；和第二输出部，当所述第二时钟变化到所述第二逻辑值时，将所述第三时钟设定为所述第一和第二逻辑值之另外一个的第二输出逻辑值，

依据本发明，通过延迟部输出第二时钟，该第二时钟呈现的时序为：延迟第一时钟，在从向第一时钟之第一逻辑值的变化时刻(上升或者下降之变化时刻)起经过了相当于半个周期的时间的时刻，出现向第二逻辑值的变化(就是说，第一时钟中的占空比大约为50％的时刻)。而后，通过时钟输出部中的第一输出部，在第一时钟变化到第一逻辑值时，第三时钟被设定到第一输出逻辑值。另一方面，通过第二输出部，在第二时钟变化到第二逻辑值时，第三时钟被设定到第二输出逻辑值。即，在第一时钟中的占空比为大约50％的时刻，第三时钟变成第二输出逻辑值。因而，通过本发明，能够获得将所提供第一时钟的占空比进行校正成其占空比为大约50％的第三时钟。

具体讲，在本发明的占空比校正电路中，所述第一时钟可以通过分频电路生成。

还具体讲，所述第一输出部可以具有为n沟道和p沟道之任何一种沟道的且在其栅极输入所述第一时钟的第一晶体管。所述第二输出部可以具有为n沟道和p沟道之另外一种沟道的且在其栅极输入所述第二时钟并且同时与所述第一晶体管漏极—漏极相连的第二晶体管。而且，所述第三时钟可以以从所述第一和第二晶体管相连的漏极输出的信号为基础。

具体讲，所述延迟部可以具有成让所提供信号通过的状态且输入所述第一时钟而输出所述第二时钟的传输门。

这样，通过向成为让所提供信号通过的状态的传输门施加第一时钟，能够延迟第一时钟。优选所述传输门可以具有栅极和漏极相连的晶体管。

具体讲，所述延迟部可以具有在栅极上提供指定电压且在源极或者漏极上输入所述第一时钟和从漏极或者源极上输出所述第二时钟的晶体管。在所述晶体管的栅极上所提供的所述指定电压在该晶体管为n沟道晶体管时为该晶体管的栅极阈值电压以上的电压，另一方面，当该晶体管为p沟道晶体管时为该晶体管的栅极阈值电压以下的电压。

这样，在延迟部设置n沟道和p沟道之任何一种的沟道晶体管，通过在该晶体管的源极/漏极之间通过第一时钟，能够延迟第一时钟。

更优选，所述第一时钟通过由至少一个n沟道晶体管和至少一个p沟道晶体管构成的时钟生成电路生成，所述时钟输出部由至少一个n沟道晶体管和至少一个p沟道晶体管构成。而且，构成所述延迟部的所述晶体管，在当所述第三时钟变化到所述第一输出逻辑值时所述时钟生成电路和所述时钟输出部具有的所述第一输出部中的转入导通的晶体管、和当所述第三时钟变化到所述第二输出逻辑值时所述时钟生成电路和所述时钟输出部具有的所述第二输出部中的转入导通的晶体管中，是在个数上产生差异一方的沟道晶体管。

由此，当第三时钟变化到第一输出逻辑值时转入导通的n沟道和p沟道晶体管的个数与当第三时钟变化到第二输出逻辑值时转入导通的n沟道和p沟道晶体管的个数能够彼此相等。因而，即使在因温度变化等导致各个晶体管特性变化的场合，也能够将所得第三时钟的占空比保持在大约50％。

附图说明

图1是本发明第一实施例的占空比校正电路的电路图。

图2是图1所示占空比校正电路的时序图。

图3是表示将图1所示占空比校正电路设置在分频电路的后段时的信号传输样子的示意图。

图4是本发明第二实施例的占空比校正电路的电路图。

图5是本发明第三实施例的占空比校正电路的电路图。

图6是本发明第四实施例的占空比校正电路的电路图。

图7是一般分频电路的电路图。

图8是表示在图7所示分频电路中的信号传输样子的示意图。

图9是图7所示分频电路的输入时钟和输出时钟的波形图。

图中：10A、10B、10C、10D、11E—占空比校正电路，11A、11B、11C、11a、11b—延迟部，12、12a、12b—n沟道晶体管(第一晶体管、第一输出部)，13、13a、13b—p沟道晶体管(第二晶体管，第二输出部)，14—p沟道晶体管(第一输出部)，15-n沟道晶体管(第二输出部)，16、17、18—时钟输出部，112—p沟道晶体管(晶体管)，113—传输门，100—分频电路(时钟生成电路)，CK1—时钟(第一时钟)，CK2—时钟(第二时钟)，CK3—时钟(第三时钟)。

具体实施方式

以下参照附图说明本发明的实施例。

(第一实施例)

图1表示本发明第一实施例的占空比校正电路的电路构成。本实施例占空比校正电路10A包括：延迟部11A，将向该占空比校正电路10A输入的时钟CK1(相当于本发明第一时钟)延迟后输出时钟CK2(相当于本发明第二时钟)；n沟道晶体管12，其源极被提供接地电压，其栅极被提供时钟CK1；p沟道晶体管13，其源极被提供电源电压，其栅极被提供时钟CK2；以及反相器电路16，其由晶体管14，15构成，输出从晶体管12，13相连漏极输出之信号CK3’被反向之后的时钟CK3(相当于本发明第三时钟)。通过晶体管12～15构成了时钟输出部17。而且，由晶体管12，14构成的部分相当于本发明的第一输出部，由晶体管13，15构成的部分相当于本发明的第二输出部。n沟道晶体管12相当于本发明的第一晶体管，p沟道晶体管13相当于本发明的第二晶体管。

延迟部11A具有由n沟道晶体管111和p沟道晶体管112构成的传输门(transfer gate)113。在晶体管111，112的栅极分别施加电源电压和接地电压，传输门113成为通过所提供信号的状态。

参考图2所示的时序图，说明有关通过上述构成的占空比校正电路10A的工作。以占空比校正电路10A被设置在图7所示分频电路100的后段，其输入为分频电路100输出的图9所示的时钟CK1的情况进行说明。

当时钟CK1变化到第一逻辑值“H”时，晶体管12转入导通，信号CK3’变化到第二逻辑值“L”(接地电压)(图中未画出)。信号CK3’通过反相器16被反向，作为时钟CK3，从晶体管14输出第一输出逻辑值“H”(电源电压)的信号。

另一方面，当时钟CK1变化到第二逻辑值“L”时，在这里延迟(图2中表示的延迟d3)后时钟CK2变化为第二逻辑值“L”。由此，晶体管13转入导通，信号CK3’变化到第一逻辑值“H”(电源电压)。信号CK3’通过反相器16被反向(图中未画出)，作为时钟CK3，从晶体管15输出第二输出逻辑值“L”(接地电压)的信号。

时钟CK2向第二逻辑值“L”的变化出现在时钟CK1占空比为大约50％的时刻。因而，从占空比校正电路10A输出的时钟CK3的占空比变成大约50％。

在上述动作中，在第二逻辑值“L”的时钟CK1将要被提供给延迟部11A之前，即，当时钟CK1是第一逻辑值“H”时，n沟道晶体管111转入截止状态，p沟道晶体管112转入导通状态。因而，当时钟CK1变化为第二逻辑值“L”时，对于时钟CK1的延迟，n沟道晶体管111的影响比较小，主要变成p沟道晶体管112之导通阻抗(MOS阻抗)所施加的影响。即，对于时钟CK1，延迟部11A实质上产生了一个p沟道晶体管的传输延迟。

图3表示在占空比校正电路10A设置在图7所示分频电路100后段的情况下当从占空比校正电路10A输出的时钟CK3的逻辑值变化时之信号传输的样子。图(a)表示当时钟CK3进行上升变化(“L”→“H”)时的信号传输的样子。图(b)表示当时钟CK3进行下降变化(“H”→“L”)时的信号传输的样子。

时钟CK3进行上升变化时，产生经由分频电路100中的晶体管101，102和占空比校正电路10A中的晶体管12，14的合计四个晶体管的传输延迟。另一方面，时钟CK3进行下降变化时，产生经由分频电路100中的晶体管103和占空比校正电路10A中的晶体管112，13，15的合计四个晶体管的传输延迟。即，通过将占空比校正电路10A设置在分频电路100的后段，在时钟CK3上升变化和时钟CK3下降变化时产生的传输延迟量变为相等。通过这可以理解，时钟CK3的占空比变成大约50％。

根据图3所示的电路构成，在时钟CK3上升变化和时钟CK3下降变化时经过的n沟道和p沟道晶体管的数目分别相等。通过这，即使在由于温度变化等使构成分频电路100和占空比校正电路10A的各个晶体管的特性发生变化的情况下，时钟CK3在上升变化和在下降变化的影响变成相同的程度，所获得第三时钟的占空比能够被保持在大约50％。

上面，通过本实施例，对于占空比偏离50％的时钟CK1，利用由延迟部11A中的p沟道晶体管112的导通阻抗产生的传输延迟补偿了该“偏离”，其能够获得占空比变为大约50％的时钟CK3。而且，即使由于温度变化等导致晶体管特性变化，该变化不会成为影响，时钟CK3的占空比能够保持为大约50％。

尽管将分频电路100作为生成占空比校正电路10A之输入的电路，但本发明不限制于此。作为占空比校正电路10A之输入的时钟CK1生成电路也可以是生成时钟的一般时钟生成电路。

尽管时钟CK1中只有一个p沟道晶体管带来的占空比“偏离”，但也可以有多个(p沟道晶体管)所带来的“偏离”。这种情况下，通过增加延迟部11A产生的传输延迟量，构成延迟部11A即可。

尽管延迟部11A被设置在p沟道晶体管13一侧，其也可以被设置在n沟道晶体管12一侧。

可以省略反相器电路16。即使在这种省略场合，时钟CK3的上升变化和下降变化时的传输延迟量也能够相等，本发明带来的效果没有不同。

在上述说明中，尽管第一和第二逻辑值是分别为“H”和“L”，即使在与此相反的情况下，通过颠倒上述说明中的晶体管极性，也可以构成获得与上述相同效果的占空比校正电路。

(第二实施例)

图4表示本发明第二实施例的占空比校正电路的电路构成。本实施例占空比校正电路10B是将第一实施例的占空比校正电路10A中的延迟部11A置换成与其构成相异的延迟部11B的电路构成。并且包括省略了占空比校正电路10A中的反相器电路16后的输出部18，以及将图1所示信号CK3’作为时钟CK3输出。而且，在图4中，与图1所示构成要素相同的构成要素采用相同的符号，并省略其说明。下面，说明延迟部11B。

延迟部11B具有由n沟道晶体管111和p沟道晶体管112构成的传输门113。晶体管111的栅极被施加电源电压。另一方面，晶体管112的栅极与漏极相连。通过这，当时钟CK1被延迟时，能够施加通过晶体管112的栅极电容产生的传输延迟。

上面，根据本实施例，通过由增加p沟道晶体管112的导通阻抗后的栅极电容产生的传输延迟，能够补偿时钟CK1对占空比50％的“偏离”。通过这，就对时钟CK1而言，能够对单个p沟道晶体管的“偏离”进行正确补偿。

不只是p沟道晶体管112，也可以将n沟道晶体管111的栅极和漏极相连。

尽管延迟部11B被设置在p沟道晶体管13一侧，其也可以设置在n沟道晶体管12一侧。

(第三实施例)

图5表示本发明第三实施例的空比校正电路的电路构成。本实施例的空比校正电路10C是将第二实施例的占空比校正电路10B中的延迟部11B置换成与其构成相异的延迟部11C的电路所构成。而且，在图5中，与图4所示构成要素相同的构成要素采用相同的符号，并省略其说明。下面，说明延迟部11C。

延迟部11C具有p沟道晶体管112。在晶体管112的栅极上施加该晶体管112的栅极阈值电压Vth。在这里，由于晶体管112是p沟道晶体管，施加比接地电压低的电压。这样，通过在晶体管112栅极施加栅极阈值电压Vth，不用设置传输门，按照在源极或者漏极上施加的时钟CK1的逻辑值，晶体管112可以变为开关操作。

上面，根据本实施例，通过由p沟道晶体管112的传输延迟，能够补偿对时钟CK1占空比50％的“偏离”。通过这，就时钟CK1而言，能够对一个p沟道晶体管的“偏离”进行正确补偿。

而且，在晶体管112栅极施加的电压是大于栅极阈值电压Vth的电压，即，可以是比上述说明更低的电压。

延迟部11C可以具有n沟道晶体管以代替p沟道晶体管112。这种情况下，在n沟道晶体管的栅极如果提供该晶体管栅极阈值电压以上的电压也是可以的。

延迟部11C也可以被设置在n沟道晶体管12一侧。

(第四实施例)

第一到第三实施例的占空比校正电路10A，10B，10C基本上为在由晶体管12，13构成的反相器电路(单输入电路)中插入延迟部11A，11B，11C所构成。但是，本发明不局限于此，可以实现多个输入电路作为基础。因此，表示了有关将作为多输入电路的2输入与非(NAND)电路作为构成基础的占空比校正电路的例子。

图6表示本发明第四实施例的占空比校正电路的电路构成。本实施例的占空比校正电路10D为在由n沟道晶体管12a，12b和p沟道晶体管13a，13b构成的2输入与非电路(时钟输出部19)中将延迟部11a，11b分别设置在p沟道晶体管13a，13b一侧构成的，并且在两个输入端上输入共同的时钟CK1。延迟部11a，11b可以是在第一到第三实施例中说明的延迟部11A，11B，11C的任何一种。按照上述构成的占空比校正电路10D与第一到第三实施例的占空比校正电路10A，10B，10C相同，可以补偿作为输入的时钟CK1占空比对50％的“偏离”，输出将占空比变为大约50％的时钟CK3。

在上述说明中，尽管延迟部11a，11b被设置在p沟道晶体管13a，13b一侧，其也可以被设置在n沟道晶体管12a，12b一侧。

(发明效果)

通过上述说明，根据本发明，通过补偿由分频电路等生成的占空比“偏离”50％的时钟，能够获得占空比为50％的高频时钟，在以往，只由分频电路中是难以生成的。近年来，鉴于在数字电路中使用非常高频率的时钟的状况，通过本发明是能够获得极大的效果。

Claims

1.一种占空比校正电路，其特征在于，

包括：延迟部，其输入在一个周期中第一逻辑值期间比第二逻辑值期间短的第一时钟，延迟所述第一时钟，按照让所述第二逻辑值的变化出现在从所述第一时钟的所述第一逻辑值变化时刻起经过了相当于半个周期的时间的时刻那样形成并输出第二时钟；和时钟输出部，根据所述第一和第二时钟输出第三时钟，

所述时钟输出部具有：第一输出部，当所述第一时钟变化到所述第一逻辑值时，将所述第三时钟设定为所述第一和第二逻辑值之任何一个的第一输出逻辑值；和第二输出部，当所述第二时钟变化到所述第二逻辑值时，将所述第三时钟设定为所述第一和第二逻辑值之另外一个的第二输出逻辑值，

输入所述第一时钟，校正其占空比，输出所述第三时钟。

2.根据权利要求1所述的占空比校正电路，其特征在于，所述第一时钟是通过分频电路生成的。

3.根据权利要求1所述的占空比校正电路，其特征在于，所述第一输出部具有为n沟道和p沟道之任何一种沟道的且在其栅极输入所述第一时钟的第一晶体管，

所述第二输出部具有为n沟道和p沟道之另外一种沟道的且在其栅极输入所述第二时钟并且同时与所述第一晶体管进行漏极—漏极相连的第二晶体管，

所述第三时钟是以从所述第一和第二晶体管相连的漏极输出的信号为基础。

4.根据权利要求1所述的占空比校正电路，其特征在于，所述延迟部具有成让所提供信号通过的状态且输入所述第一时钟而输出所述第二时钟的传输门。

5.根据权利要求4所述的占空比校正电路，其特征在于，所述传输门具有栅极和漏极相连的晶体管。

6.根据权利要求1所述的占空比校正电路，其特征在于，所述延迟部具有在栅极上施加指定电压且在源极或者漏极上输入所述第一时钟而从漏极或者源极上输出所述第二时钟的晶体管，

在所述晶体管的栅极上施加的所述指定电压在该晶体管为n沟道晶体管时为该晶体管的栅极阈值电压以上的电压，另一方面，当该晶体管为p沟道晶体管时为该晶体管的栅极阈值电压以下的电压。

7.根据权利要求5或6所述的占空比校正电路，其特征在于，

所述第一时钟通过由至少一个n沟道晶体管和至少一个p沟道晶体管构成的时钟生成电路生成，

所述时钟输出部由至少一个n沟道晶体管和至少一个p沟道晶体管构成，

构成所述延迟部的所述晶体管，在当所述第三时钟变化到所述第一输出逻辑值时所述时钟生成电路和所述时钟输出部具有的所述第一输出部中的转入导通的晶体管、和当所述第三时钟变化到所述第二输出逻辑值时所述时钟生成电路和所述时钟输出部具有的所述第二输出部中的转入导通的晶体管中，在个数上产生差异一方的沟道晶体管。