CN104716929A - 占空比校正电路 - Google Patents

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Abstract

一种占空比校正电路可以包括：错误增大器，其适于放大输入时钟占空比错误；驱动器，其适于基于输入时钟来驱动输出时钟；以及占空比校正器，其适于基于通过错误增大器放大的占空比错误来校正输出时钟占空比。

Description

占空比校正电路
相关申请的交叉引用
本申请要求2013年12月12日提交的申请号为10-2013-0154718的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及集成电路设计技术，并且更具体地涉及占空比校正(DCC)电路。
背景技术
在基于时钟操作的集成电路芯片(例如，CPU、存储器件等)中，精确地控制时钟占空比是重要的。例如，在数据在时钟的上升沿和下降沿被输入/输出的存储器件中，假定时钟的占空比是约50％。上升沿和下降沿之间的定时经常失真，导致数据在不正确的时间被输入/输出。为了防止这种情况发生，各种基于时钟的集成电路芯片具有校正时钟占空比的占空比校正电路。当时钟的占空比是50％时，这表明“高”电平时段大体等于“低”电平时段。
图1是说明传统的占空比校正电路的框图。
参见图1，占空比校正电路包括：接收器(RX)110、驱动器120、占空比检测器130以及占空比校正器140。
接收器110接收被输入至占空比校正电路的时钟CLK和CLKB。供为参考，输入时钟CLK_INB是输入时钟CLK_IN的互补时钟。驱动器120响应于输入时钟CLK_IN和CLK_INB而驱动输出时钟CLK_OUT和CLK_OUTB。占空比检测器130检测输出时钟CLK_OUT和CLK_OUTB的占空比。占空比检测包括检测输出时钟CLK_OUT和CLK_OUTB的“高”电平时段和“低”电平时段。占空比校正器140基于占空比检测器130的检测结果来校正输入时钟CLK_IN和CLK_INB的占空比。例如，当占空比检测器130确定出输出时钟CLK_OUT的“高”电平时段过长时，占空比校正器140增加输入时钟CLK_IN的“低”电平时段，而在相反的情况下，占空比校正器140增加输入时钟CLK_IN的“高”电平时段。由于驱动器120利用通过接收器110接收的时钟、以及来自占空比校正器140的占空比校正值作为输入，所以可以从驱动器120输出被占空比校正的输出时钟CLK_OUT和CLK_OUTB。
如图1中所示的反馈型占空比校正电路通过使用反馈检测结果逐渐地增加或减小输入时钟CLK_IN和CLK_INB的“高”脉冲宽度，以及当占空比的失真度下降至预定的余量之下时被锁定。即，占空比校正电路与延迟锁定环(DLL)类似地操作，以及与延迟锁定环类似地需要单独的锁定时间直到占空比被校正为止。
当占空比被校正之前需要锁定时间时，具有重复的空闲模式和激活模式的器件需要等待锁定时间以校正占空比(器件需要唤醒)，然后，器件的操作模式从空闲模式变为激活模式。
发明内容
本发明的各种实施例涉及可以实时校正占空比而不用单独的锁定时间的占空比校正电路。
在一个实施例中，占空比校正电路可以包括：错误增大器，其适于放大输入时钟的占空比错误；驱动器，其适于基于输入时钟来驱动输出时钟；以及占空比校正器，其适于基于错误增大器放大的占空比错误来校正输出时钟占空比。
在一个实施例中，占空比校正电路可以包括：接收器，其适于接收时钟并且输出输入时钟；错误增大器，其适于放大输入时钟的占空比错误；以及可调节的驱动器，其适于基于输入时钟和放大的占空比错误来驱动输出时钟。
根据本发明的实施例，可以实时地执行占空比校正，而不用单独的锁定时间。
附图说明
图1是说明传统的占空比校正电路的框图；
图2是说明根据本发明的一个实施例的占空比校正电路的框图；
图3是描述图2中所示的占空比校正电路的操作的时序图；
图4是图2中所示的错误增大器的详图；
图5是图2中所示的驱动器的详图；
图6是图2中所示的占空比校正器的详图；
图7是图2中所示的可调节的驱动器的详图。
具体实施方式
以下将参照附图详细地描述各种实施例。然而，本发明可以采用不同的形式来实施并且不应当被解释为限于本文所列的实施例。更确切地，提供这些实施例使得本公开将全面和完整，并且将向本领域的技术人员充分地传达本发明的范围。在本公开中，附图标记在本发明的各种附图和实施例中直接对应于相同编号的部分。
附图不一定按比例，并且在一些情况下，比例可以被夸大处理以清楚地说明实施例的特征。
在本说明书中，使用了特定的术语。这些术语用于描述本发明，而不用于限定本发明的意义或限制本发明的范围。在本说明书中还应注意的是，“和/或”表示包括在“和/或”之前和之后布置的一个或更多个部件。此外，“连接/耦接”不仅指一个部件与另一个部件直接耦接，而且还指一个部件经由中间部件与另一个部件间接耦接。另外，只要未被特意提及，单数形式可以包括复数形式，并且反之亦然。此外，在本说明书中使用的“包括/包含”或“包括有/包含有”表示存在或增加一个或更多个部件、步骤、操作和元件。
图2是根据本发明的一个实施例的占空比校正电路的框图。
参见图2，占空比校正电路可以包括：接收器(RX)210、错误增大器230和可调节的驱动器200。可调节的驱动器200可以包括驱动器220和占空比校正器240。
接收器210可以接收被输入至占空比校正电路的时钟CLK和CLKB。驱动器220可以响应于输入时钟CLK_IN和CLK_INB而驱动输出时钟CLK_OUT和CLK_OUTB。
错误增大器230可以放大输入时钟CLK_IN和CLK_INB的占空比错误，以及可以输出放大的占空比错误ERR_BOOST和ERR_BOOSTB。放大占空比错误可以增加相对于输入时钟的占空比错误。例如，当输入时钟CLK_IN和CLK_INB的低脉冲与高脉冲的比例是55:45时，放大的占空比错误ERR_BOOST和ERR_BOOSTB的低脉冲与高脉冲的比例可以是65:35。
占空比校正器240可以响应于放大的占空比错误ERR_BOOST和ERR_BOOSTB而校正输出时钟CLK_OUT和CLK_OUTB的占空比。详细地，占空比校正器240可以将放大的占空比错误信号ERR_BOOST和ERR_BOOSTB反相以驱动输出时钟CLK_OUT和CLK_OUTB。即，占空比校正器240可以根据放大的占空比错误信号ERR_BOOST来驱动输出时钟取反信号CLK_OUTB，以及根据放大的占空比错误取反信号ERR_BOOSTB来驱动输出时钟信号CLK_OUT，从而校正输出时钟CLK_OUT和CLK_OUTB的占空比。在下文中，用于信号的术语“取反”表示对应信号的互补信号，以及信号和取反信号形成差分信号。
图3是用于描述图2中所示的占空比校正电路的操作的时序图。参见图3，在输入时钟CLK_IN和CLK_INB中，基于信号CLK_IN，“低”脉冲宽度Ta的占空比被失真为比“高”脉冲宽度Tb的占空比更长。由于放大的占空比错误ERR_BOOST和ERR_BOOSTB通过放大输入时钟CLK_IN和CLK_INB的占空比错误来产生，所以与输入时钟CLK_IN和CLK_INB相比，放大的占空比错误ERR_BOOST和ERR_BOOSTB具有高失真的占空比。驱动器220将输入时钟CLK_IN和CLK_INB依照原样地驱动为输出时钟CLK_OUT和CLK_OUTB，而占空比校正器240将放大的占空比错误ERR_BOOST和ERR_BOOSTB反相，并驱动它们作为输出时钟CLK_OUT和CLK_OUTB。因此，输出时钟CLK_OUT和CLK_OUTB的占空比可以被校正，使得基于信号CLK_OUT，“低”脉冲宽度Ta大体等于“高”脉冲宽度Tb。
根据图2的实施例，输入时钟CLK_IN和CLK_INB的占空比错误被放大，并且采用前馈方案使用放大的占空比错误ERR_BOOST和ERR_BOOSTB来校正输出时钟CLK_OUT和CLK_OUTB的占空比错误。因此，可以实时校正输出时钟CLK_OUT和CLK_OUTB的占空比错误，而不用单独的锁定时间。
图4是图2中所示的错误增大器230的详图。
参见图4，错误增大器230可以包括差分放大器410、第一电容器420和第二电容器430。
差分放大器410可以经由其输入端子A接收输入时钟信号CLK_IN，经由其互补输入端子B接收输入时钟取反信号CLK_INB，经由其输出端子C输出放大的占空比错误信号ERR_BOOST，以及经由其互补输出端子D输出放大的占空比错误取反信号ERR_BOOSTB。
第一电容器420可以与输出端子C电耦接，而第二电容器430可以与互补输出端子D电耦接。可以使用电容器420和430以将放大的占空比错误信号ERR_BOOST的占空比错误和放大的占空比错误取反信号ERR_BOOSTB的占空比错误放大。例如，当放大的占空比错误信号ERR_BOOST的“高”脉冲宽度比其“低”脉冲宽度更长时，在第一电容器420中累积高电压电平，使得放大的占空比错误信号ERR_BOOST的“高”脉冲宽度可以被加长，而“低”脉冲宽度可以被缩短。类似地，当放大的占空比错误信号ERR_BOOST的“低”脉冲宽度比“高”脉冲宽度更长时，通过第一电容器420，放大的占空比错误信号ERR_BOOST的“低”脉冲宽度可以被加长，而“高”脉冲宽度可以被缩短。
图4仅是放大占空比错误的的错误增大器230的实例，并且可以通过不同的方案来设计错误增大器230。
图5是图2中所示的驱动器220的详图。
参见图5，驱动器220可以包括第一差分比较单元510和第二差分比较单元520。
第一差分比较单元510可以接收输入时钟信号CLK_IN和输入时钟取反信号CLK_INB，以及将它们互相比较。第一差分比较单元510可以当输入时钟信号CLK_IN的电压电平比输入时钟取反信号CLK_INB的电压电平更高时，将输出时钟信号CLK_OUT驱动成“高”电平，而当输入时钟信号CLK_INB的电压电平比输入时钟信号CLK_IN的电压电平更高时，将输出时钟信号CLK_OUT驱动成“低”电平。
第二差分比较单元520可以接收输入时钟信号CLK_IN和输入时钟取反信号CLK_INB，并且将它们互相比较。第二差分比较单元520可以当输入时钟信号CLK_IN的电压电平比输入时钟取反信号CLK_INB的电压电平更高时，将输出时钟取反信号CLK_OUTB驱动成“低”电平，而当输入时钟取反信号CLK_INB的电压电平比输入时钟信号CLK_IN的电压电平更高时，将输出时钟取反信号CLK_OUTB驱动成“高”电平。
当激活信号ENB处于“低”电平时，激活信号ENB可以激活驱动器220。
图5仅是驱动器220响应于输入时钟CLK_IN和CLK_INB而驱动输出时钟CLK_OUT和CLK_OUTB的实例，并且驱动器220可以通过不同的方案来设计。
图6是图2中所示的占空比校正器240的详图。
参见图6，占空比校正器240可以包括第三差分比较单元610和第四差分比较单元620。
第三差分比较单元610可以接收放大的占空比错误信号ERR_BOOST和放大的占空比错误取反信号ERR_BOOSTB，并且将它们互相比较。第三差分比较单元610可以当放大的占空比错误取反信号ERR_BOOSTB的电压电平比放大的占空比错误信号ERR_BOOST的电压电平更高时将输出时钟信号CLK_OUT驱动成“高”电平，而当放大的占空比错误信号ERR_BOOST的电压电平比放大的占空比错误取反信号ERR_BOOSTB的电压电平更高时将输出时钟信号CLK_OUT驱动成“低”电平。
第四差分比较单元620可以接收放大的占空比错误信号ERR_BOOST和放大的占空比错误取反信号ERR_BOOSTB，并且将它们互相比较。第四差分比较单元620可以当放大的占空比错误取反信号ERR_BOOSTB的电压电平比放大的占空比错误信号ERR_BOOST的电压电平更高时，将输出时钟取反信号CLK_OUTB驱动成“低”电平，而当放大的占空比错误信号ERR_BOOST的电压电平比放大的占空比错误取反信号ERR_BOOSTB的电压电平更高时，将输出时钟取反信号CLK_OUTB驱动成“高”电平。
激活信号ENB是用于激活/去激活占空比校正器240的信号，以及当激活信号ENB处于“低”电平时，驱动校正器240可以被激活，并且可以操作。占空比校正器240的差分比较单元610和620可以被设计成具有比驱动器220的差分比较单元510和520更低的驱动强度。例如，流经差分比较单元510和520的电流量可以比流经差分比较单元610和620的电流量更小。
图6仅是占空比校正器240将放大的占空比错误ERR_BOOST和ERR_BOOSTB反相以驱动输出时钟CLK_OUT和CLK_OUTB的实例，并且占空比校正器240可以通过不同的方案来设计。
图7是图2中所示的可调节的驱动器200的详图。
参见图7，可调节的驱动器200可以包括第五差分比较单元710和第六差分比较单元720。
第五差分比较单元710可以将输入时钟信号CLK_IN和放大的占空比错误取反信号ERR_BOOSTB与输入时钟取反信号CLK_INB和放大的占空比错误信号ERR_BOOST比较。当输入时钟信号CLK_IN和放大的占空比错误取反信号ERR_BOOSTB的电压电平比输入时钟取反信号CLK_INB和放大的占空比错误信号ERR_BOOST的电压电平更高时，第五差分比较单元710可以将输出时钟信号CLK_OUT驱动成“高”电平。在第五差分比较单元710中，用于比较输入时钟信号CLK_IN与输入时钟取反信号CLK_INB的部分可以具有与图5中所示的第一差分比较单元510相同的电路配置，以及用于比较放大的占空比错误取反信号ERR_BOOSTB和放大的占空比错误信号ERR_BOOST的部分可以具有与图6中所示的第三差分比较单元610相同的电路配置。即，通过将与占空比校正器240相对应的输入PMOS晶体管610A和610B和与驱动器220相对应的输入PMOS晶体管510A和510B分别并联耦接，第五差分比较单元710的其他部分可以被占空比校正器240共享。这里，与占空比校正器240相对应的输入PMOS晶体管610A和610B的驱动强度可以比与驱动器220相对应的输入PMOS晶体管510A和510B的驱动强度更低。
第六差分比较单元720可以将输入时钟信号CLK_IN和放大的占空比错误取反信号ERR_BOOSTB与输入时钟取反信号CLK_INB和放大的占空比错误信号ERR_BOOST比较。当输入时钟信号CLK_IN和放大的占空比错误取反信号ERR_BOOSTB的电压电平比输入时钟取反信号CLK_INB和放大的占空比错误信号ERR_BOOST的电压电平更高时，第六差分比较单元720可以将输出时钟取反信号CLK_OUTB驱动成“低”电平。在第六差分比较单元720中，用于比较输入时钟信号CLK_IN与输入时钟取反信号CLK_INB的部分可以具有与图5中所示的第二差分比较单元520相同的电路配置，以及用于比较放大的占空比错误取反信号ERR_BOOSTB与放大的占空比错误信号ERR_BOOST的部分可以具有与图6中所示的第四差分比较单元620相同的电路配置。即，通过将与占空比校正器240相对应的输入PMOS晶体管620A和620B和与驱动器220相对应的输入PMOS晶体管520A和520B分别并联耦接，第六差分比较单元710的其他部分可以被占空比校正器240共享。这里，与占空比校正器240相对应的输入PMOS晶体管620A和620B的驱动强度可以比与驱动器220相对应的输入PMOS晶体管520A和520B的驱动强度更低。
尽管已出于说明性目的描述了各种实施例，但对于本领域中的技术人员将显然的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种改变和修改。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种占空比校正电路，包括：
错误增大器，其适于放大输入时钟的占空比错误；
驱动器，其适于基于所述输入时钟来驱动输出时钟；以及
占空比校正器，其适于基于通过所述错误增大器放大的所述占空比错误来校正所述输出时钟的占空比。
技术方案2.如技术方案1所述的占空比校正电路，其中，所述输入时钟包括输入时钟信号和互补输入时钟信号，放大的占空比错误包括放大的占空比错误信号和互补的放大的占空比错误信号，以及所述输出时钟包括输出时钟信号和互补的输出时钟信号。
技术方案3.如技术方案2所述的占空比校正电路，其中，所述占空比校正器将所述放大的占空比错误反相，并且将反相的占空比错误驱动为所述输出时钟。
技术方案4.如技术方案3所述的占空比校正电路，其中，所述占空比校正器的驱动强度比所述驱动器的驱动强度更低。
技术方案5.如技术方案2所述的占空比校正电路，其中，所述错误增大器包括：
差分放大器，其适于经由其输入端子来接收所述输入时钟信号，经由其互补输入端子来接收所述互补输入时钟信号，经由其输出端子来输出所述放大的占空比错误信号，以及经由其互补的输出端子来输出所述互补的放大的占空比错误信号；
第一电容器，其与所述输出端子电耦接；以及
第二电容器，其与所述互补输出端子电耦接。
技术方案6.如技术方案2所述的占空比校正电路，其中，所述驱动器包括：
第一差分比较单元，其适于将所述输入时钟信号与所述互补输入时钟信号比较，当所述输入时钟信号的电平比所述互补输入时钟信号的电平更高时将所述输出时钟信号驱动成高电平，以及当所述互补输入时钟信号的电平比所述输入时钟信号的电平更高时，将所述输出时钟信号驱动成低电平；以及
第二差分比较单元，其适于将所述输入时钟信号与所述互补输入时钟信号比较，当所述输入时钟信号的电平比所述互补输入时钟信号的电平更高时，将所述互补输出时钟信号驱动成低电平，以及当所述互补输入时钟信号的电平比所述输入时钟信号的电平更高时，将所述互补输出时钟信号驱动成高电平。
技术方案7.如技术方案6所述的占空比校正电路，其中，所述占空比校正器包括：
第三差分比较单元，其适于将所述放大的占空比错误信号与所述互补的放大的占空比错误信号比较，当所述互补的放大的占空比错误信号的电平比所述放大的占空比错误信号的电平更高时将所述输出时钟信号驱动成高电平，以及当所述放大的占空比错误信号的电平比所述互补的放大的占空比错误信号的电平更高时将所述输出时钟信号驱动成低电平；以及
第四差分比较单元，其适于将所述放大的占空比错误信号与所述互补的放大的占空比错误信号比较，当所述互补的放大的占空比错误信号的电平比所述放大的占空比错误信号的电平更高时将所述互补的输出时钟信号驱动成低电平，以及当所述放大的占空比错误信号的电平比所述互补的放大的占空比错误信号的电平更高时将所述互补的输出时钟信号驱动成高电平。
技术方案8.一种占空比校正电路，包括：
接收器，其适于接收时钟以及输出输入时钟；
错误增大器，其适于放大所述输入时钟的占空比错误；以及
可调节的驱动器，其适于基于所述输入时钟和所述放大的占空比错误来驱动输出时钟。
技术方案9.如技术方案8所述的占空比校正电路，其中，所述输入时钟包括输入时钟信号和互补输入时钟信号，所述放大的占空比错误包括放大的占空比错误信号和互补的放大的占空比错误信号，以及所述输出时钟包括输出时钟信号和互补的输出时钟信号。
技术方案10.如技术方案9所述的占空比校正电路，其中，所述占空比校正器将所述放大的占空比错误反相，以及将反相的占空比错误驱动为所述输出时钟。
技术方案11.如技术方案9所述的占空比校正电路，其中，所述错误增大器包括：
差分放大器，其适于经由其输入端子来接收所述输入时钟信号，经由其互补输入端子来接收所述互补输入时钟信号，经由其输出端子来输出所述放大的占空比错误信号，以及经由其互补的输出端子来输出所述互补的放大的占空比错误信号；
第一电容器，其与所述输出端子电耦接；以及
第二电容器，其与所述互补的输出端子电耦接。
技术方案12.如技术方案9所述的占空比校正电路，其中，所述可调节的驱动器包括：
第五差分比较单元，其适于将所述输入时钟信号和所述互补的放大的错误信号与所述互补的输入时钟信号和所述放大的占空比错误信号比较，以及将比较结果作为所述输出时钟信号输出；以及
第六差分比较单元，其适于将所述输入时钟信号和所述互补的放大的占空比错误信号与所述互补的输入时钟信号和所述放大的占空比错误信号比较，以及将比较结果作为所述互补的输出时钟信号输出。

Claims (10)

1.一种占空比校正电路，包括：
错误增大器，其适于放大输入时钟的占空比错误；
驱动器，其适于基于所述输入时钟来驱动输出时钟；以及
占空比校正器，其适于基于通过所述错误增大器放大的所述占空比错误来校正所述输出时钟的占空比。
2.如权利要求1所述的占空比校正电路，其中，所述输入时钟包括输入时钟信号和互补输入时钟信号，放大的占空比错误包括放大的占空比错误信号和互补的放大的占空比错误信号，以及所述输出时钟包括输出时钟信号和互补的输出时钟信号。
3.如权利要求2所述的占空比校正电路，其中，所述占空比校正器将所述放大的占空比错误反相，并且将反相的占空比错误驱动为所述输出时钟。
4.如权利要求3所述的占空比校正电路，其中，所述占空比校正器的驱动强度比所述驱动器的驱动强度更低。
5.如权利要求2所述的占空比校正电路，其中，所述错误增大器包括：
差分放大器，其适于经由其输入端子来接收所述输入时钟信号，经由其互补输入端子来接收所述互补输入时钟信号，经由其输出端子来输出所述放大的占空比错误信号，以及经由其互补的输出端子来输出所述互补的放大的占空比错误信号；
第一电容器，其与所述输出端子电耦接；以及
第二电容器，其与所述互补输出端子电耦接。
6.如权利要求2所述的占空比校正电路，其中，所述驱动器包括：
第一差分比较单元，其适于将所述输入时钟信号与所述互补输入时钟信号比较，当所述输入时钟信号的电平比所述互补输入时钟信号的电平更高时将所述输出时钟信号驱动成高电平，以及当所述互补输入时钟信号的电平比所述输入时钟信号的电平更高时，将所述输出时钟信号驱动成低电平；以及
第二差分比较单元，其适于将所述输入时钟信号与所述互补输入时钟信号比较，当所述输入时钟信号的电平比所述互补输入时钟信号的电平更高时，将所述互补输出时钟信号驱动成低电平，以及当所述互补输入时钟信号的电平比所述输入时钟信号的电平更高时，将所述互补输出时钟信号驱动成高电平。
7.如权利要求6所述的占空比校正电路，其中，所述占空比校正器包括：
第三差分比较单元，其适于将所述放大的占空比错误信号与所述互补的放大的占空比错误信号比较，当所述互补的放大的占空比错误信号的电平比所述放大的占空比错误信号的电平更高时将所述输出时钟信号驱动成高电平，以及当所述放大的占空比错误信号的电平比所述互补的放大的占空比错误信号的电平更高时将所述输出时钟信号驱动成低电平；以及
第四差分比较单元，其适于将所述放大的占空比错误信号与所述互补的放大的占空比错误信号比较，当所述互补的放大的占空比错误信号的电平比所述放大的占空比错误信号的电平更高时将所述互补的输出时钟信号驱动成低电平，以及当所述放大的占空比错误信号的电平比所述互补的放大的占空比错误信号的电平更高时将所述互补的输出时钟信号驱动成高电平。
8.一种占空比校正电路，包括：
接收器，其适于接收时钟以及输出输入时钟；
错误增大器，其适于放大所述输入时钟的占空比错误；以及
可调节的驱动器，其适于基于所述输入时钟和所述放大的占空比错误来驱动输出时钟。
9.如权利要求8所述的占空比校正电路，其中，所述输入时钟包括输入时钟信号和互补输入时钟信号，所述放大的占空比错误包括放大的占空比错误信号和互补的放大的占空比错误信号，以及所述输出时钟包括输出时钟信号和互补的输出时钟信号。
10.如权利要求9所述的占空比校正电路，其中，所述占空比校正器将所述放大的占空比错误反相，以及将反相的占空比错误驱动为所述输出时钟。
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