CN1722615A - 用于半导体器件的占空比校正电路 - Google Patents

用于半导体器件的占空比校正电路 Download PDF

Info

Publication number
CN1722615A
CN1722615A CN200510079546.1A CN200510079546A CN1722615A CN 1722615 A CN1722615 A CN 1722615A CN 200510079546 A CN200510079546 A CN 200510079546A CN 1722615 A CN1722615 A CN 1722615A
Authority
CN
China
Prior art keywords
output signal
modulator
signal
circuit
driver
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN200510079546.1A
Other languages
English (en)
Inventor
田炳宽
权寄元
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1722615A publication Critical patent/CN1722615A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Pulse Circuits (AREA)

Abstract

提供了一种用于半导体器件的占空比校正电路，它与外部时钟同步并用于校正占空比。所述占空比校正电路包括具有至少一个或更多晶体管的反相器结构的调制器。所述调制器通过所述晶体管中的任何一个的源极端和体接收控制信号并响应于外部时钟信号而校正占空比。所述占空比校正电路还包括：驱动器，将调制器的输出信号转换为全摆动电平并输出经转换的调制器的输出信号；和反馈环路，响应于驱动器的输出信号而产生控制信号。

Description

用于半导体器件的占空比校正电路
技术领域
本发明涉及一种半导体器件，并尤其涉及用于校正外部时钟信号的占空比的占空比校正电路。
背景技术
时钟信号占空比表明了时钟信号的脉冲周期的脉冲宽度比率。在采用数字时钟的应用中，正确地调整时钟信号的占空比很重要。例如，如果施加到同步半导体存储器件的时钟信号的占空比未受到精确的控制，则存储器件的输出数据可能会失真，因为它与时钟信号是同步的。
一般说来，同步半导体存储器件的输出数据是一致的，使得可以获得精确的数据发送/接收。为了获得这样的精确的数据发送/接收，使用具有50％的占空比和与数据的传输频率相同的频率的系统。所述50％的占空比表明了时钟信号的高电平部分和低电平部分是相等的。
当时钟占空比不为50％的时钟信号被输入到同步半导体存储器件时，使用占空比校正电路将该时钟信号转换为占空比为50％的时钟信号。
美国专利No.6,320,438中公开了现有技术的占空比校正电路。图1示出了美国专利No.6,320,438中的占空比校正电路的示例。
参考图1，所述占空比校正电路包括：具有串联的PMOS晶体管12和14以及NMOS晶体管16和18的调制器56、具有驱动器33的检测器、电阻器21和电容器22、以及具有误差信号放大器30和输出电容器24的环路补偿器。
调制器56中的晶体管14和16通过公共栅极接收从振荡器(未示出)输出的时钟信号CLK IN，并通过公共漏极输出驱动器33的输入信号DRIVERIN。所述晶体管14和16没有直接与电源电压和地线相连。相反，晶体管14和16通过晶体管12和18而与电源电压和地线相连以限制流入晶体管14和16的电流。所述晶体管12和18通过其各自的栅极接收控制信号CTL。
驱动器33增加从调制器56输出的信号DRIVER IN的转换速率(slewrate)以增强DRIVER IN信号，并然后输出期望的信号DRIVER OUT。
所述检测器和环路补偿器形成反馈环路。检测器输出驱动器33的输出信号DRIVER OUT的平均电压，并且环路补偿器放大检测器的输出信号DETOUT与参考电压VDD/2之间的差值，从而控制控制信号CTL。所述控制信号CTL再次被输入调制器56，并重复上述过程，直到驱动器33的输出信号DRIVER OUT的占空比为50％为止。
图2是图示了图1所示的调制器56的输出信号的曲线图，其中横轴指明时间T而纵轴表示电压V。
如图2所示，当施加1.8V的电源电压时，调制器56的输出信号DRIVERIN具有低转换速率和尖锐的形状。这样的输出信号是由具有控制信号和时钟信号被施加到其晶体管的栅极的栈结构的占空比校正电路产生的。因此，调制器56具有低转换速率并且它对制造过程、施加的电压和变化的温度敏感。此外，所述调制器56具有长延迟时间并且不以高频率工作。
发明内容
本发明的示范性实施例提供了一种用于半导体器件的占空比校正电路，它具有高转换速率和高速度并且能够具有高稳定性地以高频率工作。
根据本发明的一个方面，一种用于半导体器件的占空比校正电路，其与外部时钟同步并校正占空比，该占空比校正电路包括：反相器结构的调制器，其具有至少一只或更多晶体管，所述调制器用于通过任一晶体管的一个源极端和体(bulk)而接收控制信号并用于响应于外部时钟信号而校正占空比；驱动器，用于将调制器的输出信号转换为全摆动电平并用于输出调制器的转换后的输出信号；和反馈环路，用于响应于驱动器的输出信号而产生控制信号。
所述反馈环路包括：检测器电路，用于集成驱动器的输出信号；比较器，用于将检测器电路的输出信号与参考信号作比较并用于输出其比较结果；和稳定电路，用于稳定比较器的输出信号并用于输出控制信号。
所述调制器可能是一种反相器电路，其中一只PMOS晶体管和一只NMOS晶体管串联并通过公共栅极接收外部时钟信号。该驱动器可包括缓冲器。
稳定电路可包括低通滤波器。该稳定电路可具有这样的结构，使得NMOS晶体管的源极与地线端相连接，并且控制信号被施加到PMOS晶体管的源极和体。该稳定电路也可具有这样的结构，使得电源电压被施加到PMOS晶体管的源极，并且控制信号被施加到NMOS晶体管的源极和体。
根据本发明的另一方面，提供了一种用于校正与外部时钟信号同步的半导体器件的占空比的方法。
所述方法包含：(a)在调制器的多个晶体管中的一个的源极和体，接收控制信号；(b)在调制器，响应于外部时钟信号而校正占空比；(c)在驱动器，将调制器的输出信号转换为全摆动电平；(d)在驱动器，输出转换后的调制器的输出信号；和(e)在反馈环路电路，响应于驱动器的输出信号而产生控制信号。
步骤(e)包含：(e-1)在检测器，集成驱动器的输出信号；(e-2)在比较器，将检测器的输出信号与参考信号作比较；(e-3)从比较器，输出比较结果；(e-4)在稳定器，稳定比较器的输出信号；和(e-5)在稳定器，输出控制信号。
所述方法还包括重复步骤(a-e)，直到获得期望的占空比为止。期望的占空比为50％。
附图说明
通过参考附图对本发明的示范性实施例进行描述，其中：
图1是传统占空比校正电路；
图2是如图1所示的调制器的输出信号的曲线图；
图3是根据本发明的示范性实施例的占空比校正电路的方框图；
图4是图3的占空比校正电路的示范性电路图；
图5是图3的占空比校正电路的另一示范性电路图；和
图6是如图4所示的调制器的输出信号的曲线图。
具体实施方式
将通过参考图3、4、5和6对本发明的示范性实施例进行描述。
图3是根据本发明的示范性实施例的占空比校正电路的方框图。
参考图3，所述占空比校正电路包括调制器110、驱动器120和反馈环路160。所述反馈环路160包括检测器130、比较器140和稳定电路150。
所述调制器110具有反相器结构，使得其可包括一个或更多晶体管。通过一个或更多晶体管的源极端和体而输入控制信号CTL，并且响应于外部时钟信号CLK IN而校正占空比。
所述驱动器120将调制器110的输出信号DRIVER IN转换为全摆动电平并将其作为信号DRIVER OUT输出。所述检测器130集成驱动器120的输出信号DRIVER OUT。所述比较器140将检测器电路130的输出信号DET OUT与参考信号Verf作比较，并将其比较结果输出到稳定电路150。所述稳定电器上150稳定比较器140的输出并输出控制信号CTL，该控制信号随后可被再次输入到调制器110。
图4是如图3所示的占空比校正电路的示范性电路图。
参考图4，调制器110a由反相器电路构成，其中一个PMOS晶体管112和一个NMOS晶体管114串联并通过公共栅极接收外部时钟信号CLK IN。
电源电压VDD被施加到所述PMOS晶体管112的源极，并且控制信号CTL被施加到所述NMOS晶体管114的源极和体。
当从振荡器施加外部时钟信号CLK IN时，电流受到通过其源极接收控制信号CTL的PMOS晶体管112和NMOS晶体管114的限制，并且具有高转换速率的输出信号DRIVER IN通过所述晶体管112和114的公共漏极输出。主要作为占空比低于50％的时钟信号而施加外部时钟信号CLK IN。利用由检测器电路130a、比较器140a和稳定电路150a构成的反馈电路160a对控制信号CTL进行调整，并将其施加到调制器110a。
与调制器110a相连接的驱动器120a可包括用于缓冲调制器110a的输出信号DRIVER IN并用于将输出信号DRIVER IN转换为全摆动电平的缓冲器。
驱动器120a的输出信号DRIVER OUT成为反馈环路160a的输入，并用于调整控制信号CTL。同样，通过将精确调整的控制信号CTL输入到调制器110a而输出的驱动器120a的输出信号DRIVER OUT具有50％的占空比，从而可获得期望的信号。
所述检测器电路130a可包括低通滤波器(LPF)类型电路，用于接收驱动器120a的输出信号DRIVER OUT。构成检测器电路130a的LPF电路由电阻器R1和电容器C1构成，并集成驱动器120a的输出信号DRIVER OUT并输出平均电压信号DET OUT。
比较器140a可具有作为差动放大器的误差信号放大器，用于放大非反相输入端(+)和反相输入端(-)之间的电压差值。参考电压Vref被供给到比较器140a的反相端(-)，并当要求50％的占空比时，供给比电源电压的一半VDD/2略低的电压。所述参考电压Vref可能由分压器或基准信号发生器供给。如果检测器电路130a的输出信号DET OUT的占空比为50％，则不改变比较器140a的输出，但是如果检测器电路130a的输出信号DET OUT的占空比不为50％，则改变比较器140a的输出以调整控制信号CTL。
提供稳定电路150a来防止来自比较器140a的输出信号的跳动(bounce)效应，并且该稳定电路150a包括低通滤波器LPF2。所述稳定电路150a的低通滤波器LPF2由电阻器R2和电容器C2构成，稳定比较器140a的输出信号并输出比较器140a的输出信号，使得输出信号作为控制信号CTL而被再次输入到调制器110a。
这些过程持续进行直到占空比校正电路的输出信号DRIVER OUT具有50％的占空比为止。
图5是图3的占空比校正电路的另一示范性电路图。
参考图5，调制器110b由反相电路构成，其中一个PMOS晶体管116和一个NMOS晶体管118串联并通过公共栅极接收外部时钟信号CLK IN。
与图4相反，图5图示了控制信号CTL被施加到PMOS晶体管116的源极和体并且NMOS晶体管118的源极接地的结构。
当从振荡器施加外部时钟信号CLK IN时，电流受到通过其源极接收控制信号CTL的NMOS晶体管118和PMOS晶体管116的限制，并且具有高转换速率的输出信号DRIVER IN通过所述晶体管116和118的公共漏极输出。主要作为占空比低于50％的时钟信号而施加外部时钟信号CLK IN。利用由检测器电路130b、比较器140b和稳定电路150b构成的反馈环路160b对控制信号CTL进行调整，并将其施加到调制器110b。
与调制器110b相连接的驱动器120b可包括用于缓冲调制器110b的输出信号DRIVER IN并用于将输出信号DRIVER IN转换为全摆动电平的缓冲器。
驱动器120b的输出信号DRIVER OUT成为反馈环路160b的输入，并用于调整控制信号CTL。同样，通过将精确调整的控制信号CTL输入到调制器110b而输出的驱动器120b的输出信号DRIVER OUT具有50％的占空比，从而可获得期望的信号。
所述检测器电路130b可包括LPF类型电路，用于接收驱动器120b的输出信号DRIVER OUT。构成检测器电路130b的LPF电路由电阻器R3和电容器C3构成，并集成驱动器120b的输出信号DRIVER OUT并输出平均电压信号DET OUT。
比较器140b可具有作为差动放大器的误差信号放大器，用于放大非反相输入端(+)和反相输入端(-)之间的电压差值。参考电压Vref被供给到比较器140b的反相端(-)，并当要求50％的占空比时，供给比电源电压的一半VDD/2略高的电压。所述参考电压Vref可由分压器或基准信号发生器供给。如果检测器电路130b的输出信号DET OUT的占空比为50％，则不改变比较器140b的输出，但是如果检测器电路130b的输出信号DET OUT的占空比不为50％，则改变比较器140b的输出信号以调整控制信号CTL。
提供稳定电路150b来防止来自比较器140b的输出信号的跳动效应，并且该稳定电路150b包括低通滤波器LPF2。所述稳定电路150b的低通滤波器LPF2由电阻器R4和电容器C4构成，稳定比较器140b的输出信号并输出比较器140b的输出信号，使得输出信号作为控制信号CTL而被再次输入到调制器110b。
这些过程持续进行直到占空比校正电路的输出信号DRIVER OUT具有50％的占空比为止。
图6是图示了如图4所示的调制器110a的输出信号DRIVER IN的波形的曲线图，其中横轴指明时间T而纵轴表示电压V。
如图6所示，调制器110a的输出信号DRIVER IN与图2的传统波形不同。具体地说，图6图示了当电源电压Vdd为1.8V时的波形。与传统情况相比，该波形具有增强的转换速率。因此，与传统波形相比，该波形更加接近于矩形波。
如上所述，在根据本发明的示范性实施例的占空比校正电路的调制器中，控制信号被施加到晶体管的源极和体，因此增强了其输出信号的转换速率并且提高了其速度。另外，根据本发明的示范性实施例的占空比校正电路能够以高频率执行高度稳定的操作。
尽管已参考其示范性实施例而具体示出和描述了本发明，但是本领域的技术人员应明白，在不脱离所附权利要求限定的精神和范围的情况下，可在其中进行形式和细节上的各种变化。例如，可改变在此公开的电路的内部结构，或者可以将电路的内部器件替换为其它等价器件。因此，这些或其它变化和修改应在所附权利要求限定的本发明的精神和范围之内。

Claims (13)

1.一种用于半导体器件的占空比校正电路，所述电路包括：
调制器，具有至少一个或更多晶体管，所述调制器用于通过所述晶体管之一的源极端和体接收控制信号并用于响应于外部时钟信号而校正占空比；
驱动器，用于将调制器的输出信号转换为全摆动电平并用于输出转换后的调制器的输出信号；和
反馈环路，用于响应于驱动器的输出信号而产生控制信号。
2.如权利要求1所述的电路，其中，所述反馈环路包括：
检测器，用于集成驱动器的输出信号；
比较器，用于将检测器的输出信号与参考信号作比较并用于输出比较结果；和
稳定器，用于稳定比较器的输出信号并用于输出控制信号。
3.如权利要求2所述的电路，其中，该调制器是反相器电路，其中晶体管包括串联的一个PMOS晶体管和一个NMOS晶体管，并通过公共栅极接收外部时钟信号。
4.如权利要求3所述的电路，其中，所述检测器具有低通滤波器。
5.如权利要求4所述的电路，其中，所述比较器包括误差信号放大器。
6.如权利要求5所述的电路，其中，所述稳定器包括低通滤波器。
7.如权利要求6所述的电路，其中，所述NMOS晶体管的源极与地线端相连接，并且控制信号被施加到PMOS晶体管的源极和体。
8.如权利要求6所述的电路，其中，所述PMOS晶体管通过源极接收施加的电源电压，并且控制信号被施加到NMOS晶体管的源极和体。
9.如权利要求3所述的电路，其中，所述驱动器包括缓冲器。
10.一种用于与外部时钟信号同步地校正半导体器件的占空比的方法，该方法包括：
(a)在调制器的多个晶体管中的一个的源极和体，接收控制信号；
(b)在调制器，响应于外部时钟信号而校正占空比；
(c)在驱动器，将调制器的输出信号转换为全摆动电平；
(d)在驱动器，输出经转换的调制器的输出信号；和
(e)在反馈环路，响应于驱动器的输出信号而产生控制信号。
11.如权利要求10所述的方法，其中步骤(e)包括：
(e-1)在检测器，集成驱动器的输出信号；
(e-2)在比较器，将检测器的输出信号与参考信号作比较；
(e-3)从比较器，输出比较结果；
(e-4)在稳定器，稳定比较器的输出信号；和
(e-5)在稳定器，输出控制信号。
12.如权利要求10所述的方法，还包括：
重复步骤(a-e)，直到获得期望的占空比为止。
13.如权利要求12所述的方法，其中，期望的占空比为50％。
CN200510079546.1A 2004-06-23 2005-06-23 用于半导体器件的占空比校正电路 Pending CN1722615A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR46975/04 2004-06-23
KR1020040046975A KR100534211B1 (ko) 2004-06-23 2004-06-23 반도체 장치에 있어서의 듀티 사이클 보정회로

Publications (1)

Publication Number Publication Date
CN1722615A true CN1722615A (zh) 2006-01-18

Family

ID=35505031

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200510079546.1A Pending CN1722615A (zh) 2004-06-23 2005-06-23 用于半导体器件的占空比校正电路

Country Status (3)

Country Link
US (1) US7199632B2 (zh)
KR (1) KR100534211B1 (zh)
CN (1) CN1722615A (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102571039A (zh) * 2012-02-02 2012-07-11 天利半导体（深圳）有限公司 级联数字信号修复模块、传输系统及修复方法
CN102737718A (zh) * 2011-03-30 2012-10-17 联发科技股份有限公司 存储控制器与存储系统
CN103187953A (zh) * 2012-01-03 2013-07-03 南亚科技股份有限公司 控制或侦测工作周期的电路、工作周期调整单元
CN104716929A (zh) * 2013-12-12 2015-06-17 爱思开海力士有限公司 占空比校正电路
CN107799139A (zh) * 2016-09-05 2018-03-13 爱思开海力士有限公司 占空比校正器件及包括其的半导体器件
CN109274354A (zh) * 2018-09-29 2019-01-25 上海华虹宏力半导体制造有限公司 时钟占空比调整器

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2003269814A1 (en) * 2003-09-22 2005-05-05 Brother International Corporation A method and apparatus for sensing applied forces
US7525358B1 (en) * 2005-06-17 2009-04-28 National Semiconductor Corporation Duty-cycle correction for clock receiver
US20070159224A1 (en) * 2005-12-21 2007-07-12 Amar Dwarka Duty-cycle correction circuit for differential clocking
US7705647B2 (en) * 2006-06-14 2010-04-27 Qualcomm Incorporated Duty cycle correction circuit
US7463075B2 (en) * 2006-06-23 2008-12-09 Texas Instruments Incorporated Method and delay circuit with accurately controlled duty cycle
US20090189595A1 (en) * 2006-06-30 2009-07-30 Nxp B.V. Circuit for detecting the duty cycle of clock signals
TW200812240A (en) * 2006-08-30 2008-03-01 Delta Electronics Inc Level determining device and method of pulse width modulation signal
DE102006061649A1 (de) * 2006-12-27 2008-07-03 Infineon Technologies Ag Einrichtung zum Einstellen eines Tastverhältnisses, Tastverhältnis-Einstellschaltung und Verfahren zum Einstellen eines Tastverhältnisses
GB0702628D0 (en) * 2007-02-09 2007-03-21 Texas Instruments Ltd Clock correction circuit
TW201005467A (en) * 2008-07-24 2010-02-01 Etron Technology Inc Delay circuit
US20100188126A1 (en) * 2009-01-26 2010-07-29 International Business Machines Corporation Voltage Controlled Duty Cycle and Non-Overlapping Clock Generation Implementation
US7839195B1 (en) 2009-06-03 2010-11-23 Honeywell International Inc. Automatic control of clock duty cycle
KR101239709B1 (ko) 2010-10-29 2013-03-06 에스케이하이닉스 주식회사 반도체 메모리 장치의 듀티 사이클 보정 회로
US8817914B2 (en) * 2011-08-26 2014-08-26 Nanya Technology Corporation Interactive digital duty cycle compensation circuit for receiver
CN102904427B (zh) * 2012-09-27 2015-02-11 成都芯源系统有限公司 一种供电系统及其抑制纹波电流的方法
US10498318B1 (en) * 2018-12-20 2019-12-03 Xilinx, Inc. Electrical circuits and methods to correct duty cycle error
US11611334B2 (en) * 2020-11-24 2023-03-21 Mediatek Inc. Method and circuit for monitoring and controlling duty margin of a signal

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5477180A (en) * 1994-10-11 1995-12-19 At&T Global Information Solutions Company Circuit and method for generating a clock signal
US6320438B1 (en) * 2000-08-17 2001-11-20 Pericom Semiconductor Corp. Duty-cycle correction driver with dual-filter feedback loop
US6664834B2 (en) * 2000-12-22 2003-12-16 Intel Corporation Method for automatic duty cycle control using adaptive body bias control
KR100432883B1 (ko) * 2001-12-18 2004-05-22 삼성전자주식회사 클럭 듀티/스큐 보정 기능을 갖는 위상 분주 회로

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102737718A (zh) * 2011-03-30 2012-10-17 联发科技股份有限公司 存储控制器与存储系统
US8976620B2 (en) 2011-03-30 2015-03-10 Mediatek Inc. Apparatus and method to adjust clock duty cycle of memory
CN103187953A (zh) * 2012-01-03 2013-07-03 南亚科技股份有限公司 控制或侦测工作周期的电路、工作周期调整单元
CN103187953B (zh) * 2012-01-03 2016-09-07 南亚科技股份有限公司 控制或侦测工作周期的电路、工作周期调整单元
CN102571039A (zh) * 2012-02-02 2012-07-11 天利半导体（深圳）有限公司 级联数字信号修复模块、传输系统及修复方法
CN104716929A (zh) * 2013-12-12 2015-06-17 爱思开海力士有限公司 占空比校正电路
CN104716929B (zh) * 2013-12-12 2019-04-16 爱思开海力士有限公司 占空比校正电路
CN107799139A (zh) * 2016-09-05 2018-03-13 爱思开海力士有限公司 占空比校正器件及包括其的半导体器件
CN107799139B (zh) * 2016-09-05 2021-01-15 爱思开海力士有限公司 占空比校正器件及包括其的半导体器件
CN109274354A (zh) * 2018-09-29 2019-01-25 上海华虹宏力半导体制造有限公司 时钟占空比调整器

Also Published As

Publication number Publication date
KR100534211B1 (ko) 2005-12-08
US7199632B2 (en) 2007-04-03
US20050285649A1 (en) 2005-12-29

Similar Documents

Publication Publication Date Title
CN1722615A (zh) 用于半导体器件的占空比校正电路
US9059816B1 (en) Control loop management and differential delay correction for vector signaling code communications links
US9046909B2 (en) On-chip regulator with variable load compensation
US7379007B2 (en) A/D converter, A/D converter apparatus, and sampling clock skew control method
CN1893277A (zh) 可调整增益曲线的相位检测电路与其方法
JP2010508739A (ja) 埋め込み電力制御を有するプログラマブル高速ケーブル
CN101079627A (zh) 一种工作周期的修正电路
US10122368B2 (en) Compact high speed duty cycle corrector
US20020056069A1 (en) Clock generation circuit, data transfer control device, and electronic instrument
CN1968014A (zh) 校准电路和备有校准电路的半导体装置
CN110071705B (zh) 发送电路以及集成电路
US6617918B2 (en) Multi-level receiver circuit with digital output using a variable offset comparator
US20050083091A1 (en) Adjustment of a clock duty cycle
US7218903B2 (en) Squelch detecting circuit
US8928421B2 (en) Control circuit for reducing electromagnetic interference
CN1881797A (zh) 同步电路和方法
TWI226756B (en) Data slice capable of calibrating current mismatch
US6809569B2 (en) Circuit, apparatus and method having a cross-coupled load with current mirrors
US11082048B1 (en) Semiconductor integrated circuit, receiving device, and control method of receiving device
US20140036977A1 (en) Methods and Systems for Self-Referencing Single-Ended Signals
CN101258677B (zh) 抖动发生电路
CN1627637A (zh) 90度移相器
CN107846207B (zh) 差动信号偏斜检测电路
CN1813400A (zh) 用于接收器均衡的装置、放大器、系统和方法
US20190319455A1 (en) Device and method for generating duty cycle

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Open date: 20060118