CN102545862B

CN102545862B - 开关电路

Info

Publication number: CN102545862B
Application number: CN201010602518.4A
Authority: CN
Inventors: 李超
Original assignee: CSMC Technologies Corp; Wuxi CSMC Semiconductor Co Ltd
Current assignee: CSMC Technologies Corp
Priority date: 2010-12-23
Filing date: 2010-12-23
Publication date: 2014-06-04
Anticipated expiration: 2030-12-23
Also published as: CN102545862A

Abstract

一种开关电路，包括：开关单元，包括输入端、输出端和工作端，分别用于输入第一信号和工作电压，所述开关单元用于对第一信号的输出与否进行控制；电压抬升单元，用于提供抬升的工作电压至开关单元的工作端，所述抬升的工作电压与所述输入电压之间的差值不随第一信号的变化而变化；控制单元，用于根据控制信号控制是否将所述抬升的工作电压施加至开关单元。本发明提供的MOS开关电路避免现有的MOS开关具有较严重的电阻非线性问题和MOS开关的导通电阻随输入信号的变化而变化问题。

Description

开关电路

技术领域

本发明涉及电子电路技术，特别是涉及一种开关电路。

背景技术

MOS管由于具有灵活的截止和开启工作状态，通常作为模拟电路的开关来控制输入信号的开启和关闭，但随着信息技术的发展，模拟电路处理信号的速度极大增加，故MOS管开关的性能对信号的信噪比、信号噪声以及失真比有至关重要的影响，特别是MOS管的导通电阻呈现非线性，会降低信号的线性度，从而导致信号的信噪比和信号噪声失真比性能低下。

具体理由如下：MOS管的导通电阻r_on＝1/g_ds，其中g_ds为MOS管的跨导，且

即

从上面的公式可以看出，采用单个NMOS管或者单个PMOS管作为模拟电路的开关，MOS开关具有较严重的电阻非线性问题，即MOS开关的导通电阻随输入电压信号的变化而变化。

在公开号为CN1906852A的中国专利申请文件中，还提供了一种采用CMOS结构作为开关的开关电路，采用CMOS结构作为开关虽然降低了输入信号影响CMOS结构的导通电阻的幅度，但是输入信号依然会造成CMOS结构的导通电阻的变化，开关的电阻非线性问题依然存在。

发明内容

本发明解决的问题是提供一种开关电路，避免现有的MOS开关具有较严重的电阻非线性问题和MOS开关的导通电阻随输入信号的变化而变化问题。

为解决上述问题，本发明提供一种开关电路，包括：开关单元，包括输入端、输出端和工作端，分别用于输入第一信号和工作电压，所述开关单元用于对第一信号的输出与否进行控制；电压抬升单元，用于提供抬升的工作电压至开关单元的工作端，所述抬升的工作电压与所述输入电压之间的差值不随第一信号的变化而变化；控制单元，用于根据控制信号控制是否将所述抬升的工作电压施加至开关单元。

可选的，电压抬升单元进一步包括：电压电压保持单元，用于保持其两端的电压差为定值；第一电压提供单元，基于所述第一信号产生第一电压并提供至电压保持单元的一端，所述第一电压与第一信号之差为定值；第一上拉单元，用于根据时钟信号将电压保持单元的另一端的电压上拉至抬升的工作电压，所述抬升的工作电压与第一电压之差为定值；

可选的，所述电压保持单元为电容器。

可选的，第一电压提供单元包括：补偿单元，用于基于第一信号产生第一电压；开关子单元，用于根据时钟信号控制是否将第一电压施加至电压保持单元之一端；第一下拉单元，用于在开关子单元未将第一电压施加至电压保持单元之一端时，将电压保持单元之一端的电压下拉。

可选的，所述补偿单元包括：运算放大器、第二NMOS管、电流源、电压源；所述运算放大器的正输入端作为补偿单元的输入端，输入第一信号；所述运算放大器的负输入端与第二NMOS管源极、电流源串联后接地，所述运算放大器的输出端与第二NMOS管的栅极电连接，所述第二NMOS管的漏极电连接至外置电压源。

可选的，所述开关子单元为CMOS结构，所述CMOS结构包括第六PMOS管和第十NMOS管，且第六PMOS管的源极与第十NMOS管MN10的漏极相连并作为开关子单元的输入端，所述开关子单元的输入端连接所述补偿单元的输出端，第六PMOS管的漏极与第十NMOS管MN10的源极相连并作为开关子单元的输出端。

可选的，所述第一下拉单元为第九NMOS管，所述第九NMOS管的栅极为第一下拉单元的控制端；所述第九NMOS管的源极为第一下拉单元的输入端，所述第九NMOS管的源极接地；所述第九NMOS管的漏极作为所述第一下拉单元的输出端。。

可选的，所述第一上拉单元为第七PMOS管，所述第七PMOS管的源极为第一上拉单元的输入端，连接外置电压源；所述第七PMOS管的漏极作为所述第一上拉单元的输入端，电连接所述电位差保持单元的第二端，所述第七PMOS管的栅极为第一上拉单元的控制端。

可选的，所述控制单元包括：第一传输单元，用于在开关子单元将第一电压施加至电压保持单元之一端时，将抬升的工作电压施加至开关单元的工作端；第二下拉单元，在开关子单元未将第一电压施加至电压保持单元之一端时，将开关单元的工作端的电压下拉并使开关单元不工作。

可选的，所述第一传输单元为第八PMOS管，所述第八PMOS管栅极作为第一传输单元的控制端；所述第八PMOS管的源极作为所述第一传输单元的输入端，所述第八PMOS管的源极作为所述第一传输单元的输出端。

可选的，所述第二下拉单元为第八NMOS管，所述第八NMOS管道栅极作为所述第二下拉单元的控制端；所述第八NMOS管的漏极作为第二下拉单元的输入端，接地；第八NMOS管的源极作为第二下拉单元的输出端。

可选的，还包括：时钟馈通抑制单元，用于消除在时钟下降时形成在开关单元内的电荷，所述时钟馈通抑制单元包括第一端和第二端，所述时钟馈通抑制单元的第一端施加第二时钟控制信号，所述时钟馈通抑制单元的第二端与所述开关单元输出端相连作为MOS开关电路的输出端。

可选的，时钟馈通抑制单元为第十一NMOS管，所述第十一NMOS管的栅极为时钟馈通抑制单元的第一端，所述第十一NMOS管的源极和漏极相连作为时钟馈通抑制单元的第二端。

可选的，所述开关单元为第一NMOS管。

与现有技术相比，本发明具有以下优点：本发明通过电压抬升单元，用于提供抬升的工作电压至开关单元的工作端，所述抬升的工作电压与所述输入电压之间的差值不随第一信号的变化而变化，以实现开关单元的控制端电压的自举或者电平转移，并且所述电压抬升单元和控制单元只包括一个电容，能够有效降低本发明电路在制造时占据的面积，进一步的，本发明采用时钟控制技术来降低因时钟馈通导致的非线性，提高信号的线性度。

附图说明

图1是NMOS作为开关时导通电阻随源输入电压的变化特性图；

图2是PMOS作为开关时导通电阻随源输入电压的变化特性图；

图3是CMOS结构作为开关时导通电阻随源输入电压的变化特性图；

图4是本发明实施例的MOS开关电路的模块结构示意图；

图5为本发明实施例的电压抬升单元的模块结构示意图；

图6是本发明实施例的第一电压提供单元的模块结构示意图；

图7是本发明实施例的补偿单元的电路结构示意图；

图8是本发明实施例的运算放大器的电路结构示意图；

图9是本发明实施例的开关子单元的电路结构示意图；

图10是本发明第一时钟控制信号CLK和第二时钟控制信号

时钟示意图；

图11是本发明一实施例的开关电路结构的示意图；

图12是本发明又一实施例的开关电路结构的示意图。

具体实施方式

由背景技术可知，采用单个NMOS管或者单个PMOS管作为模拟电路的开关，MOS开关具有较严重的电阻非线性问题，MOS开关的导通电阻随输入信号的变化而变化，具体请参考图1，为NMOS作为开关时导通电阻随源输入电压的变化特性图，由图1可知，采用单个NMOS管时，NMOS导通电阻随栅源电压增加而增大；同时请参考图2，为PMOS作为开关时导通电阻随源输入电压的变化特性图，由图2可知，当采用单个PMOS管作为模拟电路开关，PMOS导通电阻随栅源电压增加而增减小。

由图1和图2可知，当输入信号与MOS(NMOS或者PMOS)的源极相连，当输入信号变化时，MOS的导通电阻必然也会变化，并且MOS的导通电阻随输入信号变化，那么MOS的阈值电压必然会限制输入信号的幅度，使得输入信号限制在一定的范围。

并且，经过发明人进一步研究发现，请参考图3，为采用CMOS作为开关时导通电阻随源输入电压的变化特性图，由图3可知，采用CMOS的开关虽然会在一定程度上降低导通电阻随输入信号变化的非线性，但是无法完全消除。

为此，本发明的发明人提出一种优化的开关电路，包括：开关单元，包括输入端、输出端和工作端，分别用于输入第一信号和工作电压，所述开关单元用于对第一信号的输出与否进行控制；电压抬升单元，用于提供抬升的工作电压至开关单元的工作端，所述抬升的工作电压与所述输入电压之间的差值不随第一信号的变化而变化；控制单元，用于根据控制信号控制是否将所述抬升的工作电压施加至开关单元。

本发明通过电压抬升单元，用于提供抬升的工作电压至开关单元的工作端，所述抬升的工作电压与所述输入电压之间的差值不随第一信号的变化而变化，以实现开关单元的控制端电压的自举或者电平转移，并且所述电压抬升单元和控制单元可以只包括一个电容，能够有效降低本发明电路在制造时占据的面积，进一步的，本发明提供的开关电路的第一信号不受开关单元的MOS管的阈值电压限制。

图4是本发明实施例的开关电路的模块结构示意图，所述开关电路至少包括：开关单元101、电压抬升单元102和控制单元103。

所述开关单元101包括输入端、输出端和工作端，所述输入端分别用于输入第一信号和工作电压，所述开关单元101用于对第一信号的输出与否进行控制，所述开关单元101具体可以为第一NMOS管，所述第一NMOS管的源极作为所述开关单元101的输入端，所述第一NMOS管的漏极作为所述开关单元101的输出端，所述第一NMOS管的栅极作为工作端，用于控制输入电压信号的开启和关闭，并在开启输入电压信号时输出对应的输出电压信号，在本实施例中，所述第一信号和工作电压都为输入电压信号Vin。

所述电压抬升单元102用于提供抬升的工作电压至开关单元的工作端，所述抬升的工作电压与所述第一信号之间的差值不随第一信号的变化而变化，请参考图5，所述电压抬升单元102包括：

电压保持单元201，用于保持其两端的电压差为定值；

第一电压提供单元202，基于所述第一信号产生第一电压并提供至电压保持单元的一端，所述第一电压与第一信号之差为定值；

第一上拉单元203，用于根据时钟信号将电压保持单元的另一端的电压上拉至抬升的工作电压，所述抬升的工作电压与第一电压之差为定值。

具体地，所述电压保持单元201为电容器。

所述第一电压提供单元202具体请参考图6，包括：

补偿单元301，用于基于第一信号产生第一电位，所述补偿单元包括输入端和输出端，所述补偿单元的输入端作为第一电位提供单元的输入端；

开关子单元302，用于根据时钟信号控制是否将第一电位施加至电压保持单元之一端，所述开关子单元包括输入端和输出端，所述开关子单元的输入端与所述补偿单元的输入端相连；

第一下拉单元303，用于在开关子单元未将第一电压施加至电位差保持单元之一端时，将电位差保持单元之一端的电位下拉，在开关子单元未将第一电压施加至电位差保持单元之第一端时关闭，所述第一下拉单元包括输入端、输出端和控制端，所述第一下拉单元的输入端接地，所述第一下拉单元的输出端与所述开关子单元的输出端电位差保持单元的第一端相连，所述第一下拉单元的控制端施加控制信号。

具体地，所述补偿单元301请参考图7，包括：运算放大器401、第二NMOS管MN2、电流源402、电压源V_DD组成，所述运算放大器401的正输入端为所述补偿单元301的输入端，所述运算放大器401的负输入端与第二NMOS管MN2源极、电流源402的一端相连，所述电流源402的另一端接地，所述第二NMOS管MN2的漏极与电压源V_DD正极相连，所述第二NMOS管MN2的栅极与所述运算放大器401的输出端相连并作为所述负反馈单元的输出端。

其中，所述运算放大器401具体请参考图8，包括：第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5，所述第四NMOS管MN4的栅极为所述运算放大器的负输入端，所述第五NMOS管MN5的栅极为所述运算放大器的正输入端，所述第四NMOS管MN4、第五NMOS管MN5的源极与第三NMOS管MN3的漏极相连，第三NMOS管MN3的栅极施加第一预定电压Vb，所述第一预定电压Vb控制第三NMOS管MN3的开启和关闭，第三NMOS管MN3的源极接地，第四NMOS管MN4的漏极连接第六NMOS管MN6的源极，第五NMOS管MN5的漏极连接第七NMOS管MP7的源极，第六NMOS管MN6的栅极与第七NMOS管MN7的栅极相连并被施加第二预定电压Vbn，所述第二预定电压Vbn控制第六NMOS管MN6和第七NMOS管MN7的开启和关闭，第六NMOS管MN6漏极与第三PMOS管MP3的漏极相连并作为所述运算放大器401的输出端，第三PMOS管MP3的源极与第四PMOS管MP4的漏极相连，第七NMOS管MN7、第二PMOS管MP2的漏极与第五PMOS管MP5、第四PMOS管MP4的栅极相连，第二PMOS管MP2的栅极与第三PMOS管MP3的栅极相连并被施加第三预定电压Vbp，第三预定电压Vbp控制第二PMOS管MP2和第三PMOS管MP3的开启和关闭，第二PMOS管MP2的源极与第五PMOS管MP5的漏极相连，第五PMOS管MP5的源极、第四PMOS管MP4的源极与电压源相连。

图8所示的所述运算放大器401的一实施例采用差分输入单端输出结构，并通过第四PMOS管MP4和第五PMOS管MP5形成高摆幅电路镜结构，将正输入端信号镜像至输入端，使得输出信号幅度倍增，同时提高对小信号的驱动能力，增大了馈入电路，提高所述运算放大器401的工作速度，更进一步的，为了保持所述运算放大器401的稳定性，可以在所述运算放大器201的输出端接入一电容值较小的电容(未图示)。

所述开关子单元302具体地请参考图9，为CMOS结构，所述CMOS结构包括第六PMOS管MP6和第十NMOS管MN10，且第六PMOS管MP6的源极与第十NMOS管MN10的漏极相连并作为开关子单元302的输入端，所述开关子单元302的输入端连接所述补偿单元301的输出端，第六PMOS管MP6的漏极与第十NMOS管MN10的源极相连并作为开关子单元302的输出端，所述开关子单元302的输出端连接所述电位差保持单元201的第一端，第十NMOS管MN10的栅极施加第一时钟控制信号CLK，所述第六PMOS管MP6的栅极施加第二时钟控制信号

其中所述第一时钟控制信号CLK与第二时钟控制信号

互为反型。具体地，所述第一时钟控制信号CLK和第二时钟控制信号的时序图请参考图10，所述第一时钟控制信号CLK与第二时钟控制信号互为反型控制信号。

所述第一下拉单元303具体为第九NMOS管MN9，所述第九NMOS管MN9的栅极为第一下拉单元的控制端，施加第二时钟控制信号

所述第九NMOS管MN9的源极为第一下拉单元的输入端，所述第九NMOS管MN9的源极接地；所述第九NMOS管MN9的漏极为所述第一下拉单元的输出端。

第一上拉单元203具体为第七PMOS管MP7，所述第七PMOS管MP7的源极为第一上拉单元203的输入端，连接电压源；所述第七PMOS管MP7的漏极为所述第一上拉单元203的输入端，连接所述电位差保持单元的第二端，所述第七PMOS管MP7的栅极为第一上拉单元203的控制端，施加第一时钟控制信号CLK。

其中，所述控制单元103包括：第一传输单元，用于在开关子单元将第一电压施加至电位差保持单元第一端时，将抬升的工作电压施加至开关单元的工作端，且在开关子单元未将第一电压施加至电位差保持单元第一端时，第一传输单元关闭，所述第一传输单元包括输入端、输出端和控制端，所述第一传输单元的输入端作为所述控制单元的输入端，所述第一传输单元的控制端施加控制信号，所述第一传输单元的输出端为所述控制单元的输出端；

第二下拉单元，在开关子单元未将第一电压施加至电位差保持单元第一端时，将开关单元的工作端的电压下拉；且在开关子单元将第一电压施加至电位差保持单元第一端时，第二下拉单元不工作，所述第二下拉单元包括输入端、输出端和控制端，所述第二下拉单元的控制端施加控制信号，所述第二下拉单元的输出端与所述第一传输单元的输出端相连。

具体地，第一传输单元为第八PMOS管MP8，所述第八PMOS管MP8栅极作为第一传输单元的控制端，施加第二时钟控制信号

所述第八PMOS管MP8的源极作为所述第一传输单元的输入端，所述第八PMOS管MP8的源极作为所述第一传输单元的输出端。

所述第二下拉单元为第八NMOS管MN8，所述第八NMOS管MN8栅极作为所述第二下拉单元的控制端，施加第二时钟控制信号

所述第八NMOS管MN8的漏极作为第二下拉单元的输入端，接地；第八NMOS管MN8的源极作为第二下拉单元的输出端。

请参考图11，图11为本发明一实施例的电路结构的示意图，其中，第一NMOS管MN1作为开关单元101；运算放大器401、第二NMOS管MN2、电流源402、电压源V_DD、第六PMOS管MP6、第十NMOS管MN10、第九NMOS管MN9、电容器C1、第七PMOS管MP7组成电压抬升单元102；第八PMOS管MP8、第八NMOS管MN8组成控制单元103；在保持时钟周期内，所述电压抬升单元102的开关子单元302的第六PMOS管MP6的栅极电压为高电平，第十NMOS管MN10的栅极电压为低电平，第六PMOS管MP6和第十NMOS管MN10状态为关闭，所述开关子单元30的为关闭状态，补偿单元301无信号输入；而第九NMOS管MN9的栅极电压为高电平，第九NMOS管MN9开启，所述电容器C1的上极板为接地；第七PMOS管MP7的栅极电压为低电平，第七PMOS管MP7开启，所述电容器C1的下极板为电压为V_DD，所述电容器C1的上下极板的电压差为V_DD；第八PMOS管的栅极电压为高电平，第八PMOS管关闭，第八NMOS管的栅极电压为高电平，第八NMOS管开启，第一NMOS管101的栅极直接接地，第一NMOS管101的状态为关闭。

在采样时钟周期内，所述电压抬升单元102的开关子单元302的第六PMOS管MP6的栅极电压为低电平，第十NMOS管MN10的栅极电压为高电平，第六PMOS管MP6和第十NMOS管MN10状态为开启，补偿单元向电位差保持单元输入信号，此时，负反馈单元102的输入端为输入电压信号Vin(由之前叙述可知即输入电压信号即为所述第一信号)，经过运算放大器和第二NMOS管MN2共同构成的负反馈结果，在负反馈单元102的第二端输出Vin+V_GSMN2的电压信号，V_GSMN2为第二NMOS管MN2的栅源电压；所述控制单元103接收Vin+V_GSMN2的电压信号，直接加载在电容器C1的上极板，此时第九NMOS管MN9的栅极电压为低电平，第九NMOS管MN9关闭；而第七PMOS管MP7的栅极电压为高电平，第七PMOS管MP7关闭，由于在保持时钟周期内电容器C1的上下极板的电压差为V_DD，故在采样时钟周期内电容器C1的上极板加载Vin+V_GSMN2，电容器C1的下极板为电压为V_DD+V_GSMN2+V_in；而第八PMOS管MP8的栅极电压为低电平，第八PMOS管开启，第八NMOS管MN8的栅极电压为低电平，第八NMOS管关闭，开关电容C1的下极板电压(V_DD+V_GSMN2+V_in)直接加载在第一NMOS管101的栅极，使得第一NMOS管开启，且栅极电压(所述栅极电压即为抬升的工作电压)为V_DD+V_GSMN2+V_in，从而使得输入电压信号为V_in时，第一NMOS管101的栅源电压(即所述抬升的工作电压与第一电压之差)为V_DD+V_GSMN2+V_in-V_in＝V_DD+V_GSMN2，与输入电压信号V_in无关，解决了开关的电阻非线性问题。

请参考图10，为进一步优化开关电路，消除开关电路时钟馈通效应，所述开关电路还包括时钟馈通抑制单元104，在第一MOS管的漏极相连所述时钟馈通抑制单元的第二端与作为MOS开关电路的输出端，以消除时钟下降沿第一MOS管101沟道中的电荷引起的信号失真，所述开关单元101的开启关闭可以参考上述实施例的分析。

所述时钟馈通抑制单元104为第十一NMOS管MN11，所述第十一NMOS管MN11的栅极为时钟馈通抑制单元的第一端，所述第十一NMOS管MN11的源极和漏极相连作为时钟馈通抑制单元的第二端，所述第一NMOS管MN11采用电容连接方式，且所述第十一NMOS管MN11的尺寸与第一MOS管101为比例关系，能够有效消除时钟下降沿第一MOS管101沟道中的电荷引起的信号失真。

本发明通过电容C1的充放电技术来增大第一MOS管101采样时钟周期内的栅极电影，以实现栅压的自举或者电平转移，并且采用负反馈技术来稳定第一MOS管101作为开关时时钟周期的栅极电压，以获得第一MOS管101作为开关的导通电阻的良好线性，进一步的，采用时钟控制技术来降低因时钟馈通导致的非线性，提高信号的线性度。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims

1.一种开关电路，包括：

开关单元，包括输入端、输出端和工作端，分别用于输入第一信号和工作电压，所述开关单元用于对第一信号的输出与否进行控制；

其特征在于，还包括：

电压抬升单元，用于抬升所述工作电压并输出至开关单元的工作端，所述抬升的工作电压与所述第一信号之差不随第一信号的变化而变化；

控制单元，用于根据控制信号控制是否将所述抬升的工作电压施加至所述开关单元，

所述电压抬升单元包括：

电压保持单元，用于保持其两端的电压差为定值；

第一电压提供单元，基于所述第一信号产生第一电压并提供至电压保持单元的一端；

第一上拉单元，用于根据时钟信号将电压保持单元的另一端的电压上拉至抬升的工作电压，所述抬升的工作电压与第一电压之差为定值，

所述电压保持单元为电容器，

所述第一电压提供单元包括：

补偿单元，用于基于第一信号产生第一电压；

开关子单元，用于根据时钟信号控制是否将第一电压施加至电压保持单元之一端；

第一下拉单元，用于在开关子单元未将第一电压施加至电压保持单元之一端时，将电压保持单元之一端的电压下拉，

所述补偿单元包括：运算放大器、第二NMOS管、电流源、电压源；

所述运算放大器的正输入端作为补偿单元的输入端，输入第一信号；所述运算放大器的负输入端与第二NMOS管源极、电流源串联后接地，所述运算放大器的输出端与第二NMOS管的栅极电连接，所述第二NMOS管的漏极电连接至外置电压源，

所述开关子单元为CMOS结构，所述CMOS结构包括第六PMOS管和第十NMOS管，且第六PMOS管的源极与第十NMOS管MN10的漏极相连并作为开关子单元的输入端，所述开关子单元的输入端连接所述补偿单元的输出端，第六PMOS管的漏极与第十NMOS管MN10的源极相连并作为开关子单元的输出端，

所述第一下拉单元为第九NMOS管，所述第九NMOS管的栅极为第一下拉单元的控制端；所述第九NMOS管的源极为第一下拉单元的输入端，所述第九NMOS管的源极接地；所述第九NMOS管的漏极作为所述第一下拉单元的输出端，

所述第一上拉单元为第七PMOS管，所述第七PMOS管的源极为第一上拉单元的输入端，连接外置电压源；所述第七PMOS管的漏极作为所述第一上拉单元的输入端，电连接所述电压保持单元的第二端，所述第七PMOS管的栅极为第一上拉单元的控制端。

2.如权利要求1所述的开关电路，其特征在于，所述控制单元包括：

第一传输单元，用于在开关子单元将第一电压施加至电压保持单元之一端时，将抬升的工作电压施加至开关单元的工作端；

第二下拉单元，在开关子单元未将第一电压施加至电压保持单元之一端时，将开关单元的工作端的电压下拉并使开关单元不工作。

3.如权利要求2所述的开关电路，其特征在于，所述第一传输单元为第八PMOS管，所述第八PMOS管栅极作为第一传输单元的控制端；所述第八PMOS管的源极作为所述第一传输单元的输入端，所述第八PMOS管的源极作为所述第一传输单元的输出端；所述第二下拉单元为第八NMOS管，所述第八NMOS管道栅极作为所述第二下拉单元的控制端；所述第八NMOS管的漏极作为第二下拉单元的输入端，接地；第八NMOS管的源极作为第二下拉单元的输出端。

4.如权利要求1-3任意一项所述的开关电路，其特征在于，还包括：时钟馈通抑制单元，用于消除在时钟下降时形成在开关单元内的电荷，所述时钟馈通抑制单元包括第一端和第二端，所述时钟馈通抑制单元的第一端施加第二时钟控制信号，所述时钟馈通抑制单元的第二端与所述开关单元输出端相连作为MOS开关电路的输出端，时钟馈通抑制单元为第十一NMOS管，所述第十一NMOS管的栅极为时钟馈通抑制单元的第一端，所述第十一NMOS管的源极和漏极相连作为时钟馈通抑制单元的第二端。

5.如权利要求1所述的开关电路，其特征在于，所述开关单元为第一NMOS管。