KR101749794B1 - 자기-교정된 ptat 전류 기준을 갖는 전자 회로 및 그것을 구동하는 방법 - Google Patents

자기-교정된 ptat 전류 기준을 갖는 전자 회로 및 그것을 구동하는 방법 Download PDF

Info

Publication number
KR101749794B1
KR101749794B1 KR1020140184793A KR20140184793A KR101749794B1 KR 101749794 B1 KR101749794 B1 KR 101749794B1 KR 1020140184793 A KR1020140184793 A KR 1020140184793A KR 20140184793 A KR20140184793 A KR 20140184793A KR 101749794 B1 KR101749794 B1 KR 101749794B1
Authority
KR
South Korea
Prior art keywords
current
transistors
ptat
nmos transistor
transistor
Prior art date
Application number
KR1020140184793A
Other languages
English (en)
Other versions
KR20150073122A (ko
Inventor
아르노 까사그랑데
장-뤽 아렌트
Original Assignee
더 스와치 그룹 리서치 앤 디벨롭먼트 엘티디
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 더 스와치 그룹 리서치 앤 디벨롭먼트 엘티디 filed Critical 더 스와치 그룹 리서치 앤 디벨롭먼트 엘티디
Publication of KR20150073122A publication Critical patent/KR20150073122A/ko
Application granted granted Critical
Publication of KR101749794B1 publication Critical patent/KR101749794B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/26—Current mirrors
    • G05F3/262—Current mirrors using field-effect transistors only
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
    • G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Control Of Electrical Variables (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Networks Using Active Elements (AREA)

Abstract

자기-교정된 PTAT 전류 기준을 갖는 전자 회로 및 그것을 구동하는 방법
자기-교정된 PTAT 전류 기준을 갖는 전자 회로 (1) 는, PTAT 출력 전류 (IOUT) 를 공급하기 위한 적어도 하나의 집적된 저항기 (8) 에 의존하는 PTAT 전류 발생기 (3) 를 포함한다. 그것은 기준 전류 (Iref) 를 공급하기 위한, 적어도 하나의 스위칭된 커패시터 저항기 (12) 에 의존하는 기준 전류 발생기 (2) 를 더 포함한다. 기준 전류 (Iref) 와 PTAT 출력 전류 (IOUT) 는, 적응된 PTAT 출력 전류 (IOUT) 를 공급하기 위해, 프로그램가능한 집적된 저항기 (8) 를 디지털방식으로 적응시키도록, 또는, PTAT 전류 발생기에서의 전류 미러의 트랜지스터들 (P11, P12, P13) 의 치수 비를 디지털방식으로 적응시키도록, 비교기 (6) 에서 비교된다.

Description

자기-교정된 PTAT 전류 기준을 갖는 전자 회로 및 그것을 구동하는 방법{ELECTRONIC CIRCUIT WITH SELF-CALIBRATED PTAT CURRENT REFERENCE AND METHOD FOR ACTUATING THE SAME}
본 발명은 자기-교정된 PTAT 전류 기준 (current reference) 이 제공된 전자 회로에 관한 것이다.
본 발명은 또한 전자 회로의 PTAT 전류 소스를 교정하는 방법에 관한 것이다.
PTAT 전류는 절대 온도에 비례하는 전류이다. PTAT 전류 소스는 적어도 하나의 온도-의존적 전류를 공급하기 위한 전자 회로에서 사용된다. 그들은 또한 온도 센서 전자 회로에서 또는 시간 축과 연관하여 기능들을 조정하기 위한 회로에서 사용될 수도 있다.
일반적으로, 실리콘 기판에서 집적된 전자 회로에서 PTAT 전류 기준을 생성하기 위해, 종래의 저항기 (resistor) 는 전류 생성 브랜치 (branch) 에서 사용된다. 이러한 저항기의 정확도 (precision) 는 예를 들어 MOS 타입의 제조 방법에 따라 추정된 값에 대해 ±30% 만큼 변화할 수도 있다. PTAT 전류 기준이 충분히 정확하도록 보장하기 위해 제조 공정의 마지막에 이러한 저항기를 교정하는 것이 종종 필요하고, 이는 결점이 된다.
PTAT 전류 기준을 교정 (calibrate) 하기 위해, 전류를 생성하기 위해 저항기들 및 그 저항기들에 연결된 프로그램가능한 (programmable) 스위치들의 네트워크를 이용하는 것이 가능하다. 이는, 임의의 제조 공정의 종단에서, 전류 값을 측정하고 원하는 PTAT 전류 기준을 획득하기 위해 수개의 저항기들의 연결을 제어하는 것을 필요로 한다. 이것은 전류 기준을 적응시키기 위한 동작들을 복잡하게 만들고 이는 결점을 이룬다.
따라서, 전자 회로 제조 방법에서 임의의 변화에 대해 독립적으로 전류 기준의 정확도를 향상시키고, 종래 기술의 전술한 결점들을 극복하기 위해, 자기-교정된 (self-calibrated) PTAT 전류 기준이 제공된 전자 회로를 제공하는 것이 본 발명의 목적이다.
이를 위해, 본 발명은 독립 청구항 1 에서 언급된 특징들을 포함하는 자기-교정된 PTAT 전류 기준이 제공된 전자 회로에 관한 것이다.
그 전자 회로의 특정 실시형태들은 종속 청구항들인 청구항 2 내지 청구항 13 에서 정의된다.
이 전자 회로의 한 가지 이점은, PTAT 전류 발생 유닛의 출력 전류를 기준 전류에 대해 비교함으로써, PTAT 전류 기준을 생성하기 위해 저항기들의 네트워크를 디지털방식으로 (digitally) 조정하는 것이 가능하다는데 있다. 기준 회로는 등가 스위칭된 커패시터 저항기 (switched capacitor resistor) 에 기초하여 기준 전류 발생기에서 생성된다.
유리하게, PTAT 출력 전류와 기준 전류를 비교함으로써 PTAT 전류 발생 유닛의 전류 미러 트랜지스터들의 치수 비 (dimensional ratio) 를 디지털방식으로 적응 (adapt) 시키는 것이 또한 가능하다. 수개의 트랜지스터들은 따라서 PTAT 전류를 공급하기 위해 발생 유닛의 전류 미러에서 병렬로 연결될 수 있다.
유리하게, 전자 회로의 PTAT 전류 기준은 전자 회로가 구동되자 마자 자동적으로 교정될 수 있다. 교정은 기준 전류에 대한 PTAT 출력 전류의 수번의 연속적인 이분법적 (dichotomous) 비교들에 의해 수행된다. 비교는 비교기에서 이루어질 수 있다. 전류 미러 트랜지스터들을 병렬로 연결함으로써, 저항기 네트워크의 저항 값의, 또는 출력 전류 값의 적응 (adaptation) 은 비교기로부터 데이터를 수신하는 프로세싱 유닛을 통해 제어된다.
유리하게, PTAT 전류 기준이 제 1 페이즈 (phase) 에서 교정된 후에, PTAT 출력 전류와의 비교를 위한 비교 전류를 공급하는 기준 유닛은 연결해제 (disconnected) 될 수 있다. 시간 축 (time base) 으로부터 유래하는 스위칭된 커패시터 저항기의 스위치들의 클록킹 (clocking) 신호들은 전력 소모를 감소시키고 임의의 스펙트럼 오염을 방지하기 위해 억제된다 (suppressed). PTAT 출력 전류의 이러한 자동적 교정으로, PTAT 전류는, 전류 미러들 및 전류 비교기의 임의의 매칭 에러들을 고려하면서, 표준의, 종래기술의, 집적된 저항기로 획득된 이 타입의 전류보다 적어도 2 내지 3 배 더 정확할 수도 있다.
이를 위해, 본 발명은 또한, 독립 청구항 14 에서 정의된 특징들을 포함하는, 전자 회로의 PTAT 전류 소스를 교정하는 방법에 관한 것이다.
이 방법의 특정 단계들은 종속 청구항들인 청구항 15 내지 청구항 17 에서 정의된다.
자기-교정된 PTAT 전류 기준을 갖는 전자 회로, 및 PTAT 전류 소스를 교정하는 방법의 목적들, 이점들, 및 특징들은, 도면들에 의해 예시된, 적어도 하나의 비제한적 실시형태에 기초하여 이루어진 다음의 설명에서 보다 명확하게 나타날 것이다.
도 1 은 본 발명에 따른 자기-교정된 PTAT 전류 기준을 갖는 전자 회로의 다양한 컴포넌트들의 단순화된 모습을 나타낸다.
도 2 는 본 발명에 따른 자기-교정된 PTAT 전류 기준을 갖는 전자 회로의 마스터 기준 유닛에 대한 적어도 하나의 커패시터와 연관하여 스위치들을 클록킹하기 위한 신호들의 그래프를 나타낸다.
이하의 설명에서, 이 기술 분야에서 통상의 지식을 가진 자 (이하, '통상의 기술자' 라 함) 에게 잘 알려진 자기-교정된 PTAT 전류 기준을 갖는 전자 회로의 모든 그들 전자 컴포넌트들은 오직 단순화된 방식으로 기술될 것이다.
도 1 은 전자 회로 (1) 의 제 1 실시형태를 나타낸다. 전자 회로 (1) 는 교정 기준 전류 (Iref) 를 공급하기 위한 마스터 유닛 (master unit) 및 PTAT 전류 기준 (IOUT) 을 출력하기 위한 슬레이브 유닛 (slave unit) (3) 을 포함한다. 마스터 유닛 (2) 은 스위칭된 커패시터 저항기 (12) 에 의존하는 교정 기준 전류 발생기 (Iref) 이다. PTAT 슬레이브 유닛 (3) 은 PTAT 전류 기준 (IOUT) 을 출력하기 위한 전류 발생기이다. PTAT 발생기에 의해 공급된 PTAT 전류 기준은 저항기 (8) 에 의존하고, 그 저항기의 저항 값 (R) 은 이하 설명되는 바와 같이 디지털방식으로 조정될 수 있다. 하지만, 적응된 PTAT 전류를 공급하기 위해 PTAT 전류 발생기에서의 전류 미러 트랜지스터들의 치수 비를 디지털방식으로 적응시키는 것 또한 가능하다.
PTAT 출력 전류 (IOUT) 를 적응시키기 위해, 마스터 유닛 (2) 의 교정 기준 전류 (Iref) 와 슬레이브 유닛 (3) 의 PTAT 출력 전류 (IOUT) 사이에 비교기 (6) 에서 비교가 이루어진다. 이상적인 경우에, 또는 교정 후에, PTAT 출력 전류 (IOUT) 는 기준 전류 (Iref) 와 동일하다. 하지만, 저항기 (8) 를 갖는 전자 회로가 실리콘 기판과 같은 반도체 기판에 집적되기 때문에, MOS 제조 공정의 종단에서 저항기 (8) 의 저항 값은 정확하지 않다. 결과적으로, PTAT 출력 전류 (IOUT) 는 전류 (Iref) 와 동일하지 않다. 이들 상황들에서 프로그램가능한 저항기 (8) 는 디지털방식으로 적응된다. 프로그램가능한 저항기 (8) 는 스위칭된 커패시터 저항기 (12) 와 동등하게 되도록 적응될 수 있다. 두 전류들 사이의 비교에 따라, 비교기 (6) 로부터의 출력 데이터는 프로그램가능한 저항기 (8) 의 디지털방식의 적응을 제어하도록 프로세싱 유닛 (7) 에 공급된다.
프로그램가능한 저항기 (8) 는 저항기들 및 프로그램가능한 스위치들의 네트워크로 형성될 수도 있다. 저항기 네트워크는 직렬의 및/또는 또한 부분적으로 병렬의 수개의 유닛 (unit) 저항기들을 포함한다. 직렬의 유닛 저항기들의 경우에, 각 유닛 저항기 또는 유닛 저항기들의 그룹들에 대해 병렬로 연결된 스위치들을 제공하는 것이 가능하고, 이는 잘 알려져 있다. 스위치들은, 프로그램가능한 저항기 (8) 의 저항 값을 적응시키기 위해 일정 수의 유닛 저항기들을 단락 (short-circuit) 시키도록 프로세싱 유닛 (7) 으로부터 생기는 바이너리 제어 워드 또는 디지털 신호들에 의해 제어된다.
프로세싱 유닛 (7) 은 따라서 스위치들을 제어하고 프로그램가능한 저항기를 적응시키기 위한 바이너리 워드 (binary word) 를 제공한다. 바이너리 제어 워드는 상기 프로그램가능한 저항기 (8) 를 조정하기 위해, 예를 들어 16-비트 워드로 제공될 수도 있다. 이는, 추정된 저항에 대해 적어도 ±5% 정도의 정확도를 보장하는 것을 가능하게 하고, 한편 교정이 없는 경우, 프로그램가능한 저항기의 에러는 전술한 바와 같이 ±30% 에 가까울 수도 있다. 하지만, 정확도는 전류 미러들 및 전류 비교기 (6) 에서의 매칭 에러들 (matching errors) 을 고려하여야만 하고, 이는 정확도를 약간 감소시킬 수도 있다.
프로그램가능한 저항기 (8) 를 적응시키기 위해, 프로세싱 유닛 (7) 에서 이분법 알고리즘 (dichotomy algorithm) 이 바람직하게 이용된다. 이는, 프로그램가능한 저항기의 최종 값에 빨리 수렴하는 것을 가능하게 한다. 이 조정은 이분법 알고리즘에 따라 일정 수의 사이클들 (cycles) 동안 수행된다. 일단 PTAT 출력 전류 (IOUT) 가 기준 전류 (Iref) 와 동일하게 되면, 프로그램가능한 저항기에 대한 바이너리 프로그래밍 워드가 특히 프로세싱 유닛 (7) 에서의 메모리에 저장된다.
마스터 유닛 또는 기준 전류 발생기 (2) 는 우선 제 1 도전성 타입 (type of conductivity) 의 트랜지스터들 (N1, N2), 예를 들어 NMOS 트랜지스터들로 형성된 제 1 전류 미러를 포함한다. 마스터 유닛 (2) 은 추가로, 제 2 도전성 타입의 트랜지스터들 (P1, P2, P3), 예를 들어 PMOS 트랜지스터들로 형성된 제 2 전류 미러를 포함한다. 제 1 및 제 2 전류 미러들은 공급 전압 소스 (VDD) 의 두 단자들 사이에 직렬-장착된다 (series-mounted). 제 1 전류 미러는 전압 소스의 제 1 단자에 바람직하게 접속되고, 그 경우에 제 1 단자는 접지 단자이며, 한편, 제 2 전류 미러는 전압 소스의 제 2 단자에 바람직하게 접속되고, 이 제 2 단자는 고전위 (high potential) 단자 (VDD) 이다.
도 1 의 제 1 실시형태에 따르면, 제 1 전류 미러는, 소스가 접지에 연결되고 드레인 및 게이트가 서로 연결된 제 1 NMOS 트랜지스터 (N1), 및 게이트가 제 1 NMOS 트랜지스터 (N1) 의 게이트에 연결되고 소스가 스위칭된 커패시터 저항기 (12) 에, 그리고 필터링 커패시터 (Cf) 에 연결된 제 2 NMOS 트랜지스터 (N2) 를 포함한다. 스위칭된 커패시터 저항기 (12) 및 필터링 커패시터 (Cf) 는 또한 이 실시형태에서 접지 단자에 연결된다.
제 1 NMOS 트랜지스터 (N1) 의 드레인 및 게이트는 제 2 전류 미러의 제 1 PMOS 트랜지스터 (P1) 의 드레인에 연결된다. 제 2 NMOS 트랜지스터 (N2) 의 드레인은 제 2 전류 미러의 제 2 PMOS 트랜지스터 (P2) 의 게이트 및 드레인에 연결된다. 제 1 PMOS 트랜지스터 (P1) 의 게이트는 제 2 PMOS 트랜지스터 (P2) 의 게이트에 연결된다. 제 2 전류 미러는 추가로, 제 1 및 제 2 PMOS 트랜지스터들 (P1, P2) 에 대해 병렬로 연결된 제 3 PMOS 트랜지스터 (P3) 를 포함한다. 제 3 PMOS 트랜지스터 (P3) 의 게이트는 제 1 및 제 2 PMOS 트랜지스터들 (P1, P2) 의 게이트들에 연결된다. 제 1, 제 2, 및 제 3 PMOS 트랜지스터들 (P1, P2, P3) 의 소스들은 전압 소스의 고전위 단자 (VDD) 에 연결된다. 제 3 PMOS 트랜지스터 (P3) 의 드레인은 기준 전류 발생기 (2) 의 기준 전류 (Iref) 를 공급한다.
스위칭된 커패시터 저항기 (12) 는 제 2 NMOS 트랜지스터 (N2) 의 소스에 연결되기 때문에, 이 NMOS 트랜지스터 (N2) 는 유닛 트랜지스터로서 고려되는 제 1 NMOS 트랜지스터 (N1) 보다 N 배 더 크다. 이것은, 제 2 NMOS 트랜지스터 (N2) 는 N 개의 제 1 NMOS 트랜지스터들 (N1) 로 형성되는 것을 의미하고, 여기서, N 은 2 이상의 정수이다. 예를 들어, 제 2 트랜지스터 (N2) 가 제 1 트랜지스터 (N1) 보다 6 배 더 크게 하기 위해, 또는, 적어도 MOS 채널 폭이 제 1 트랜지스터 (N1) 의 MOS 채널 폭보다 6 배 더 크도록 하기 위해, N=6 이 선택될 수 있을 것이다.
스위칭된 커패시터 저항기 (12) 는 따라서, 커패시터 (C) 를 포함하고, 그 커패시터의 제 1 전극은 제 1 스위치 (4) 에 그리고 제 2 스위치 (5) 에 연결된다. 커패시터 (C) 의 제 2 전극은 접지 단자에 연결된다. 전자 회로 제조 방법의 CMOS 기술에서, 이 커패시터 (C) 는 CMOS 축적 커패시터 또는 박막 금속 산화물 전극을 갖는 커패시터일 수도 있다. 이것은, ±5% 정도의 정확도를 갖는 스위칭된 커패시터 저항기 (12) 를 획득하는 것을 가능하게 하고, 반면, 표준 집적된 저항기 (8) 는 ±30% 정도의 정확도로 만들어진다.
제 1 스위치 (4) 는 커패시터 (C) 의 제 1 전극과 접지 단자 사이에 배치되는 한편, 제 2 스위치 (5) 는 커패시터 (C) 의 제 1 전극과 제 2 NMOS 트랜지스터 (N2) 의 소스 사이에 배치된다. 제 1 스위치 (4) 는 제 1 제어 신호 (φ1) 에 의해 제어되는 한편, 제 2 스위치 (5) 는 제 2 제어 신호 (φ2) 에 의해 교번하여 제어된다. 제 1 페이즈에서, 제 2 스위치 (5) 가 개방될 때 제 1 스위치는 폐쇄되고, 제 2 페이즈에서 제 2 스위치 (5) 가 폐쇄될 때 제 1 스위치 (4) 는 개방된다. 각 스위치는 유리하게는 MOS 트랜지스터, 예컨대 NMOS 트랜지스터의 형태로 만들어질 수 있고, 그것의 게이트는 대응하는 제어 신호에 의해 제어된다.
도 2 는 바람직하게는 중첩되지 않는 2 개의 제어 신호들 (φ1 및 φ2) 의 단순화된 모습을 나타낸다. 이들 제어 신호들은 수정 발진기를 이용한 시간 축을 통해 획득될 수도 있다. 이 수정 발진기 시간 축은 또한 프로세싱 유닛 (7) 의 동작들을 클록킹할 수 있다. 각각의 제어 신호는 기간 (T) 당 하나의 직사각형 제어 펄스를 포함한다. 제 1 제어 신호 (φ1) 의 직사각형 펄스는 T/4 와 동일할 수도 있는 지속기간 (t1) 을 갖는 한편, 제 2 제어 신호 (φ2) 의 직사각형 펄스는 또한 T/4 와 동일할 수도 있는 지속기간 (t2) 을 갖는다. 제 1 및 제 2 제어 신호들 (φ1 및 φ2) 의 직사각형 펄스들 사이의 T/4 의 시간 간격이 또한 예상될 수도 있다. 제 1 제어 신호 (φ1) 의 "1" 상태에서의 직사각형 펄스는 제 1 스위치 (4) 의 폐쇄 (closing) 를 제어하는 한편, 제 2 제어 신호 (φ2) 의 "1" 상태에서의 직사각형 펄스는 제 2 스위치 (5) 의 폐쇄를 제어한다.
제 1 및 제 2 제어 신호들 (φ1 및 φ2) 로 제 1 및 제 2 스위치들 (4 및 5) 을 제어함으로써 획득된 등가 저항기는 T/C 와 동일하다. T 는 각 제어 신호의 주기이고, C 는 커패시터의 커패시턴스를 정의한다. 등가 저항기의 저항 값은 주기 T 를 수정함으로써 수정될 수 있다. 마스터 유닛 (2) 의 등가 저항기는 종래의 실리콘 기판에 집적된 전자 회로를 제조하는 방법에 따라 ±5% 의 정확도로 확립될 수 있다. 이 등가 저항기 (12) 는 PTAT 전류의 교정 후에 슬레이브 유닛 (3) 에서 디지털방식으로 조정된 프로그램가능한 저항기 (8) 와 동일할 수도 있다.
PTAT 출력 전류 (IOUT) 의 교정 후에, 기준 전류 발생기 (2) 및 제어 신호들 (φ1 및 φ2) 을 공급하기 위한 시간 축은 연결해제될 수 있다. 오직 교정된 PTAT 전류 발생기만이, 예상된 값의 적어도 ±5% 일 수도 있는 보장된 PTAT 출력 전류 (IOUT) 정확도의 동작상태로 남는다.
마스터 유닛 (2) 과 유사한 방식으로, PTAT 슬레이브 유닛 (3) 또는 PTAT 전류 발생기 (3) 는 예를 들어 NMOS 트랜지스터들과 같은 제 1 도전성 타입의 트랜지스터들 (N11, N12) 로 형성된 제 1 전류 미러를 포함한다. PTAT 슬레이브 유닛 (3) 은 예를 들어 PMOS 트랜지스터들과 같은 제 2 도전성 타입의 트랜지스터들 (P11, P12, P13) 로 형성된 제 2 전류 미러를 추가로 포함한다. 제 1 및 제 2 전류 미러들은 공급 전압 소스 (VDD) 의 두 단자들 사이에 직렬-장착된다. 제 1 전류 미러는 전압 소스의 제 1 단자에 바람직하게 연결되고, 그 경우, 제 1 단자는 접지 단자이며, 한편, 제 2 전류 미러는 고전위 단자 (VDD) 인 전압 소스의 제 2 단자에 바람직하게 연결된다.
도 1 에 도시된 바와 같이, 제 1 전류 미러는, 소스가 접지에 연결되고 드레인 및 게이트가 서로 연결된 제 1 NMOS 트랜지스터 (N11), 및 게이트가 제 1 NMOS 트랜지스터 (N11) 의 게이트에 연결되고 소스는, 접지단자에 또한 연결된 프로그램가능한 저항기 (8) 에 연결된 제 2 NMOS 트랜지스터 (N12) 를 포함한다.
제 1 NMOS 트랜지스터 (N11) 의 드레인 및 게이트는 제 2 전류 미러의 제 1 PMOS 트랜지스터 (P11) 의 드레인에 연결된다. 제 2 NMOS 트랜지스터 (N12) 의 드레인은 제 2 전류 미러의 제 2 PMOS 트랜지스터 (P12) 의 게이트 및 드레인에 연결된다. 제 1 PMOS 트랜지스터 (P11) 의 게이트는 제 2 PMOS 트랜지스터 (P12) 의 게이트에 연결된다. PTAT 슬레이브 유닛 (3) 의 제 2 전류 미러는 제 1 및 제 2 PMOS 트랜지스터들 (P11, P12) 에 대해 병렬로 연결된 제 3 PMOS 트랜지스터 (P13) 를 더 포함한다. 제 3 PMOS 트랜지스터 (P13) 의 게이트는 제 1 및 제 2 PMOS 트랜지스터들 (P11, P12) 의 게이트들에 연결된다. 제 1, 제 2, 및 제 3 PMOS 트랜지스터들 (P11, P12, P13) 의 소스들은 전압 소스의 고전위 단자 (VDD) 에 연결된다. 제 3 PMOS 트랜지스터 (P13) 의 드레인은 PTAT 전류 발생기 (3) 의 PTAT 출력 전류 (IOUT) 를 공급한다.
프로그램가능한 저항기 (8) 가 제 2 NMOS 트랜지스터 (N12) 의 소스에 연결되기 때문에, 이 NMOS 트랜지스터 (N2) 는 유닛 트랜지스터로서 고려되는 제 1 NMOS 트랜지스터 (N11) 보다 N' 배 더 크다. 이는, 제 2 NMOS 트랜지스터 (N12) 가 N' 개의 제 1 NMOS 트랜지스터들 (N1) 로 형성되는 것을 의미하고, 여기서 N' 은 2 이상의 정수이다. 예를 들어, N'=6 가 마스터 유닛 (2) 의 제 2 트랜지스터 (N2) 로서 선택될 수 있을 것이다. 이는, 제 1 트랜지스터 (N11) 보다 6 배 더 큰 제 2 트랜지스터 (N12) 를 획득하는 것, 또는, 적어도, 제 1 트랜지스터 (N11) 의 MOS 채널 폭보다 6 배 더 큰 MOS 채널 폭을 획득하는 것을 가능하게 한다. 하지만, 수 N' 은 수 N 과 상이할 수도 있다.
제 3 PMOS 트랜지스터 (P13) 는 또한 PTAT 슬레이브 유닛 (3) 의 제 2 전류 미러의 제 1 PMOS 트랜지스터 (P11) 및 제 2 PMOS 트랜지스터 (P12) 보다 M 배 더 클 수도 있다는 것에 또한 유의하여야 한다. M 은 1 이상의 정수이다. M 이 1 과 동일한 경우, 적응된 프로그램가능한 저항기 (8) 는 마스터 유닛 (2) 의 스위칭된 커패스터 저항기 (12) 와 등가일 수도 있다.
전자 회로 (1) 의 변형형태 (미도시) 에 따르면, 제 3 PMOS 트랜지스터 (P13) 대신에, 디지털방식으로 제어되는 스위치들과 결합된 유닛 트랜지스터들의 셋트가 사용될 수도 있다. 프로그램가능한 저항기 (8) 대신에, 확정 값의 저항기 (8) 를 이용하고, PTAT 출력 전류 (IOUT) 를 공급하는 제 2 전류 미러의 PMOS 트랜지스터들의 치수 비를 디지털방식으로 적응시키는 것을 구상하는 것이 가능하다. 바이너리 적응 워드는 이분법 알고리즘에 의해 교정 사이클들의 종단에서 공급된다. 트랜지스터들의 셋트를 구성하기 위한 이 바이너리 워드는 프로세싱 유닛 (7) 에 저장된다.
마스터 유닛 (2) 및 슬레이브 유닛 (3) 의 전자적 구조를 역으로 하는 것을 구상하는 것 또한 가능하다. NMOS 트랜지스터들을 갖는 제 1 전류 미러는 고전위 단자 (VDD) 에 연결된 PMOS 트랜지스터들을 갖는 제 1 전류 미러에 의해 대체될 수 있는 한편, PMOS 트랜지스터들을 갖는 제 2 전류 미러는 접지 단자에 연결된 NMOS 트랜지스터들을 갖는 제 2 전류 미러에 의해 대체될 수 있다. 이러한 경우에, 스위칭된 커패시터 저항기 (12) 및 프로그램가능한 저항기 (8) 는 고전위 단자 (VDD) 에 연결된다.
수개의 스위칭된 커패시터 저항기들이 병렬로 배치되고 그 각각이 각각의 스위칭된 커패시터 저항기에 대한 2 개의 제어 신호들에 의해 제어되는 것을 구상하는 것 또한 가능하다.
방금 주어진 설명으로부터, PTAT 기준 전류를 갖는 전자 회로의 수개의 변형형태들이 청구항들에 의해 정의된 본 발명의 범위로부터 벗어남이 없이 통상의 기술자에 의해 고안될 수 있다. 전류 미러들의 트랜지스터들은 또한 바이폴라 트랜지스터들일 수 있다.

Claims (17)

  1. 자기-교정된 PTAT 전류 기준을 갖는 전자 회로 (1) 로서,
    상기 전자 회로 (1) 는, PTAT 출력 전류 (IOUT) 를 공급하기 위한, 적어도 하나의 집적된 저항기 (8) 에 의존하는 PTAT 전류 발생기 (3) 를 포함하고,
    상기 전자 회로 (1) 는, 기준 전류 (Iref) 를 공급하기 위한, 적어도 하나의 스위칭된 커패시터 저항기 (12) 에 의존하는 기준 전류 발생기 (2) 를 더 포함하고,
    상기 기준 전류 (Iref) 와 상기 PTAT 출력 전류 (IOUT) 는, 프로그램가능한 상기 집적된 저항기 (8) 를 디지털방식으로 적응시키거나 상기 PTAT 전류 발생기에서의 전류 미러의 트랜지스터들 (P11, P12, P13) 의 치수 비를 디지털방식으로 적응시켜 적응된 상기 PTAT 출력 전류 (IOUT) 를 공급하기 위해, 비교기 (6) 에서 비교되고,
    상기 기준 전류 발생기 (2) 는 제 1 도전성 타입의 트랜지스터들로 형성된 제 1 전류 미러, 및 제 2 도전성 타입의 트랜지스터들로 형성된 제 2 전류 미러를 포함하고, 상기 제 1 및 제 2 전류 미러들은 공급 전압 소스 (VDD) 의 2 개의 단자들 사이에 직렬-장착되며, 상기 스위칭된 커패시터 저항기 (12) 는 상기 전압 소스의 상기 단자들 사이에서 상기 제 1 및 제 2 전류 미러들과 직렬로 상기 제 1 전류 미러의 트랜지스터 (N2) 의 소스에 연결되는 것을 특징으로 하는 전자 회로.
  2. 제 1 항에 있어서,
    상기 비교기 (6) 는, 상기 프로그램가능한 저항기 (8) 의 또는 상기 트랜지스터들 (P11, P12, P13) 의 상기 치수 비의 디지털방식의 적응을 제어하기 위해 상기 기준 전류 (Iref) 와 상기 PTAT 출력 전류 (IOUT) 사이의 상기 비교에서 생긴 상기 비교기 (6) 로부터의 출력 데이터를 수신하기 위한 프로세싱 유닛 (7) 에 연결되는 것을 특징으로 하는 전자 회로.
  3. 제 2 항에 있어서,
    상기 프로세싱 유닛 (7) 은 상기 프로그램가능한 저항기 (8) 의 또는 상기 트랜지스터들 (P11, P12, P13) 의 상기 치수 비의 순환적 적응을 위한 이분법 알고리즘을 구현하도록 의도되고, 상기 프로세싱 유닛은 상기 프로그램가능한 저항기 (8) 의 또는 상기 트랜지스터들 (P11, P12, P13) 의 상기 치수 비의 디지털방식의 적응을 위해 최종 바이너리 워드를 저장하기 위한 메모리를 포함하는 것을 특징으로 하는 전자 회로.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제 1 도전성 타입의 트랜지스터들은 NMOS 트랜지스터들 (N1, N2) 이고, 상기 제 2 도전성 타입의 트랜지스터들은 PMOS 트랜지스터들 (P1, P2, P3) 인 것을 특징으로 하는 전자 회로.
  6. 제 5 항에 있어서,
    상기 제 1 전류 미러는 제 1 NMOS 트랜지스터 (N1) 및 제 2 NMOS 트랜지스터 (N2) 를 포함하고, 상기 제 1 NMOS 트랜지스터 (N1) 는 접지 단자에 연결된 소스, 및 드레인에 연결된 게이트를 포함하며, 상기 제 2 NMOS 트랜지스터 (N2) 는 상기 접지 단자에 연결된 상기 스위칭된 커패시터 저항기 (12) 에 연결된 소스, 및 제 1 NMOS 트랜지스터 (N1) 의 상기 게이트에 연결된 게이트를 가지고, 상기 제 2 전류 미러는 제 1 PMOS 트랜지스터 (P1), 제 2 PMOS 트랜지스터 (P2), 및 제 3 PMOS 트랜지스터 (P3) 를 포함하고, 3 개의 상기 PMOS 트랜지스터들 각각은 상기 전압 소스 (VDD) 의 고전위 단자에 연결된 소스 및 서로 연결된 게이트들을 가지며, 상기 제 1 PMOS 트랜지스터 (P1) 는 상기 제 1 NMOS 트랜지스터 (N1) 의 상기 드레인에 및 상기 게이트에 연결된 드레인을 포함하고, 상기 제 2 PMOS 트랜지스터 (P2) 는 상기 게이트에 및 상기 제 2 NMOS 트랜지스터 (N2) 의 드레인에 연결된 드레인을 포함하며, 상기 제 3 PMOS 트랜지스터 (P3) 는 상기 기준 전류 (Iref) 를 공급하는 드레인을 포함하는 것을 특징으로 하는 전자 회로.
  7. 제 6 항에 있어서,
    상기 제 2 NMOS 트랜지스터 (N2) 는 상기 제 1 NMOS 트랜지스터 (N1) 보다 N 배 더 크고, 여기서 N 은 2 이상인 것을 특징으로 하는 전자 회로.
  8. 제 1 항에 있어서,
    상기 스위칭된 커패시터 저항기 (12) 는 커패시터 (C), 상기 커패시터에 병렬로 연결된 제 1 스위치 (4), 및 상기 커패시터의 전극과 상기 제 1 전류 미러의 상기 트랜지스터 (N2) 의 상기 소스 사이에 연결된 제 2 스위치 (5) 를 포함하고, 상기 제 1 스위치 (4) 는 제 1 제어 신호 (Φ1) 에 의해 제어되고, 상기 제 2 스위치 (5) 는 제 2 제어 신호 (Φ2) 에 의해 제어되며, 상기 제 1 및 제 2 제어 신호들은 시간 축을 통해 생성되고, 상기 제 1 스위치가 개방될 때 상기 제 2 스위치는 폐쇄되며 반대로 상기 제 2 스위치가 개방될 때 상기 제 1 스위치는 폐쇄되도록 배열되는 것을 특징으로 하는 전자 회로.
  9. 제 1 항에 있어서,
    상기 PTAT 전류 발생기 (3) 는 제 1 도전성 타입의 트랜지스터들로 형성된 제 1 전류 미러, 및 제 2 도전성 타입의 트랜지스터들로 형성된 제 2 전류 미러를 포함하고, 상기 제 1 및 제 2 전류 미러들은 공급 전압 소스 (VDD) 의 2 개의 단자들 사이에 직렬-장착되고, 상기 저항기 (8) 는 상기 전압 소스의 상기 단자들 사이에서 상기 제 1 및 제 2 전류 미러들과 직렬로 상기 제 1 전류 미러의 트랜지스터 (N12) 의 소스에 연결되는 것을 특징으로 하는 전자 회로.
  10. 제 9 항에 있어서,
    상기 제 1 도전성 타입의 트랜지스터들은 NMOS 트랜지스터들 (N11, N12) 이고, 상기 제 2 도전성 타입의 트랜지스터들은 PMOS 트랜지스터들 (P11, P12, P13) 인 것을 특징으로 하는 전자 회로.
  11. 제 10 항에 있어서,
    상기 제 1 전류 미러는 제 1 NMOS 트랜지스터 (N11) 및 제 2 NMOS 트랜지스터 (N12) 를 포함하고, 상기 제 1 NMOS 트랜지스터 (N11) 는 접지 단자에 연결된 소스, 및 드레인에 연결된 게이트를 포함하며, 상기 제 2 NMOS 트랜지스터 (N12) 는 상기 접지 단자에 연결된 상기 저항기 (8) 에 연결된 소스, 상기 제 1 NMOS 트랜지스터 (N11) 의 상기 게이트에 연결된 게이트를 가지고, 상기 제 2 전류 미러는 제 1 PMOS 트랜지스터 (P11), 제 2 PMOS 트랜지스터 (P12), 및 제 3 PMOS 트랜지스터 (P13) 를 포함하고, 3 개의 상기 트랜지스터들 각각은 상기 전압 소스 (VDD) 의 고전위 단자에 연결된 소스 및 서로 연결된 게이트들을 가지며, 상기 제 1 PMOS 트랜지스터 (P11) 는 상기 제 1 NMOS 트랜지스터 (N11) 의 상기 드레인에 및 상기 게이트에 연결된 드레인을 포함하고, 상기 제 2 PMOS 트랜지스터 (P12) 는 그것의 상기 게이트에 및 상기 제 2 NMOS 트랜지스터 (N12) 의 드레인에 연결된 드레인을 포함하며, 상기 제 3 PMOS 트랜지스터 (P13) 는 상기 기준 전류 (Iref) 를 공급하기 위한 드레인을 포함하는 것을 특징으로 하는 전자 회로.
  12. 제 11 항에 있어서,
    상기 제 2 NMOS 트랜지스터 (N12) 는 상기 제 1 NMOS 트랜지스터 (N11) 보다 N' 배 더 크고, 여기서 N' 은 2 이상인 것을 특징으로 하는 전자 회로.
  13. 제 11 항에 있어서,
    상기 제 3 PMOS 트랜지스터 (P13) 는 상기 PTAT 출력 전류 (IOUT) 를 적응시키기 위해 디지털방식으로 제어되는 스위치들과 결합된 유닛 트랜지스터들의 셋트로 형성되는 것을 특징으로 하는 전자 회로.
  14. 제 1 항에 기재된 전자 회로 (1) 의 PTAT 전류 소스를 교정하는 방법으로서,
    - 상기 PTAT 전류 발생기 (3) 의 PTAT 출력 전류 (IOUT) 를 공급하는 단계,
    - 상기 기준 전류 발생기 (2) 의 기준 전류 (Iref) 를 공급하는 단계,
    - 상기 PTAT 출력 전류 (IOUT) 와 상기 기준 전류 (Iref) 를 비교하는 단계, 및
    - 상기 프로그램가능한 집적된 저항기 (8), 또는 상기 PTAT 전류 발생기에서의 전류 미러의 상기 트랜지스터들 (P11, P12, P13) 의 치수 비를 디지털방식으로 적응시키는 단계를 포함하는 것을 특징으로 하는 전자 회로의 PTAT 전류 소스를 교정하는 방법.
  15. 제 14 항에 있어서,
    디지털방식의 상기 적응은 프로세싱 유닛 (7) 에서 이분법 알고리즘에 따라 일정 수의 사이클들에 걸쳐 수행되는 것을 특징으로 하는 전자 회로의 PTAT 전류 소스를 교정하는 방법.
  16. 제 15 항에 있어서,
    상기 프로세싱 유닛 (7) 에 의해 공급된 디지털방식의 바이너리 워드는 PTAT 출력 전류 (IOUT) 적응 사이클들의 종단에서 상기 프로세싱 유닛의 메모리에 저장되는 것을 특징으로 하는 전자 회로의 PTAT 전류 소스를 교정하는 방법.
  17. 제 15 항에 있어서,
    PTAT 출력 전류 (IOUT) 적응 사이클들의 종단에서, 상기 스위칭된 커패시터 저항기 (12) 로부터의 제어 신호들의 공급에 따라, 상기 기준 전류 발생기 (2) 가 연결해제되는 것을 특징으로 하는 전자 회로의 PTAT 전류 소스를 교정하는 방법.
KR1020140184793A 2013-12-20 2014-12-19 자기-교정된 ptat 전류 기준을 갖는 전자 회로 및 그것을 구동하는 방법 KR101749794B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP13198965.9 2013-12-20
EP13198965.9A EP2887176B1 (fr) 2013-12-20 2013-12-20 Circuit électronique à référence de courant PTAT auto-calibrée, et procédé pour sa mise en action

Publications (2)

Publication Number Publication Date
KR20150073122A KR20150073122A (ko) 2015-06-30
KR101749794B1 true KR101749794B1 (ko) 2017-06-21

Family

ID=50189474

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140184793A KR101749794B1 (ko) 2013-12-20 2014-12-19 자기-교정된 ptat 전류 기준을 갖는 전자 회로 및 그것을 구동하는 방법

Country Status (7)

Country Link
US (1) US9442509B2 (ko)
EP (1) EP2887176B1 (ko)
JP (1) JP5918344B2 (ko)
KR (1) KR101749794B1 (ko)
CN (1) CN104731148B (ko)
HK (1) HK1211715A1 (ko)
TW (1) TWI675275B (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10078016B2 (en) 2016-02-10 2018-09-18 Nxp Usa, Inc. On-die temperature sensor for integrated circuit
CN106055009A (zh) * 2016-06-17 2016-10-26 中国科学院微电子研究所 一种高精度带隙基准电路
CN108566173A (zh) * 2018-06-11 2018-09-21 杨俊杰 一种采用cmos工艺芯片内部的rc时间常数校正电路
CN109341890B (zh) * 2018-10-22 2021-05-14 安徽鸿创新能源动力有限公司 一种基于ntc温度传感器的bms温度采集系统及测量方法
US10747254B1 (en) * 2019-09-03 2020-08-18 Globalfoundries Inc. Circuit structure for adjusting PTAT current to compensate for process variations in device transistor
CN113253787A (zh) * 2021-06-17 2021-08-13 苏州裕太微电子有限公司 一种芯片内电阻校正电路
US11962311B2 (en) * 2021-10-20 2024-04-16 Samsung Electronics Co., Ltd. Sub-sampling phase locked loop with compensated loop bandwidth and integrated circuit including the same
CN116795165B (zh) * 2023-07-25 2024-04-05 南京米乐为微电子科技股份有限公司 一种ptat电流源的输出调节电路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011124854A (ja) * 2009-12-11 2011-06-23 Fujitsu Ltd バイアス回路及びそれを有する増幅回路
JP2012070224A (ja) 2010-09-24 2012-04-05 Renesas Electronics Corp 半導体装置
JP2013142944A (ja) * 2012-01-07 2013-07-22 Toshiba Corp 定電流回路

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1155412A1 (en) * 1999-02-22 2001-11-21 Rose Research, L.L.C. Self-calibrating self-regenerative comparator circuit and method
US6917789B1 (en) * 1999-10-21 2005-07-12 Broadcom Corporation Adaptive radio transceiver with an antenna matching circuit
TW476418U (en) * 1999-11-26 2002-02-11 Ind Tech Res Inst Peak value collection and its calibration circuit
US6622927B2 (en) * 2001-05-08 2003-09-23 Ion E. Opris Low voltage thermostat circuit
US6844711B1 (en) 2003-04-15 2005-01-18 Marvell International Ltd. Low power and high accuracy band gap voltage circuit
US6954059B1 (en) * 2003-04-16 2005-10-11 National Semiconductor Corporation Method and apparatus for output voltage temperature dependence adjustment of a low voltage band gap circuit
JP2005128939A (ja) * 2003-10-27 2005-05-19 Fujitsu Ltd 半導体集積回路
US20090146751A1 (en) * 2007-12-05 2009-06-11 Mobius Microsystems, Inc. Clock, Frequency Reference, and Other Reference Signal Generator
TWI349439B (en) * 2004-03-22 2011-09-21 Integrated Device Tech Monolithic clock generator and timing/frequency reference
US7076384B1 (en) * 2004-09-29 2006-07-11 Xilinx, Inc. Method and apparatus for calibrating a current-based circuit
EP1712973A3 (fr) * 2005-04-12 2007-03-07 St Microelectronics S.A. Circuit de génération d'un courant de référence
US7433790B2 (en) * 2005-06-06 2008-10-07 Standard Microsystems Corporation Automatic reference voltage trimming technique
TWI395210B (zh) * 2005-09-23 2013-05-01 Marvell World Trade Ltd 寫入策略校準系統以及包括該系統之光學媒體重播裝置
US8237492B2 (en) * 2006-12-06 2012-08-07 Broadcom Corporation Method and system for a process sensor to compensate SOC parameters in the presence of IC process manufacturing variations
US8022744B2 (en) * 2008-10-03 2011-09-20 Cambridge Semiconductor Limited Signal generator
US8183849B2 (en) * 2009-05-12 2012-05-22 Mediatek Inc. Calibration apparatus and calibration method thereof
US8680840B2 (en) * 2010-02-11 2014-03-25 Semiconductor Components Industries, Llc Circuits and methods of producing a reference current or voltage
JP2013214915A (ja) * 2012-04-04 2013-10-17 Renesas Electronics Corp 発振装置、半導体装置、及び発振装置の動作方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011124854A (ja) * 2009-12-11 2011-06-23 Fujitsu Ltd バイアス回路及びそれを有する増幅回路
JP2012070224A (ja) 2010-09-24 2012-04-05 Renesas Electronics Corp 半導体装置
JP2013142944A (ja) * 2012-01-07 2013-07-22 Toshiba Corp 定電流回路

Also Published As

Publication number Publication date
KR20150073122A (ko) 2015-06-30
US9442509B2 (en) 2016-09-13
US20150177772A1 (en) 2015-06-25
JP5918344B2 (ja) 2016-05-18
TWI675275B (zh) 2019-10-21
CN104731148B (zh) 2016-08-31
JP2015122494A (ja) 2015-07-02
EP2887176A1 (fr) 2015-06-24
HK1211715A1 (en) 2016-05-27
TW201541219A (zh) 2015-11-01
CN104731148A (zh) 2015-06-24
EP2887176B1 (fr) 2022-09-14

Similar Documents

Publication Publication Date Title
KR101749794B1 (ko) 자기-교정된 ptat 전류 기준을 갖는 전자 회로 및 그것을 구동하는 방법
US8368472B2 (en) Oscillation circuit
CN105159391B (zh) 一种电流源及利用所述电流源的振荡电路
US6577114B1 (en) Calibration circuit
TWI718384B (zh) 產生參考電壓的電路及用於在積體電路上產生帶隙參考電壓的方法
WO2010100683A1 (ja) 基準電流トリミング回路および基準電流トリミング回路を備えたａ／ｄ変換器
US20150355037A1 (en) Temperature Sensing Method Generating a Temperature Dependent and a Temperature Independent Output Frequencies
US8198947B2 (en) Oscillator circuit and method for generating a clock signal
CN108021173B (zh) 具温度补偿功能的震荡器电路
EP3461002A1 (en) Bandgap voltage reference
CN110068401B (zh) 温度感测设备和温度-电压转换器
US8994356B2 (en) Method for adjusting a reference voltage based on a band-gap circuit
US10126773B2 (en) Circuit and method for providing a secondary reference voltage from an initial reference voltage
JP4473627B2 (ja) 定電流源、その定電流源を使用した増幅回路及び定電圧回路
CN113131868B (zh) 数字调节振荡器
US11460875B2 (en) Bandgap circuits with voltage calibration
CN109150164B (zh) 产生恒定基准电流的芯片
US20170089766A1 (en) Systems and methods for reducing temperature sensor reading variation due to device mismatch
US20180052481A1 (en) Method for ultra-low-power and high-precision reference generation
US12007358B2 (en) Potentiostat with offset calibration
US20210262977A1 (en) Potentiostat with offset calibration
US10698008B2 (en) Current-sense ratio calibration
Toyoshima et al. High-Precision Open-Loop Time Amplifier Using Current Regulator
JP2022143734A (ja) 半導体集積回路
CN115808950A (zh) 温度补偿电路及使用其的半导体集成电路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right