CN104731148B - 具有ptat电流基准的电子电路及致动该电路的方法 - Google Patents
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Abstract
本发明涉及一种具有PTAT电流基准的电子电路及致动该电路的方法。具有自校准PTAT电流基准的电子电路(1)包括依赖于至少一个集成电阻器(8)的PTAT电流发生器(3)，PTAT电流发生器(3)用于供应PTAT输出电流(IOUT)。电子电路(1)还包括依赖于至少一个开关电容电阻器(12)的基准电流发生器(2)，基准电流发生器(2)用于供应基准电流(Iref)。在比较器(6)中比较基准电流(Iref)与PTAT输出电流(IOUT)，以便数字地调整可编程集成电阻器(8)，或者数字地调整PTAT电流发生器中的电流镜的晶体管(P11、P12、P13)的尺寸比，以供应调整后的PTAT输出电流(IOUT)。
Description
技术领域
本发明涉及提供有自校准PTAT电流基准的电子电路。
本发明还涉及用于校准电子电路的PTAT电流源的方法。
背景技术
PTAT电流是与绝对温度成比例的电流。PTAT电流源用于供应至少一个温度相关的电流的电子电路中。PTAT电流源还可用于温度传感器电子电路中或用于控制与时基相关联的功能的电路中。
通常，为了在集成于硅衬底中的电子电路中生成PTAT电流基准，在电流生成支路中使用常规电阻器。根据例如MOS类型的制造方法，这种电阻器的精度可相对于估计值变化±30％。常常必须在制造工艺的终点校准这种电阻器以确保PTAT电流基准足够精确，这是一个缺点。
为了校准PTAT电流基准，可以使用电阻器网络和连接到电阻器的可编程开关来生成电流。这要求在任何制造工艺的终点测量电流值并控制数个电阻器的连接以获得期望的PTAT电流基准。这使得用于调整电流基准的操作变复杂，这构成了缺点。
发明内容
因此，本发明的目的在于提供一种提供有自校准PTAT电流基准的电子电路，用于独立于电子电路制造方法中的任何变化而改善电流基准的精度，并用于克服上述当前技术的缺点。
为此，本发明涉及提供有自校准PTAT电流基准的电子电路，其包括在独立权利要求1中所述的特征。
所述电子电路的特定实施例在从属权利要求2至13中限定。
所述电子电路的一个优点在于这样的事实，即通过比较PTAT电流生成单元的输出电流与基准电流，可以数字地调节电阻器网络以生成PTAT电流基准。基于等效开关电容电阻器，基准电流在基准电流发生器中生成。
有利地，还可以通过比较PTAT输出电流与基准电流，数字地调整PTAT电流生成单元的电流镜晶体管的尺寸比。因此可在生成单元的电流镜中将数个晶体管并联连接以供应PTAT电流。
有利地，一致动电子电路，就可自动校准所述电子电路的PTAT电流基准。该校准通过PTAT输出电流与基准电流的数个连续二分的比较来执行。该比较可在比较器中作出。通过并联连接电流镜晶体管，经由从比较器接收数据的处理单元来控制电阻器网络的电阻值或输出电流值的调整。
有利地，在第一阶段中校准PTAT电流基准之后，可断开供应用于与PTAT输出电流比较的基准电流的基准单元。抑制源于时基的开关电容电阻器开关的时钟信号，以降低功率消耗并防止任何频谱污染。在考虑电流镜和电流比较器的任何匹配误差的同时，采用PTAT输出电流的该自动校准，PTAT电流比采用当前技术标准集成电阻器获得的这种类型的电流可至少精确2至3倍。
为此，本发明还涉及用于校准所述电子电路的PTAT电流源的方法，该方法包括在独立权利要求14中所限定的特征。
该方法的特定步骤在从属权利要求15至17中限定。
附图说明
在下面通过附图图示的基于至少一个非限制性实施例作出的描述中，具有自校准PTAT电流基准的电子电路以及用于校准PTAT电流源的方法的目的、优点和特征将更清楚地呈现，在附图中：
图1示出根据本发明的具有自校准PTAT电流基准的电子电路的各种部件的简化视图；以及
图2示出根据本发明的用于与具有自校准PTAT电流基准的电子电路的主基准单元的至少一个电容器相关联的开关计时的信号图。
具体实施方式
在下面的描述中，具有自校准PTAT电流基准的电子电路的所有那些本领域技术人员周知的电子元件将仅以简化的方式描述。
图1示出电子电路1的第一实施例。电子电路1包括用于供应校准基准电流Iref的主单元和用于输出PTAT电流基准IOUT的从属单元3。主单元2是依赖于开关电容电阻器12的校准基准电流发生器Iref。PTAT从属单元3是用于输出PTAT电流基准IOUT的电流发生器。由PTAT发生器供应的PTAT电流基准依赖于电阻器8，该电阻器的电阻值R可数字地调节，如此后说明。然而，也可以数字地调整在PTAT电流发生器中的电流镜晶体管的尺寸比以供应调整后的PTAT电流。
为了调整PTAT输出电流IOUT，在比较器6中作出主单元2的校准基准电流Iref与从属单元3的PTAT输出电流IOUT之间的比较。在理想的情况中，或者在校准之后，PTAT输出电流IOUT与基准电流Iref相同。然而，因为具有电阻器8的电子电路集成于诸如硅衬底的半导体衬底中，在MOS制造工艺终点的电阻器8的阻值是不精确的。因此，PTAT输出电流IOUT与电流Iref不相同。在这些情况下，数字地调整可编程电阻器8。可将可编程电阻器8调整成变得与开关电容电阻器12等效。根据两个电流之间的比较，向处理单元7供应来自比较器6的输出数据以便控制可编程电阻器8的数字调整。
这种可编程电阻器8可包括电阻器网络和可编程开关。电阻器网络包括串联和/或也部分并联的数个单元电阻器。在单元电阻器串联的情况中，可以提供并联连接到每个单元电阻器或单元电阻器组的开关，这是周知的。开关由源自处理单元7的数字信号或二进制控制字来控制，以便使一定数量的单元电阻器短路以调整可编程电阻器8的电阻值。
处理单元7因此提供二进制字用于控制开关并调整可编程电阻器。可提供例如16位字的二进制控制字用于调节所述可编程电阻器8。这使得可以确保相对于估计电阻的至少大约±5％的精度，而在没有校准的情况下，可编程电阻器的误差可如上文所述接近于±30％。然而，精度必须考虑在电流镜和电流比较器6中的匹配误差，该匹配误差可轻微地降低精度。
为了调整可编程电阻器8，在处理单元7中优选使用二分法算法。这使得可以快速收敛于可编程电阻器的最终值。根据二分法算法执行一定数量循环的该调节。一旦PTAT输出电流IOUT变得与基准电流Iref相同，则存储用于可编程电阻器的二进制编程字，特别是存储在处理单元7的存储器中。
主单元或基准电流发生器2首先包括第一电流镜，其包含具有第一类型的导电性的例如NMOS晶体管的晶体管N1、N2。主单元2还包括第二电流镜，其包含具有第二类型的导电性的例如PMOS晶体管的晶体管P1、P2、P3。第一和第二电流镜在供应电压源VDD的两个端子之间串联安装。第一电流镜优选地连接到电压源的第一端子，在这种情况中该第一端子是接地端子，而第二电流镜优选地连接到电压源的第二端子，该第二端子是供应电压源VDD的高电位端子。
根据图1的第一实施例，第一电流镜包括第一NMOS晶体管N1与第二NMOS晶体管N2，其中该第一NMOS晶体管N1的源极连接到地并且漏极和栅极彼此连接，该第二NMOS晶体管N2的栅极连接到第一NMOS晶体管N1的栅极并且其源极连接到开关电容电阻器12以及滤波电容器Cf。在本实施例中，开关电容电阻器12和滤波电容器Cf还连接到接地端子。
第一NMOS晶体管N1的漏极和栅极连接到第二电流镜的第一PMOS晶体管P1的漏极。第二NMOS晶体管N2的漏极连接到第二电流镜的第二PMOS晶体管P2的栅极和漏极。第一PMOS晶体管P1的栅极连接到第二PMOS晶体管P2的栅极。第二电流镜还包括并联连接到第一和第二PMOS晶体管P1、P2的第三PMOS晶体管P3。第三PMOS晶体管P3的栅极连接到第一和第二PMOS晶体管P1、P2的栅极。第一、第二和第三PMOS晶体管P1、P2、P3的源极连接到供应电压源VDD的高电位端子。第三PMOS晶体管P3的漏极供应基准电流发生器2的基准电流Iref。
因为开关电容电阻器12连接到第二NMOS晶体管N2的源极，该NMOS晶体管N2比第一NMOS晶体管N1大N倍，该第一NMOS晶体管N1被认为是单元晶体管。这表示第二NMOS晶体管N2包括N个第一NMOS晶体管N1，其中N是大于或等于2的整数。例如，可选择N＝6，以便具有比第一晶体管N1大六倍的第二晶体管N2或者至少具有比第一晶体管N1的MOS沟道宽度大六倍的MOS沟道宽度。
开关电容电阻器12因此包括电容器C，该电容器C的第一电极连接到第一开关4和第二开关5。电容器C的第二电极连接到接地端子。在电子电路制造方法的CMOS技术中，该电容器C可以是CMOS积累电容器或具有薄金属氧化物电极的电容器。这使得可以获得具有大约±5％的精度的开关电容电阻器12，而制作的标准集成电阻器8具有大约±30％的精度。
第一开关4设置在电容器C的第一电极与接地端子之间，而第二开关5设置在电容器C的第一电极与第二NMOS晶体管N2的源极之间。第一开关4由第一控制信号Φ1控制，而第二开关5交替地由第二控制信号Φ2控制。当在第一阶段第二开关5打开时，第一开关4闭合，且当在第二阶段第二开关5闭合时，第一开关4打开。每个开关可有利地以MOS晶体管(例如NMOS晶体管，其栅极受控于对应的控制信号)的形式制作。
图2示出两个控制信号Φ1和Φ2的简化视图，这两个控制信号优选地不重叠。这些控制信号可经由具有石英振荡器的时基来获得。该石英振荡器时基还可为处理单元7的操作记时。每个控制信号包括每个时间周期T一个矩形控制脉冲。第一控制信号Φ1的矩形脉冲具有可等于T/4的持续时间t1，而第二控制信号Φ2的矩形脉冲具有也可等于T/4的持续时间t2。也可设想第一和第二控制信号Φ1和Φ2的矩形脉冲之间的T/4的时间间隔。第一控制信号Φ1的在状态“1”的矩形脉冲控制第一开关4的闭合，而第二控制信号Φ2的在状态“1”的矩形脉冲控制第二开关5的闭合。
通过采用第一和第二控制信号Φ1和Φ2控制第一和第二开关4和5获得的等效电阻器等于T/C。T是每个控制信号的周期，并且C限定了电容器的电容。通过修改周期T可修改等效电阻器的电阻值。根据用于制造集成于常规硅衬底的电子电路的方法，可建立具有±5％精度的主单元2的该等效电阻器。该等效电阻器12可与PTAT电流校准之后在从属单元3中被数字调节的可编程电阻器8相同。
在PTAT输出电流IOUT的校准之后，可断开基准电流发生器2与用于供应控制信号Φ1和Φ2的时基。只有已校准的PTAT电流发生器保持以保证的PTAT输出电流IOUT精度运作，该精度可以是预期值的至少±5％。
以与主单元2类似的方式，PTAT从属单元3或PTAT电流发生器3包括第一电流镜，其包含具有第一类型的导电性的例如NMOS晶体管的晶体管N11、N12。PTAT从属单元3还包括第二电流镜，其包含具有第二类型的导电性的例如PMOS晶体管的晶体管P11、P12、P13。第一和第二电流镜在供应电压源VDD的两个端子之间串联安装。第一电流镜优选地连接到电压源的第一端子，在这种情况中该第一端子是接地端子，而第二电流镜优选地连接到电压源的第二端子，该第二端子是供应电压源VDD的高电位端子。
如图1所示，第一电流镜包括第一NMOS晶体管N11与第二NMOS晶体管N12，其中该第一NMOS晶体管N11的源极连接到地并且其漏极和栅极彼此连接，该第二NMOS晶体管N12的栅极连接到第一NMOS晶体管N11的栅极并且该第二NMOS晶体管N12的源极连接到可编程电阻器8，该可编程电阻器8也连接到接地端子。
第一NMOS晶体管N11的漏极和栅极连接到第二电流镜的第一PMOS晶体管P11的漏极。第二NMOS晶体管N12的漏极连接到第二电流镜的第二PMOS晶体管P12的栅极和漏极。第一PMOS晶体管P11的栅极连接到第二PMOS晶体管P12的栅极。PTAT从属单元3的第二电流镜还包括并联连接到第一和第二PMOS晶体管P11、P12的第三PMOS晶体管P13。第三PMOS晶体管P13的栅极连接到第一和第二PMOS晶体管P11、P12的栅极。第一、第二和第三PMOS晶体管P11、P12、P13的源极连接到供应电压源VDD的高电位端子。第三PMOS晶体管P13的漏极供应PTAT电流发生器3的PTAT输出电流IOUT。
因为可编程电阻器8连接到第二NMOS晶体管N12的源极，该NMOS晶体管N2比第一NMOS晶体管N11大N′倍，该第一NMOS晶体管N11被认为是单元晶体管。这表示第二NMOS晶体管N12包括N′个第一NMOS晶体管N1，其中N′是大于或等于2的整数。例如，如用于主单元2的第二晶体管N2，可选择N′＝6。这使得可以获得比第一晶体管N11大六倍的第二晶体管N12或者至少获得比第一晶体管N11的MOS沟道宽度大六倍的MOS沟道宽度。然而，数量N′可不同于数量N。
还应注意，第三PMOS晶体管P13也可比PTAT从属单元3的第二电流镜的第一PMOS晶体管P11与第二PMOS晶体管P12大M倍。M是大于或等于1的整数。如果M等于1，已经被调整的可编程电阻器8可等效于主单元2的开关电容电阻器12。
根据电子电路1的变型(未示出)，可使用结合数字控制开关的一组单元晶体管代替第三PMOS晶体管P13。替代可编程电阻器8，可以设想使用具有限定值的电阻器8，并数字地调整第二电流镜的PMOS晶体管的尺寸比，所述PMOS晶体管供应PTAT输出电流IOUT。由二分法算法在校准周期的终点供应二进制调整字。该用于配置晶体管组的二进制字存储在处理单元7中。
还可以设想反转主单元2和从属单元3的电子结构。具有NMOS晶体管的第一电流镜可替换成具有连接到供应电压源VDD的高电位端子的PMOS晶体管的第一电流镜，而具有PMOS晶体管的第二电流镜可替换成具有连接到接地端子的NMOS晶体管的第二电流镜。在这种情况中，开关电容电阻器12和可编程电阻器8连接到供应电压源VDD的高电位端子。
还可以设想将数个开关电容电阻器并联设置，并且每个开关电容电阻器由用于每个开关电容电阻器的两个控制信号控制。
根据以上已给出的描述，在不偏离由权利要求限定的本发明范围的情况下，本领域技术人员可设计具有PTAT基准电流的电子电路的数个变型。电流镜的晶体管也可以是双极晶体管。
Claims (19)
1.一种具有自校准PTAT电流基准的电子电路(1)，所述电子电路(1)包括依赖于至少一个可编程集成电阻器(8)的PTAT电流发生器(3)，所述PTAT电流发生器(3)用于供应PTAT输出电流(IOUT)，
其特征在于，所述电子电路(1)还包括依赖于至少一个开关电容电阻器(12)的基准电流发生器(2)，所述基准电流发生器(2)用于供应基准电流(Iref)，并且
在于，在比较器(6)中比较所述基准电流(Iref)与所述PTAT输出电流(IOUT)，以便数字地调整可编程集成电阻器(8)或者数字地调整PTAT电流发生器中的电流镜的晶体管(P11、P12、P13)的尺寸比，以供应调整后的PTAT输出电流(IOUT)。
2.根据权利要求1所述的电子电路(1)，其特征在于，所述比较器(6)连接到处理单元(7)，所述处理单元(7)从所述比较器(6)接收由所述基准电流(Iref)与所述PTAT输出电流(IOUT)之间的比较所产生的输出数据，以控制所述可编程集成电阻器(8)的数字调整或所述晶体管(P11、P12、P13)的尺寸比的数字调整。
3.根据权利要求2所述的电子电路(1)，其特征在于，所述处理单元(7)旨在实施用于所述可编程集成电阻器(8)或所述晶体管(P11、P12、P13)尺寸比的循环调整的二分法算法，在于，所述处理单元包括存储器，用于存储用于所述可编程集成电阻器(8)或所述晶体管(P11、P12、P13)尺寸比的数字调整的最终二进制字。
4.根据权利要求1所述的电子电路(1)，其特征在于，所述基准电流发生器(2)包括：第一电流镜，其包含具有第一类型的导电性的晶体管(N1、N2)；以及第二电流镜，其包含具有第二类型的导电性的晶体管(P1、P2、P3)，所述第一和第二电流镜在供应电压源(VDD)的两个端子之间串联安装，并且在于，所述开关电容电阻器(12)连接到所述第一电流镜的晶体管(N2)的源极或发射端，并与在所述电压源的端子之间的所述第一和第二电流镜串联。
5.根据权利要求4所述的电子电路(1)，其特征在于，所述第一电流镜包括NMOS晶体管(N1、N2)，并且在于，所述第二电流镜包括PMOS晶体管(P1、P2、P3)。
6.根据权利要求5所述的电子电路(1)，其特征在于，所述第一电流镜包括第一NMOS晶体管(N1)和第二NMOS晶体管(N2)，在于，所述第一NMOS晶体管(N1)包括连接到接地端子的源极以及连接到漏极的栅极，在于，所述第二NMOS晶体管(N2)具有连接到所述开关电容电阻器(12)的源极以及连接到所述第一NMOS晶体管(N1)的栅极的栅极，所述开关电容电阻器(12)连接到接地端子，在于，所述第二电流镜包括第一PMOS晶体管(P1)、第二PMOS晶体管(P2)和第三PMOS晶体管(P3)，所述三个PMOS晶体管均具有连接到所述供应电压源(VDD)的高电位端子的源极和彼此连接的栅极，在于，所述第一PMOS晶体管(P1)包括连接到所述第一NMOS晶体管(N1)的栅极与漏极的漏极，在于，所述第二PMOS晶体管(P2)包括连接到所述栅极和所述第二NMOS晶体管(N2)的漏极的漏极，并且在于，所述第三PMOS晶体管(P3)包括用于供应所述基准电流(Iref)的漏极。
7.根据权利要求6所述的电子电路(1)，其特征在于，所述第二NMOS晶体管(N2)比所述第一NMOS晶体管(N1)大N倍，其中N是大于或等于2的整数。
8.根据权利要求7所述的电子电路(1)，其特征在于，N等于6。
9.根据权利要求4所述的电子电路(1)，其特征在于，所述开关电容电阻器(12)包括电容器(C)、并联连接到所述电容器的第一开关(4)以及在所述电容器的电极与所述第一电流镜的晶体管(N2)的源极或发射端之间连接的第二开关(5)，并且在于，所述第一开关(4)由第一控制信号(Φ1)控制，并且在于，所述第二开关(5)由第二控制信号(Φ2)控制，所述第一和第二控制信号经由时基生成，并被布置使得当所述第二开关闭合时所述第一开关打开，并且反之亦然。
10.根据权利要求1所述的电子电路(1)，其特征在于，所述PTAT电流发生器(3)包括：第一电流镜，其包含具有第一类型的导电性的晶体管(N11、N12)；以及第二电流镜，其包含具有第二类型的导电性的晶体管(P11、P12、P13)，所述第一和第二电流镜在供应电压源(VDD)的两个端子之间串联安装，并且在于，所述可编程集成电阻器(8)连接到所述第一电流镜的晶体管(N12)的源极或发射端，并且与在所述电压源的端子之间的所述第一和第二电流镜串联。
11.根据权利要求10所述的电子电路(1)，其特征在于，所述第一电流镜包括NMOS晶体管(N11、N12)，并且在于，所述第二电流镜包括PMOS晶体管(P11、P12、P13)。
12.根据权利要求11所述的电子电路(1)，其特征在于，所述第一电流镜包括第一NMOS晶体管(N11)和第二NMOS晶体管(N12)，并且在于，所述第一NMOS晶体管(N11)包括连接到接地端子的源极以及连接到漏极的栅极，在于，所述第二NMOS晶体管(N12)具有连接到所述可编程集成电阻器(8)的源极以及连接到所述第一NMOS晶体管(N11)的栅极的栅极，所述可编程集成电阻器(8)连接到接地端子，在于，所述第二电流镜包括第一PMOS晶体管(P11)、第二PMOS晶体管(P12)以及第三PMOS晶体管(P13)，所述三个PMOS晶体管均具有连接到所述供应电压源(VDD)的高电位端子的源极以及彼此连接的栅极，在于，所述第一PMOS晶体管(P11)包括连接到所述第一NMOS晶体管(N11)的栅极与漏极的漏极，在于所述第二PMOS晶体管(P12)包括连接到其栅极和所述第二NMOS晶体管(N12)的漏极的漏极，并且在于，所述第三PMOS晶体管(P13)包括用于供应所述基准电流(Iref)的漏极。
13.根据权利要求12所述的电子电路(1)，其特征在于，所述第二NMOS晶体管(N12)比所述第一NMOS晶体管(N11)大N′倍，其中N′是大于或等于2的整数。
14.根据权利要求13所述的电子电路(1)，其特征在于，N′等于6。
15.根据权利要求12所述的电子电路(1)，其特征在于，所述第三PMOS晶体管(P13)包括一组单元晶体管，所述一组单元晶体管与数字控制的开关结合以调整所述PTAT输出电流(IOUT)。
16.一种用于校准根据权利要求1所述的电子电路(1)的PTAT电流源的方法，其特征在于，所述方法包括以下步骤：
-供应所述PTAT电流发生器(3)的PTAT输出电流(IOUT)，
-供应所述基准电流发生器(2)的基准电流(Iref)，
-比较所述PTAT输出电流(IOUT)与所述基准电流(Iref)，以及
-数字地调整所述可编程集成电阻器(8)或所述PTAT电流发生器中的电流镜的晶体管(P11、P12、P13)的尺寸比。
17.根据权利要求16所述的方法，其特征在于，根据在处理单元(7)中的二分法算法，在一定数量的循环上执行数字调整。
18.根据权利要求17所述的方法，其特征在于，在PTAT输出电流(IOUT)调整循环的终点，将由所述处理单元(7)供应的数字存储在所述处理单元的存储器中。
19.根据权利要求17所述的方法，其特征在于，在所述PTAT输出电流(IOUT)调整循环的终点，在从开关电容电阻器(12)供应控制信号时，断开基准电流发生器(2)。
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