TWI718384B

TWI718384B - 產生參考電壓的電路及用於在積體電路上產生帶隙參考電壓的方法

Info

Publication number: TWI718384B
Application number: TW107121375A
Authority: TW
Inventors: 林曉銘
Original assignee: 旺宏電子股份有限公司
Priority date: 2018-03-08
Filing date: 2018-06-21
Publication date: 2021-02-11
Also published as: CN110244809B; US20190278312A1; US10663994B2; CN110244809A; TW201939192A

Abstract

可自動校準的電壓參考產生器具有第一模式以及第二模式。電壓參考產生器利用具有電容的電壓參考節點提供帶隙參考電壓。可在與電壓參考產生器相同的積體電路裝置上的校準邏輯執行校準序列，所述校準序列包含致能在第一模式下的電壓參考產生器以在電壓參考節點上產生電壓，藉由電容保持電壓，及接著致能在第二模式下的電壓參考產生器，以及相對於電壓參考節點上保持的電壓來校準在第二模式下的電壓參考產生器以提供帶隙參考電壓。

Description

產生參考電壓的電路及用於在積體電路上產生帶隙參考電壓的方法

本發明是關於基於帶隙參考電路的參考電壓產生器。

參考電壓用於廣泛多種電路中。在許多電路中，可能需要精確參考電壓，所述參考電壓在溫度及製程變化的廣範圍內為穩定的。帶隙參考電路經常運用在產生參考電壓的情況，而所述參考電壓為兩個類似裝置的帶隙接面之間跨壓差值的函數，例如具有不同大小的兩個雙極接面電晶體之間的基極射極電壓。

然而，不同裝置上的帶隙參考電路可產生略微不同的參考電壓。導致此等變化的一個重要因素起因於電路中所採用的運算放大器的輸入端偏移電壓。用於抵消此錯誤來源的一種技術被稱為斬波穩定帶隙參考電路（chopper-stabilized bandgap reference circuit）。在斬波穩定帶隙參考電路中，反饋迴路調變運算放大器的輸入側上的帶隙電壓以及使用高速時脈來解調運算放大器的輸出。此可有效克服由輸入端偏移電壓所誘發的誤差，但由於高速時脈而遭受積體電路上較高的工作電流及雜訊的損失。

其他方法涉及在製造積體電路的晶圓分類或最終測試期間使用校準或修整技術。此方法相對成本較高，要求使用嵌入型非揮發性記憶體或熔絲來儲存修整參數，以及增加裝置測試次數。

多種此等技術描述於Ge等人的「A Single-Trim CMOS Bandgap Reference with a3σInaccuracy of+ / -0.15%from-40℃ to125℃」，固態電路的IEEE期刊（IEEE Journal Of Solid-State Circuits），第46卷，第11號，2011年11月，第2693至2701頁中。

期望提供一種以較高準確度操作，同時除去高速時脈、裝置上非揮發性記憶體或熔絲以及製造期間所需的校準序列的需求中的一或多個的帶隙參考電路。

描述一種用於提供帶隙參考電壓的電壓參考產生器，所述電壓參考產生器能夠以相對較低功率消耗、降低的雜訊進行操作且在製造期間不需執行昂貴校準序列。在本文所描述的實施例中，電壓參考產生器可（例如）回應於通電事件（event）而在系統中自動校準。

描述一種可自動校準的電壓參考產生器，所述電壓參考產生器具有第一模式及第二模式。所述電壓參考產生器將帶隙參考電壓提供至具有電容的節點。可在與電壓參考產生器相同的積體電路裝置上的校準邏輯執行校準序列，所述校準序列包含致能在第一模式下的電壓參考產生器以在節點上產生電壓，藉由電容保持電壓，及接著致能第二模式下的電壓參考產生器，以及相對於節點上保持的電壓校準在第二模式下的電壓參考產生器以提供帶隙參考電壓。

電壓參考產生器可包含帶隙參考產生器，所述帶隙參考產生器包含反饋，其例如為斬波穩定帶隙參考電路。校準序列在第一模式下以致能時脈信號來致能帶隙參考產生器從而調變反饋，以及在第二模式下以禁能時脈信號來致能帶隙參考產生器。

描述實施例，其中電壓參考產生器包含可控制分壓器，所述可控制分壓器可使用可在校準序列期間進行調節的可調節暫存器或其他邏輯信號源來控制。舉例而言，電壓參考產生器可包含暫存器控制電阻器或暫存器控制分壓器，且校準序列包含調節所述暫存器。暫存器可為揮發性暫存器（諸如基於正反器單元），其在斷電事件期間會丟失資料。在此實例中，校準邏輯可在通電事件後經執行用於電路。

在所描述實例中，電壓參考產生器包括在第一級輸出節點上產生第一級帶隙參考電壓的帶隙參考電路，其中在一些實施例中，所述電壓參考產生器可為斬波穩定帶隙參考電路。所描述實施例中的帶隙參考電路已在第一模式下進行調變反饋而在第二模式下進行未調變反饋。實例中的電壓參考產生器包含連接至第一級輸出節點的可調節電壓調節器，所述可調節電壓調節器在第二級輸出節點上產生第二級帶隙參考電壓。由於在第一模式以及第二模式下的電路的不同特徵，第二級帶隙參考電壓具有自第一級帶隙參考電壓的偏移。開關經組態以在校準期間及在校準之後在第一模式下將第一級輸出節點連接至電壓參考節點上的電容器，以及在第二模式下將第二級輸出節點連接至電壓參考節點。可調節電壓調節器可包含可調節暫存器控制電阻器。校準序列包含將暫存器控制電阻器自初始值調節至校準值，其中在電路的運行期間維持所述校準值。

亦描述一種方法，所述方法包含致能第一模式下的電壓參考產生器以產生帶隙參考電壓，對帶隙參考電壓進行取樣來保持取樣電壓，致能第二模式下的電壓參考產生器以產生初始第二模式帶隙參考電壓，相對於取樣電壓而校準第二模式下的參考電壓產生器以產生校準帶隙參考電壓，以及將校準帶隙參考電壓施加至電路上的電壓參考節點。所述方法的各種實施例可理解為本文進一步描述。

在審閱以下圖式、實施方式以及申請專利範圍之後可以看出本發明的其他態樣以及優點。

參看圖1至圖10提供本發明的實施例的詳細描述。

圖1說明在參考電壓節點13上產生帶隙參考電壓VBG的參考電壓產生器。參考電壓產生器包含在節點11上產生帶隙參考電壓的雙模式帶隙參考電路10。雙模式帶隙參考電路10可包括（例如）在線19上具有時脈輸入的斬波穩定帶隙參考。在第一模式下，時脈經致能使調變帶隙參考電路中的反饋發生。在第二模式下，禁能時脈，致使帶隙參考電路中的未調變反饋。

電壓參考電路包括包含開關12的校準邏輯，在此說明中，所述開關交替地將節點11連接至比較器15的第一輸入端，或至電壓參考節點13。將比較器15的輸出端連接至將校準結果儲存於暫存器17中的校準邏輯16，暫存器17可包括正反器或其他揮發性儲存元件。當然，替代性實施例可利用非揮發性儲存元件來在斷電事件期間維持校準。將暫存器17耦接至雙模式帶隙參考電路10中的在校準期間經修整的暫存器控制電阻器18。

在校準程序的第一部分期間，開關經組態以將節點11連接至節點13，使用雙模式帶隙參考電路10的第一模式來在節點11上產生電壓，以及所產生電壓係藉由節點13上的電容（例如由電容器14提供）來取樣並保持。在校準程序的第二部分期間，開關經組態以將節點11連接至比較器15的第一輸入端，同時將比較器15的第二輸入端連接至節點13。比較器15的輸出端指示節點11上的第二模式帶隙參考電壓與節點13的電容上的所保持電壓之間的差值。校準邏輯調節儲存於暫存器17中的值，在此實例中，所述值控制暫存器控制電阻器18。其將雙模式帶隙參考電路10中的暫存器控制電阻器的電阻進行修整，使得節點11上的電壓具有偏移，以補償由雙模式帶隙參考電路10的第一模式及第二模式所提供的輸出的差異。

圖2為用於產生校準帶隙參考電壓的簡化流程圖。程序在通電事件30處開始，例如在積體電路上偵測到當施加電力時或重置之後。根據所述程序，使用雙模式帶隙參考電路的第一模式來產生帶隙參考電壓（31）。所產生電壓經取樣且保持於電容器中（32）。將帶隙參考電路改變為第二模式，其中產生第二模式帶隙參考電壓（33）。在此實例中，藉由使用帶隙參考電壓電路的第二模式調節暫存器控制電阻器的暫存器來校準電路（34）。完成校準後，節點11上的帶隙參考電路的第二模式輸出端提供校準帶隙參考電壓VBG（35）。

圖3為可自動校準的電壓參考產生器的一個實施例的較詳細圖式。在所說明實施例中，斬波穩定帶隙參考電路48具有第一級輸出節點N及連接至輸出節點N的電壓調節器49，以及具有經調節的第二級輸出節點NB。

斬波穩定帶隙參考電路48包含帶隙接面參考，在此實例中所述帶隙接面參考包括第一PNP雙極接面電晶體Q0以及第二PNP雙極接面電晶體Q1，但可使用其他帶隙接面裝置，例如二極體。將電晶體Q0及電晶體Q1的基極以及集極耦接至連接至DC接地的參考節點。在其他實施例中，參考節點可連接至AC接地或其他DC電壓參考。將電晶體Q0的射極經由電阻器R1連接至節點N，即在PMOS電晶體P1的汲極處，PMOS電晶體P1的源極連接至供應電位VDD。將電晶體Q1的射極經由電阻器R2及電阻器R3連接至節點N。斬波穩定帶隙參考電路包含反饋，藉由所述反饋將Q0的射極處的節點及電阻器R2與電阻器R3之間的節點連接至調變器51，調變器51的輸出端連接至運算放大器52的輸入端。運算放大器52的輸出為應用於解調器53的差分調變信號。將解調器53的輸出端連接至PMOS電晶體P1的閘極。此控制了通過電晶體Q0及電晶體Q1的電流。

在第一模式下，分別地致能驅動調變器51及解調器53的線55和線56上的時脈信號（或在一些實施例中，線55及線56兩者上的共同時脈信號）。因此，在此第一模式下，使用可自動補償運算放大器52中的輸入端偏移電壓的調變反饋以在節點N上產生斬波穩定的第一級帶隙參考電壓。在第二模式下，禁能線55及線56上的時脈信號。因此，斬波補償帶隙參考電路中的反饋穿過調變器及解調器而無斬波，因此未經調變。此致使在節點N上產生在第二模式下的帶隙參考電壓，所述帶隙參考電壓並不補償如在第一模式下進行的輸入端偏移。

電壓調節器49包含具有連接至節點N的輸入端及連接至節點NA的輸入端以及在節點NOA處的輸出端的運算放大器60，節點NOA經由第一支路及第二平行支路而連接至參考節點，其中第一支路包含電阻器R4及電阻器R5，且第二平行支路包含暫存器控制電阻器61與電阻器R6（兩者串聯在運算放大器60的輸出端與參考節點之間）。在電阻器R4與電阻器R5之間的節點NA處提供反饋連接。暫存器控制電阻器61與電阻器R6之間的節點為提供第二級帶隙參考電壓的第二級輸出節點NB。實際上，暫存器控制電阻器61及電阻器R6形成一可控制分壓器，其輸出端位於節點NB。在暫存器控制分壓器的實施例中，頂部電阻器及底部電阻器（在此實例中為61及R6）兩者可受控於暫存器。

將節點N連接至開關65，開關65具有其中輸出節點N連接至電壓參考節點VBG的第一位置；其中經調節的輸出節點NB連接至電壓參考節點VBG，同時斷開輸出節點N的第二位置；以及其中斷開輸出節點N以及經調節的輸出節點NB兩者的第三位置。比較器66具有連接至經調節的輸出節點NB的第一輸入端及連接至電壓參考節點VBG的第二輸入端。將比較器66的輸出端耦接至控制電壓調節器49中的暫存器控制電阻器61的校準邏輯。

圖3中所繪示的電壓參考產生器可使用斬波穩定帶隙參考電路48的第一模式及第二模式來自動校準。校準序列包含在第一模式下操作斬波穩定帶隙參考電路48，且包含調變反饋。此在節點N上產生第一級帶隙參考電壓。開關65經設定為將節點N連接至輸出節點VBG，其中電壓經取樣且保持於電容器68上。當將第一級帶隙參考電壓保持在電容器68中時，開關65經設定為將節點N與輸出節點VBG斷開，以及執行校準序列以調整暫存器控制電阻器61直至比較器66的輸出端指示節點NB上的電壓等於節點VBG上的電壓為止。當校準完成時，開關65經設定為將節點NB連接至輸出節點VBG。電壓參考產生器在第二模式下操作以在節點VBG處維持穩定帶隙參考電壓，經校準以補償由於在第一模式及第二模式下操作的雙模式帶隙參考電路的差值所引起的變化。

校準序列說明於圖4的流程圖中。此序列開始於第一模式帶隙參考電壓已經穩定取樣且保持後的一定時間執行的起始校準信號（100）。在所述序列中，在通電事件期間，暫存器控制電阻器的暫存器經設定為起始值，及週期指數j經設定為1（101）。比較器的輸出端指示是否節點VBG處的電壓小於節點NB處的電壓（102）。若VBG小於NB，則用於週期j的比較器輸出C(j)經設定為1（103）。若電壓VBG大於NB，則用於週期j的比較器輸出C(j)經設定為-1（104）。

將C(j)的值儲存於移位暫存器中使得C(j)的值可用於比較（105）。隨後，在校準序列中，邏輯判定是否C(j)值相對於C(j-1)值已存在極性變化（106）。若否，則序列判定是否C(j)等於1（1指示VBG小於NB）。若在區塊107處，C(j)不等於1，指示NB小於VBG，則遞減暫存器以減小暫存器控制電阻器的電阻（108）。若C(j)等於1，指示在區塊107處NB大於VBG，則遞增暫存器以增大暫存器控制電阻器的電阻（109）。序列隨後返回至區塊102且循環直至在區塊106處偵測到極性變化為止。當偵測到極性變化時，校準完成及設定暫存器值（110）。隨後，可將節點NB連接至輸出節點VBG，及自動校準帶隙參考電壓已就位（111）。在利用任何類型的暫存器控制分壓器的實施例中，暫存器中的改變移動分接點，在一些實施例中其具有使電阻器的電阻改變高於及低於分接點的效果。

可在圖3中所繪示的電壓參考產生器中進行多種修改。舉例而言，多種可能替代方案中的一種替代方案繪示於圖5中。圖5中的電路的組態類似於圖3的組態，及類似元件符號用於共同組件。電路中的差異是在於運算放大器60的輸出端上的第二支路中的電阻器的順序。在圖5中，靜態電阻器R16位於運算放大器60的輸出端與節點NB之間，且暫存器控制電阻器161位於節點NB與參考節點VSS之間。為了操作圖5的電路，顛倒參考圖4所描述的暫存器控制電阻器的調整方向。

圖6說明使用可控制分壓器的實施例。在圖6的實施例中，使用任何類型的可控制分壓器，頂部電阻器及底部電阻器兩者（圖3中的61及R6，及圖5中的161及R16）可受控於暫存器以便維持運算放大器60的輸出端NOA與參考節點之間的恆定電阻。圖6中的電路的組態類似於圖3的組態，且類似元件符號用於共同組件。在圖6的實施例中，將圖3中的電阻器61及電阻器R6（等效於圖5中的電阻器161及電阻器R16）替換為節點NOA與參考節點之間的暫存器控制分壓器1061。暫存器控制分壓器1061具有連接至節點NB的可選分接點，藉由所述可選分接點來調節高於及低於分接點的電阻。暫存器控制分壓器1061包括串聯電阻器組（由節點NB上方的電阻器1062及節點NB下方的電阻器1063示意性地表示），其中電阻器之間的節點能藉由開關組1067而可選擇性地做為連接至節點NB的分接點。如上文結合圖4所論述，所述開關組1067由校準邏輯控制。以此方式，NB上方的電阻及NB下方的電阻可在校準期間建立來維持節點VBG處的穩定帶隙參考電壓，經校準以補償由於在第一模式及第二模式下操作的雙模式帶隙參考電路的差值所引起的變化。

另一替代性電壓參考產生器繪示於圖7中。圖7中的電路的組態類似於圖3的組態，且類似元件符號用於共同組件。在圖7的實施例中，將配置於圖3的電路中的兩條支路中的電阻器R4、電阻器R5以及電阻器R6及暫存器控制電阻器61替換為包括暫存器控制分壓器1161的單一支路，所述暫存器控制分壓器具有連接至節點NA的固定分接點及連接至節點NB的可選分接點。暫存器控制分壓器1161包括串聯電阻器組（由節點NA上方的電阻器1162及節點NA下方的電阻器1163示意性地表示），其中電阻器之間的節點能藉由開關組1167而可選擇性地做為分接點。（參見下文圖10，其中可將節點NA連接至節點1165）。如上文結合圖4所論述，所述開關組1167由校準邏輯控制。以此方式，節點NA與節點NB之間的電阻確定可由校準邏輯選擇的反饋路徑中的偏移電壓。結果，藉由校準邏輯調節連接至節點NA的靜態分接頭與連接至節點NB的可選分接頭之間的電阻器的數量。以此方式，節點NA與節點NB之間的偏移電壓可在校準期間建立以維持節點VBG處的穩定帶隙參考電壓，經校準以補償由於在第一模式及第二模式下操作的雙模式帶隙參考電路的差值所引起的變化。

圖8為積體電路200的簡化方塊圖，所述積體電路包含類似於參考圖1至圖7、圖9以及圖10論述的自動校準帶隙參考電路270。在此實例中，積體電路200包括記憶體裝置，所述記憶體裝置包含記憶體陣列260，例如3D快閃記憶體。在其他實施例中，積體電路200可包括利用帶隙參考電壓的任何類型的電路，包含微處理器、圖形處理器單元、特殊應用積體電路、場可程式化閘陣列、例如為無線電接收器或傳輸器的類比裝置，或其他類型的數位、類比以及混合信號積體電路。

在此實例中，將記憶體陣列260耦接至周邊電路，所述周邊電路包含藉由線262耦接至記憶體陣列260的列解碼器261；藉由線259耦接至記憶體陣列260的平面解碼器258；以及耦接至記憶體陣列的位元線264的行解碼器263。舉例而言，位址提供於線265上，其可包含位址產生器（未繪示）。感測放大器及資料輸入結構266經由行解碼器263及位元線267將資料輸入路徑及輸出路徑提供至記憶體陣列。輸出資料提供於線272上用於遞送晶片。在此實例中，輸入資料271來自可包含輸入電路、處理器、或其他類型電路的電路上的其他電路274。提供包含狀態機的控制邏輯269以產生操作記憶體所需的控制信號及時序信號。控制邏輯269可包含邏輯來執行圖2及圖4的步驟。此外，包含偏壓配置供電電壓268，其產生在記憶體操作期間所需的多種電壓及在控制邏輯269控制下進行應用。

在此實施例中，如上文參考1至圖7、圖9以及圖10實施的自動校準帶隙參考電路270經耦接至偏壓配置供電電壓268且與電壓調節器、分壓器、電荷泵以及其類似物一起使用。

積體電路200在線250上接收外部供應電壓VDD。通電偵測器電路251經提供於積體電路上以偵測通電事件，及以產生供應至控制邏輯269中的狀態機及供應至晶片上的其他電路的信號。控制邏輯269中的狀態機可回應於通電事件的偵測來如上文所述控制校準序列。因此，儘管儲存於上述自動校準帶隙參考電路中的校準結果可能在所述電路的斷電期間丟失，但通電後執行可自動校準序列來恢復或重新校正電路。

圖9為例如可用於圖2及圖5中所繪示的電路中的暫存器控制電阻器的一個實例的示意圖。在此實例中，暫存器包括一組正反器80至85，其基於在電力未施加於電路時可能丟失資料的揮發性SRAM類記憶體單元。

正反器80至85的輸出端控制電阻梯（resistor ladder）中的電晶體。在此實例中，電阻梯中的控制電晶體包括p通道MOS電晶體90至95。所述電阻梯亦包含串聯配置的一組電阻器，在此實例中其包含電阻器Ra至Rf。電晶體90具有連接至電阻器Ra的各端上的節點的源極端及汲極端。因此，當電晶體90導通時，藉由通過電晶體90的低阻值路徑而繞過電阻器Ra。當電晶體90不導通時，電阻器Ra保持串聯電阻的部分。以類似方式，電晶體91具有連接至電阻器Rb的各端上的節點的源極端及汲極端。電晶體92具有連接至電阻器Rc的各端上的節點的源極端及汲極端。電晶體93具有連接至電阻器Rd的各端上的節點的源極端及汲極端。電晶體94具有連接至電阻器Re的各端上的節點的源極端及汲極端。電晶體95具有連接至電阻器Rf的各端上的節點的源極端及汲極端。

根據一特定實施例的需要來選擇用於電阻器Ra至電阻器Rf的電阻值以提供電阻範圍及用於修整範圍內的電阻的步階大小。因此，值可為基礎電阻R的倍數，諸如1*R、2*R、4*R、8*R等等的組合。

出於使用本文中所描述的校準邏輯的目的，正反器80至正反器85能夠接受及儲存來自校準邏輯的修整資料TD_0至TD_5，如其調節暫存器控制電阻器的電阻。此外，正反器80至正反器85能夠在電路的操作期間保持所述修整值，及在通電事件之後重新設置。因此，正反器的輸入端包含連接至來自校準邏輯的修整資料TD_0至修整資料TD_5的資料輸入端D。正反器的輸入端包含藉由線99連接至由積體電路上的邏輯控制的校準邏輯或其他部分產生的控制信號TRIM的致能輸入端E以致能正反器來擷取修整資料。正反器的輸入端亦包含一設定輸入端SET，其藉由線98連接至由積體電路上的通電偵測器所產生或回應於積體電路上的通電偵測器而產生的PWR_GD信號，且其表示電源電壓已處於良好位準。

在此實施例中，例如，正反器80至正反器85在PWR_GD信號處於高態時經致能以擷取其資料輸入端D上的資料。暫存器中的每一正反器在SET輸入端及E輸入端處於高態時擷取資料，及在SET輸入端處於高態而E輸入端處於低態時保持資料。

在此實例中，利用一組六個串聯連接電阻器來說明電阻梯。可使用不同數量的電阻器。此等電阻器可實施於多種技術中，所述電阻器提供用於可控制電阻結構中的被動電阻或主動電阻。

圖10為可在一個組態中用於圖6中所繪示的電路中，及在另一組態中用於圖7中所繪示的電路中的暫存器控制分壓器的一個實例的示意圖。在此實例中，暫存器包括一組正反器280至285，其基於在電力未施加於電路時可能丟失資料的揮發性SRAM類記憶體單元。圖9的暫存器控制分壓器亦可用於圖6中所繪示的電路，具有如下文所論述的鏈中的節點（例如1165）處的分接頭。

圖9中所說明的實例中的串聯電阻器組包含電阻器Ra至電阻器Rg，具有可選為用於暫存器控制分壓器的分接點的電阻器之間的節點，使得分接點上方的電阻及分接點下方的電阻兩者均可藉由暫存器的輸出來調節。所述串聯連接電阻器組可在一端上連接至圖2的電路中的運算放大器60的輸出端上的節點NOA及在另一端上連接至參考節點。

因此，在此實例中，正反器280至正反器285的輸出對經組態為開關的電晶體290至電晶體295進行控制來將串聯連接電阻器組中的相應分接點連接至圖3的電路中的節點NB。在此實例中，控制電晶體包括p通道MOS電晶體290至p通道MOS電晶體295。電晶體290的一端連接至電阻器Ra與電阻器Rb之間的節點，而另一端連接至圖3的電路中的節點NB。因此，當電晶體290導通時，電阻器Ra為分壓器中的頂部電阻器且電阻器Rb至電阻器Rg的組合提供分壓器中的底部電阻器。藉由低阻值路徑而經由電晶體290將節點NB連接至選定分接點。以類似方式，電晶體291的一端連接至電阻器Rb與電阻器Rc之間的分接點，而另一端連接至節點NB。電晶體292的一端連接至電阻器Rc與電阻器Rd之間的分接點，而另一端連接至節點NB。電晶體293的一端連接至電阻器Rd與電阻器Re之間的分接點，而另一端連接至節點NB。電晶體294的一端連接至電阻器Re與電阻器Rf之間的分接點，而另一端連接至節點NB。電晶體295的一端連接至電阻器Rf與電阻器Rg之間的分接點，而另一端連接至節點NB。

根據一特定實施例的需要來選擇用於電阻器Ra至電阻器Rg的電阻值以提供電阻範圍及用於修整範圍內的電阻的步階大小。

出於使用本文中所描述的校準邏輯的目的，正反器280至正反器285能夠接受及儲存來自校準邏輯的修整資料TD_0至TD_5，如其調節暫存器控制電阻器的電阻。此外，正反器280至正反器285能夠在電路的操作期間保持所述修整值，及在通電事件之後重新設置。因此，正反器的輸入端包含連接至來自校準邏輯的修整資料TD_0至修整資料TD_5的資料輸入端D。正反器的輸入端包含藉由線299連接至由積體電路上的控制邏輯的校準邏輯或其他部分產生的控制信號TRIM的致能輸入端E以致能正反器來擷取修整資料。正反器的輸入端亦包含一設定輸入端SET，其藉由線298連接至由積體電路上的通電偵測器所產生或回應於積體電路上的通電偵測器而產生的PWR_GD信號，且其表示電源電壓已處於良好位準。

在此實施例中，例如，正反器280至正反器285在PWR_GD信號處於高態時經致能以擷取其資料輸入端D上的資料。暫存器中的每一正反器在SET輸入端及E輸入端處於高態時擷取資料，及在SET輸入端處於高態而E輸入端處於低態時保持資料。

在此實例中，利用具有六個分接點的一組七個串聯連接電阻器來說明具有頂部暫存器控制電阻器及底部暫存器控制電阻器的分壓器。可使用不同數量的電阻器。此等電阻器可實施於多種技術中，所述電阻器提供用於可控制電阻結構中的被動電阻或主動電阻。

舉例而言，圖9的暫存器控制分壓器亦可用於提供串聯的三個暫存器控制電阻器用於圖6的實施例。在此組態中，圖9的暫存器控制分壓器可具有連接至圖6的電路中的節點NA的靜態（固定）分接點（例如節點1165）及經由控制電晶體連接至節點NB的可選分接點。NA與NB之間的偏移電壓可為正型或負型，且因此在不同情形下節點NA可在節點NB上方或下方的位置處分接於電阻器的串聯中。

在此實施例中，暫存器控制分壓器包括節點NOA與節點NA及節點NB中的其中一個（更接近節點NOA的節點）之間的第一暫存器控制電阻器，節點NA與節點NB之間的第二暫存器控制電阻器，以及節點NA及NB中的其中另一個（更接近參考節點的節點）與參考節點之間的第三暫存器控制電阻器。

當然，可利用其他類型的暫存器控制電阻器，包含（例如）經組態以設定用於控制電壓控制電阻器的電壓的暫存器。其他實例包含其他類型的電阻梯。使用n通道電晶體，或n通道電晶體及p通道電晶體的組合實施其他實例。

本文中描述說明電壓調節器電路的操作的多個流程圖。可使用用電腦程式程式化的處理器實施執行此等步驟的邏輯，所述電腦程式儲存於電腦系統可存取的記憶體中且可由處理器、由專用邏輯硬體（包含場可程式化積體電路）及由專用邏輯硬體及電腦程式的組合執行。如同本文中的所有流程圖，應瞭解，可組合、並行執行或以不同序列執行許多步驟而不影響所達成功能。在一些情況下，如讀者將瞭解，只要亦進行某些其他改變，重排步驟將達成相同結果。在其他情況下，如讀者將瞭解，只要符合某些條件，重排步驟將達成相同結果。此外，將瞭解，本文中的流程圖僅繪示相關於理解本發明的步驟，且將理解，可在所繪示彼等步驟之前、之後以及之間執行用於實現其他功能的眾多額外步驟。

儘管參考上文詳述的較佳實施例及實例揭露本發明，但應理解，此等實例意欲為說明性而非限制性意義。預期熟習此項技術者將容易地想到各種修改及組合，所述修改及組合將在本發明的精神及以下申請專利範圍的範疇內。

10‧‧‧雙模式帶隙參考電路11、1165、NA、NOA‧‧‧節點12、65‧‧‧開關13‧‧‧參考電壓節點14‧‧‧電容器15‧‧‧比較器16‧‧‧校準邏輯17‧‧‧暫存器18‧‧‧暫存器控制電阻器19、55、56、98、99、262、265、272、298、299‧‧‧線30‧‧‧通電事件31～35‧‧‧步驟48‧‧‧斬波穩定帶隙參考電路49‧‧‧電壓調節器51‧‧‧調變器52、60‧‧‧運算放大器53‧‧‧解調器61‧‧‧暫存器控制電阻器66‧‧‧比較器68‧‧‧電容器80～85、280～285‧‧‧正反器90～95、290～295‧‧‧p通道MOS電晶體100～111‧‧‧區塊161‧‧‧暫存器控制電阻器200‧‧‧積體電路250‧‧‧外部供應電壓VDD251‧‧‧通電偵測器電路258‧‧‧平面解碼器260‧‧‧記憶體陣列261‧‧‧列解碼器263‧‧‧行解碼器264、267‧‧‧位元線266‧‧‧感測放大器及資料輸入結構268‧‧‧偏壓配置供電電壓269‧‧‧控制邏輯270‧‧‧自動校準帶隙參考電路271‧‧‧輸入資料274‧‧‧其他電路1061‧‧‧暫存器控制分壓器1062、1063、1162、1163、R1～R6、Ra～Rg‧‧‧電阻器1067、1167‧‧‧開關組1161‧‧‧暫存器控制分壓器C(j)‧‧‧比較器輸出端C(j-1)‧‧‧先前週期D‧‧‧資料輸入端E‧‧‧致能輸入端j‧‧‧週期指數（週期）N‧‧‧第一級輸出節點NB‧‧‧第二級輸出節點P1‧‧‧PMOS電晶體Q0‧‧‧第一PNP雙極接面電晶體Q1‧‧‧第二PNP雙極接面電晶體R16‧‧‧靜態電阻器SET‧‧‧輸入端TD_0～TD_5‧‧‧修整資料TRIM‧‧‧控制信號VBG‧‧‧帶隙參考電壓（電壓參考節點、輸出節點、節點）VSS‧‧‧參考節點

圖1為如本文所描述的電壓參考產生器的簡化方塊圖。圖2為諸如可使用圖1的組態執行的用於產生帶隙參考電壓的方法的簡化流程圖。圖3為如本文所描述的電壓參考產生器的第一實施例的較詳細電路圖。圖4為可應用於類似於圖3的電路的校準序列的流程圖。圖5為如本文所描述的電壓參考產生器的第二實施例的電路圖。圖6為如本文所描述的電壓參考產生器的第三實施例的電路圖。圖7為如本文所描述的電壓參考產生器的第四實施例的電路圖。圖8為如本文所描述的包含自校準帶隙參考電路的積體電路的簡化方塊圖。圖9為可用於本文所描述的電壓參考產生器的實施例的暫存器控制電阻器的圖式。圖10為可用於本文所描述的電壓參考產生器的實施例中的暫存器控制分壓器的圖式。

10‧‧‧雙模式帶隙參考電路

11‧‧‧節點

12‧‧‧開關

13‧‧‧參考電壓節點

14‧‧‧電容器

15‧‧‧比較器

16‧‧‧校準邏輯

17‧‧‧暫存器

18‧‧‧暫存器控制電阻器

19‧‧‧線

VBG‧‧‧帶隙參考電壓

VSS‧‧‧參考節點

Claims

一種產生參考電壓的電路，包括：電壓參考產生器，具有第一模式及第二模式，以提供帶隙參考電壓至第一級輸出節點；可調節電壓調節器，連接至所述第一級輸出節點，所述可調節電壓調節器在第二級輸出節點上產生具有自所述第一級帶隙參考電壓的偏移的第二級帶隙參考電壓；開關，經控制以在所述第一模式中將所述第一級輸出節點連接至電壓參考節點，以及在所述第二模式中將所述第二級輸出節點連接至所述電壓參考節點；以及校準邏輯，耦接至所述電壓參考產生器，所述校準邏輯執行校準序列，所述校準序列包括致能所述第一模式下的所述電壓參考產生器來產生第一模式參考電壓，將所述第一模式參考電壓保持於具有電容的節點上，且接著致能在所述第二模式下的所述電壓參考產生器以產生第二模式參考電壓，以及基於保持在所述節點上的所述第一模式參考電壓以及所述第二模式參考電壓來校準在所述第二模式下的所述電壓參考產生器以提供所述帶隙參考電壓。
如申請專利範圍第1項所述的產生參考電壓的電路，其中所述電壓參考產生器包括包含反饋的帶隙參考產生器，及所述第一模式包括致能時脈信號以調變所述帶隙參考產生器中的反饋，以及所述第二模式包括禁能所述時脈信號，其中所述電壓參考產生器包括在所述第一模式中具有經調變反饋及在所述第二模式中具有未調變反饋的斬波穩定帶隙參考電路，其中所述電壓參考產生器包括暫存器控制電阻器，以及所述校準序列包括調節所述暫存器控制電阻器。
如申請專利範圍第1項所述的產生參考電壓的電路，其中所述電壓參考產生器包括可控制分壓器，以及所述校準序列包括調節所述可控制分壓器，其中所述電壓參考產生器包括可調節暫存器，以及所述校準序列在將電力施加於所述電路之後經初始化，且包括將所述可調節暫存器自初始值調節至校準值。
如申請專利範圍第1項所述的產生參考電壓的電路，其中所述電壓參考產生器包括：帶隙參考電路，在第一級輸出節點上產生第一級帶隙參考電壓，所述帶隙參考電路在所述第一模式中具有調變反饋及在所述第二模式中具有未調變反饋。
如申請專利範圍第4項所述的產生參考電壓的電路，其中所述可調節電壓調節器包括可調節暫存器控制電阻器，以及所述校準序列包括將所述可調節暫存器控制電阻器自初始值調節至校準值。
一種用於在積體電路上產生帶隙參考電壓的方法，包括：致能第一模式下的電壓參考產生器以產生第一模式帶隙參考電壓；對所述第一模式帶隙參考電壓進行取樣以保持取樣電壓；致能第二模式下的所述電壓參考產生器以產生初始第二模式帶隙參考電壓；基於所述取樣電壓以及所述初始第二模式帶隙參考電壓校準所述第二模式下的所述電壓參考產生器以產生經校準帶隙參考電壓；以及將所述經校準帶隙參考電壓施加至電壓參考節點。
如申請專利範圍第6項所述的用於在積體電路上產生帶隙參考電壓的方法，包括在所述第一模式期間，致能時脈信號以調變所述電壓參考產生器中的反饋，以及在所述第二模式期間禁能所述時脈信號，其中所述電壓參考產生器包括在所述第一模式中具有調變反饋以及在所述第二模式中具有未調變反饋的斬波穩定帶隙參考電路，其中所述電壓參考產生器包括暫存器控制電阻器，以及藉由調節所述暫存器控制電阻器來校準所述第二模式下的所述電壓參考產生器。
如申請專利範圍第6項所述的用於在積體電路上產生帶隙參考電壓的方法，其中所述電壓參考產生器包括可控制分壓器，藉由調節所述可控制分壓器來校準所述第二模式下的所述電壓參考產生器，其中所述電壓參考產生器包括可調節暫存器，以及藉由調節所述可調節暫存器來校準所述第二模式下的所述電壓參考產生器。
如申請專利範圍第6項所述的用於在積體電路上產生帶隙參考電壓的方法，其中所述電壓參考產生器包括：帶隙參考電路，在第一級輸出節點上產生第一級帶隙參考電壓，所述帶隙參考電路在所述第一模式中具有調變反饋以及在所述第二模式中具有未調變反饋；以及可調節電壓調節器，連接至所述第一級輸出節點，所述可調節電壓調節器在第二級輸出節點上產生具有自所述第一級帶隙參考電壓的偏移的第二級帶隙參考電壓，所述方法包括：在所述第一模式下將所述第一級輸出節點連接至所述電壓參考節點，以及在所述第二模式下將所述第二級輸出節點連接至所述電壓參考節點。
如申請專利範圍第9項所述的用於在積體電路上產生帶隙參考電壓的方法，其中所述可調節電壓調節器包括可調節暫存器控制電阻器，所述方法包括將所述可調節暫存器控制電阻器自初始值調節至校準值。