CN110244809A - 产生参考电压的电路及其应用方法 - Google Patents

Abstract

可自动校准的电压参考产生器具有第一模式以及第二模式。电压参考产生器利用具有电容的电压参考节点提供带隙参考电压。可在与电压参考产生器相同的集成电路装置上的校准逻辑执行校准序列，所述校准序列包含使能在第一模式下的电压参考产生器以在电压参考节点上产生电压，通过电容保持电压，及接着使能在第二模式下的电压参考产生器，以及相对于电压参考节点上保持的电压来校准在第二模式下的电压参考产生器以提供带隙参考电压。

Description

产生参考电压的电路及其应用方法

技术领域

本发明涉及基于带隙参考电路的参考电压产生器，尤其是一种产生参考电压的电路及用于在集成电路上产生带隙参考电压的方法。

背景技术

参考电压用于广泛多种电路中。在许多电路中，可能需要精确参考电压，所述参考电压在温度及工艺变化的广范围内为稳定的。带隙参考电路经常运用在产生参考电压的情况，而所述参考电压为两个类似装置的带隙结之间跨压差值的函数，例如具有不同大小的两个双极性结型晶体管之间的基极射极电压。

然而，不同装置上的带隙参考电路可产生略微不同的参考电压。导致此等变化的一个重要因素起因于电路中所采用的运算放大器的输入端偏移电压。用于抵消此错误来源的一种技术被称为斩波稳定带隙参考电路(chopper-stabilized bandgap referencecircuit)。在斩波稳定带隙参考电路中，反馈回路调变运算放大器的输入侧上的带隙电压以及使用高速频率来解调运算放大器的输出。此可有效克服由输入端偏移电压所诱发的误差，但由于高速频率而遭受集成电路上较高的工作电流及噪声的损失。

其他方法涉及在制造集成电路的晶圆分类或最终测试期间使用校准或修整技术。此方法相对成本较高，要求使用嵌入型非挥发性存储器或熔丝来储存修整参数，以及增加装置测试次数。

多种此等技术描述于Ge等人的“A Single-Trim CMOS Bandgap Reference witha3 σInaccuracy of+/-0.15％from-40℃ to125℃”，固态电路的IEEE期刊(IEEE JournalOf Solid-State Circuits)，第46卷，第11号，2011年11月，第2693至2701页中。

期望提供一种以较高准确度操作，同时除去高速频率、装置上非易失性存储器或熔丝以及制造期间所需的校准序列的需求中的一个或多个的带隙参考电路。

发明内容

描述一种用于提供带隙参考电压的电压参考产生器，所述电压参考产生器能够以相对较低功率消耗、降低的噪声进行操作且在制造期间不需执行昂贵校准序列。在本文所描述的实施例中，电压参考产生器可(例如)响应于通电事件(event)而在系统中自动校准。

描述一种可自动校准的电压参考产生器，所述电压参考产生器具有第一模式及第二模式。所述电压参考产生器将带隙参考电压提供至具有电容的节点。可在与电压参考产生器相同的集成电路装置上的校准逻辑执行校准序列，所述校准序列包含使能在第一模式下的电压参考产生器以在节点上产生电压，通过电容保持电压，及接着使能第二模式下的电压参考产生器，以及相对于节点上保持的电压校准在第二模式下的电压参考产生器以提供带隙参考电压。

电压参考产生器可包含带隙参考产生器，所述带隙参考产生器包含反馈，其例如为斩波稳定带隙参考电路。校准序列在第一模式下以使能频率信号来使能带隙参考产生器从而调变反馈，以及在第二模式下以禁能频率信号来使能带隙参考产生器。

描述实施例，其中电压参考产生器包含可控制分压器，所述可控制分压器可使用可在校准序列期间进行调节的可调节缓存器或其他逻辑信号源来控制。举例而言，电压参考产生器可包含缓存器控制电阻器或缓存器控制分压器，且校准序列包含调节所述缓存器。缓存器可为挥发性缓存器(诸如基于正反器单元)，其在断电事件期间会丢失数据。在此实例中，校准逻辑可在通电事件后经执行用于电路。

在所描述实例中，电压参考产生器包括在第一级输出节点上产生第一级带隙参考电压的带隙参考电路，其中在一些实施例中，所述电压参考产生器可为斩波稳定带隙参考电路。所描述实施例中的带隙参考电路已在第一模式下进行调变反馈而在第二模式下进行未调变反馈。实例中的电压参考产生器包含连接至第一级输出节点的可调节电压调节器，所述可调节电压调节器在第二级输出节点上产生第二级带隙参考电压。由于在第一模式以及第二模式下的电路的不同特征，第二级带隙参考电压具有自第一级带隙参考电压的偏移。开关经组态以在校准期间及在校准之后在第一模式下将第一级输出节点连接至电压参考节点上的电容器，以及在第二模式下将第二级输出节点连接至电压参考节点。可调节电压调节器可包含可调节缓存器控制电阻器。校准序列包含将缓存器控制电阻器自初始值调节至校准值，其中在电路的运行期间维持所述校准值。

也描述一种方法，所述方法包含使能第一模式下的电压参考产生器以产生带隙参考电压，对带隙参考电压进行取样来保持取样电压，使能第二模式下的电压参考产生器以产生初始第二模式带隙参考电压，相对于取样电压而校准第二模式下的参考电压产生器以产生校准带隙参考电压，以及将校准带隙参考电压施加至电路上的电压参考节点。所述方法的各种实施例可理解为本文进一步描述。

在审阅以下附图、实施方式以及申请专利范围之后可以看出本发明的其他态样以及优点。

附图说明

图1为如本文所描述的电压参考产生器的简化方块图。

图2为诸如可使用图1的组态执行的用于产生带隙参考电压的方法的简化流程图。

图3为如本文所描述的电压参考产生器的第一实施例的较详细电路图。

图4为可应用于类似于图3的电路的校准序列的流程图。

图5为如本文所描述的电压参考产生器的第二实施例的电路图。

图6为如本文所描述的电压参考产生器的第三实施例的电路图。

图7为如本文所描述的电压参考产生器的第四实施例的电路图。

图8为如本文所描述的包含自校准带隙参考电路的集成电路的简化方块图。

图9为可用于本文所描述的电压参考产生器的实施例的缓存器控制电阻器的附图。

图10为可用于本文所描述的电压参考产生器的实施例中的缓存器控制分压器的附图。

【符号说明】

10：双模式带隙参考电路

11、1165、NA、NOA：节点

12、65：开关

13：参考电压节点

14：电容器

15：比较器

16：校准逻辑

17：缓存器

18：缓存器控制电阻器

19、55、56、98、99、262、265、272、298、299：线

30：通电事件

31～35：步骤

48：斩波稳定带隙参考电路

49：电压调节器

51：调变器

52、60：运算放大器

53：解调器

61：缓存器控制电阻器

66：比较器

68：电容器

80～85、280～285：正反器

90～95、290～295：p通道MOS晶体管

100～111：区块

161：缓存器控制电阻器

200：集成电路

250：外部供应电压VDD

251：通电侦测器电路

258：平面译码器

260：存储器阵列

261：列译码器

263：行译码器

264、267：位线

266：感测放大器及数据输入结构

268：偏压配置供电电压

269：控制逻辑

270：自动校准带隙参考电路

271：输入数据

274：其他电路

1061：缓存器控制分压器

1062、1063、1162、1163、R1～R6、Ra～Rg：电阻器

1067、1167：开关组

1161：缓存器控制分压器

C(j)：比较器输出端

C(j-1)：先前周期

D：数据输入端

E：使能输入端

j：周期指数(周期)

N：第一级输出节点

NB：第二级输出节点

P1：PMOS晶体管

Q0：第一PNP双极性结型晶体管

Q1：第二PNP双极性结型晶体管

R16：静态电阻器

SET：输入端

TD_0～TD_5：修整数据

TRIM：控制信号

VBG：电压参考节点

具体实施方式

参看图1至图10提供本发明的实施例的详细描述。

图1说明在参考电压节点13上产生带隙参考电压VBG的参考电压产生器。参考电压产生器包含在节点11上产生带隙参考电压的双模式带隙参考电路10。双模式带隙参考电路10可包括(例如)在线19上具有频率输入的斩波稳定带隙参考。在第一模式下，频率经使能使调变带隙参考电路中的反馈发生。在第二模式下，禁能频率，致使带隙参考电路中的未调变反馈。

电压参考电路包括包含开关12的校准逻辑，在此说明中，所述开关交替地将节点11连接至比较器15的第一输入端，或至电压参考节点13。将比较器15的输出端连接至将校准结果储存于缓存器17中的校准逻辑16，缓存器17可包括正反器或其他挥发性储存元件。当然，替代性实施例可利用非易失性储存元件来在断电事件期间维持校准。将缓存器17耦接至双模式带隙参考电路10中的在校准期间经修整的缓存器控制电阻器18。

在校准程序的第一部分期间，开关经组态以将节点11连接至节点13，使用双模式带隙参考电路10的第一模式来在节点11上产生电压，以及所产生电压系通过节点13上的电容(例如由电容器14提供)来取样并保持。在校准程序的第二部分期间，开关经组态以将节点11连接至比较器15的第一输入端，同时将比较器15的第二输入端连接至节点13。比较器15的输出端指示节点11上的第二模式带隙参考电压与节点13的电容上的所保持电压之间的差值。校准逻辑调节储存于缓存器17中的值，在此实例中，所述值控制缓存器控制电阻器18。其将双模式带隙参考电路10中的缓存器控制电阻器的电阻进行修整，使得节点11上的电压具有偏移，以补偿由双模式带隙参考电路10的第一模式及第二模式所提供的输出的差异。

图2为用于产生校准带隙参考电压的简化流程图。程序在通电事件30处开始，例如在集成电路上侦测到当施加电力时或重置之后。根据所述程序，使用双模式带隙参考电路的第一模式来产生带隙参考电压(31)。所产生电压经取样且保持于电容器中(32)。将带隙参考电路改变为第二模式，其中产生第二模式带隙参考电压(33)。在此实例中，通过使用带隙参考电压电路的第二模式调节缓存器控制电阻器的缓存器来校准电路(34)。完成校准后，节点11上的带隙参考电路的第二模式输出端提供校准带隙参考电压VBG(35)。

图3为可自动校准的电压参考产生器的一个实施例的较详细附图。在所说明实施例中，斩波稳定带隙参考电路48具有第一级输出节点N及连接至输出节点N的电压调节器49，以及具有经调节的第二级输出节点NB。

斩波稳定带隙参考电路48包含带隙结参考，在此实例中所述带隙结参考包括第一PNP双极结晶体管Q0以及第二PNP双极结晶体管Q1，但可使用其他带隙结装置，例如二极管。将晶体管Q0及晶体管Q1的基极以及集极耦接至连接至DC接地的参考节点。在其他实施例中，参考节点可连接至AC接地或其他DC电压参考。将晶体管Q0的射极经由电阻器R1连接至节点N，即在PMOS晶体管P1的漏极处，PMOS晶体管P1的源极连接至供应电位VDD。将晶体管Q1的射极经由电阻器R2及电阻器R3连接至节点N。斩波稳定带隙参考电路包含反馈，通过所述反馈将Q0的射极处的节点及电阻器R2与电阻器R3之间的节点连接至调变器51，调变器51的输出端连接至运算放大器52的输入端。运算放大器52的输出为应用于解调器53的差分调变信号。将解调器53的输出端连接至PMOS晶体管P1的闸极。此控制了通过晶体管Q0及晶体管Q1的电流。

在第一模式下，分别地使能驱动调变器51及解调器53的线55和线56上的频率信号(或在一些实施例中，线55及线56两者上的共同频率信号)。因此，在此第一模式下，使用可自动补偿运算放大器52中的输入端偏移电压的调变反馈以在节点N上产生斩波稳定的第一级带隙参考电压。在第二模式下，禁能线55及线56上的频率信号。因此，斩波补偿带隙参考电路中的反馈穿过调变器及解调器而无斩波，因此未经调变。此致使在节点N上产生在第二模式下的带隙参考电压，所述带隙参考电压并不补偿如在第一模式下进行的输入端偏移。

电压调节器49包含具有连接至节点N的输入端及连接至节点NA的输入端以及在节点NOA处的输出端的运算放大器60，节点NOA经由第一支路及第二平行支路而连接至参考节点，其中第一支路包含电阻器R4及电阻器R5，且第二平行支路包含缓存器控制电阻器61与电阻器R6(两者串联在运算放大器60的输出端与参考节点之间)。在电阻器R4与电阻器R5之间的节点NA处提供反馈连接。缓存器控制电阻器61与电阻器R6之间的节点为提供第二级带隙参考电压的第二级输出节点NB。实际上，缓存器控制电阻器61及电阻器R6形成一可控制分压器，其输出端位于节点NB。在缓存器控制分压器的实施例中，顶部电阻器及底部电阻器(在此实例中为61及R6)两者可受控于缓存器。

将节点N连接至开关65，开关65具有其中输出节点N连接至电压参考节点VBG的第一位置；其中经调节的输出节点NB连接至电压参考节点VBG，同时断开输出节点N的第二位置；以及其中断开输出节点N以及经调节的输出节点NB两者的第三位置。比较器66具有连接至经调节的输出节点NB的第一输入端及连接至电压参考节点VBG的第二输入端。将比较器66的输出端耦接至控制电压调节器49中的缓存器控制电阻器61的校准逻辑。

图3中所绘示的电压参考产生器可使用斩波稳定带隙参考电路48的第一模式及第二模式来自动校准。校准序列包含在第一模式下操作斩波稳定带隙参考电路48，且包含调变反馈。此在节点N上产生第一级带隙参考电压。开关65经设定为将节点N连接至输出节点VBG，其中电压经取样且保持于电容器68上。当将第一级带隙参考电压保持在电容器68中时，开关65经设定为将节点N与输出节点VBG断开，以及执行校准序列以调整缓存器控制电阻器61直至比较器66的输出端指示节点NB上的电压等于节点VBG上的电压为止。当校准完成时，开关65经设定为将节点NB连接至输出节点VBG。电压参考产生器在第二模式下操作以在节点VBG处维持稳定带隙参考电压，经校准以补偿由于在第一模式及第二模式下操作的双模式带隙参考电路的差值所引起的变化。

校准序列说明于图4的流程图中。此序列开始于第一模式带隙参考电压已经稳定取样且保持后的一定时间执行的起始校准信号(100)。在所述序列中，在通电事件期间，缓存器控制电阻器的缓存器经设定为起始值，及周期指数j经设定为1(101)。比较器的输出端指示是否节点VBG处的电压小于节点NB处的电压(102)。若VBG小于NB，则用于周期j的比较器输出C(j)经设定为1(103)。若电压VBG大于NB，则用于周期j的比较器输出C(j)经设定为-1(104)。

将C(j)的值储存于移位寄存器中使得C(j)的值可用于比较(105)。随后，在校准序列中，逻辑判定是否C(j)值相对于C(j-1)值已存在极性变化(106)。若否，则序列判定是否C(j)等于1(1指示VBG小于NB)。若在区块107处，C(j)不等于1，指示NB小于VBG，则递减缓存器以减小缓存器控制电阻器的电阻(108)。若C(j)等于1，指示在区块107处NB大于VBG，则递增缓存器以增大缓存器控制电阻器的电阻(109)。序列随后返回至区块102且循环直至在区块106处侦测到极性变化为止。当侦测到极性变化时，校准完成及设定缓存器值(110)。随后，可将节点NB连接至输出节点VBG，及自动校准带隙参考电压已就位(111)。在利用任何类型的缓存器控制分压器的实施例中，缓存器中的改变移动分接点，在一些实施例中其具有使电阻器的电阻改变高于及低于分接点的效果。

可在图3中所绘示的电压参考产生器中进行多种修改。举例而言，多种可能替代方案中的一种替代方案绘示于图5中。图5中的电路的组态类似于图3的组态，及类似元件符号用于共同组件。电路中的差异是在于运算放大器60的输出端上的第二支路中的电阻器的顺序。在图5中，静态电阻器R16位于运算放大器60的输出端与节点NB之间，且缓存器控制电阻器161位于节点NB与参考节点VSS之间。为了操作图5的电路，颠倒参考图4所描述的缓存器控制电阻器的调整方向。

图6说明使用可控制分压器的实施例。在图6的实施例中，使用任何类型的可控制分压器，顶部电阻器及底部电阻器两者(图3中的61及R6，及图5中的161及R16)可受控于缓存器以便维持运算放大器60的输出端NOA与参考节点之间的恒定电阻。图6中的电路的组态类似于图3的组态，且类似元件符号用于共同组件。在图6的实施例中，将图3中的电阻器61及电阻器R6(等效于图5中的电阻器161及电阻器R16)替换为节点NOA与参考节点之间的缓存器控制分压器1061。缓存器控制分压器1061具有连接至节点NB的可选分接点，通过所述可选分接点来调节高于及低于分接点的电阻。缓存器控制分压器1061包括串联电阻器组(由节点NB上方的电阻器1062及节点NB下方的电阻器1063示意性地表示)，其中电阻器之间的节点能通过开关组1067而可选择性地做为连接至节点NB的分接点。如上文结合图4所论述，所述开关组1067由校准逻辑控制。以此方式，NB上方的电阻及NB下方的电阻可在校准期间建立来维持节点VBG处的稳定带隙参考电压，经校准以补偿由于在第一模式及第二模式下操作的双模式带隙参考电路的差值所引起的变化。

另一替代性电压参考产生器绘示于图7中。图7中的电路的组态类似于图3的组态，且类似元件符号用于共同组件。在图7的实施例中，将配置于图3的电路中的两条支路中的电阻器R4、电阻器R5以及电阻器R6及缓存器控制电阻器61替换为包括缓存器控制分压器1161的单一支路，所述缓存器控制分压器具有连接至节点NA的固定分接点及连接至节点NB的可选分接点。缓存器控制分压器1161包括串联电阻器组(由节点NA上方的电阻器1162及节点NA下方的电阻器1163示意性地表示)，其中电阻器之间的节点能通过开关组1167而可选择性地做为分接点。(参见下文图10，其中可将节点NA连接至节点1165)。如上文结合图4所论述，所述开关组1167由校准逻辑控制。以此方式，节点NA与节点NB之间的电阻确定可由校准逻辑选择的反馈路径中的偏移电压。结果，通过校准逻辑调节连接至节点NA的静态分接头与连接至节点NB的可选分接头之间的电阻器的数量。以此方式，节点NA与节点NB之间的偏移电压可在校准期间建立以维持节点VBG处的稳定带隙参考电压，经校准以补偿由于在第一模式及第二模式下操作的双模式带隙参考电路的差值所引起的变化。

图8为集成电路200的简化方块图，所述集成电路包含类似于参考图1至图7、图9以及图10论述的自动校准带隙参考电路270。在此实例中，集成电路200包括存储器装置，所述存储器装置包含存储器阵列260，例如3D闪存。在其他实施例中，集成电路200可包括利用带隙参考电压的任何类型的电路，包含微处理器、图形处理器单元、特殊应用集成电路、场可编程门阵列、例如为无线电接收器或传输器的模拟装置，或其他类型的数字、模拟以及混合信号集成电路。

在此实例中，将存储器阵列260耦接至周边电路，所述周边电路包含通过线262耦接至存储器阵列260的列译码器261；通过线259耦接至存储器阵列260的平面译码器258；以及耦接至存储器阵列的位线264的行译码器263。举例而言，地址提供于线265上，其可包含地址产生器(未绘示)。感测放大器及数据输入结构266经由行译码器263及位线267将数据输入路径及输出路径提供至存储器阵列。输出数据提供于线272上用于递送芯片。在此实例中，输入数据271来自可包含输入电路、处理器、或其他类型电路的电路上的其他电路274。提供包含状态机的控制逻辑269以产生操作存储器所需的控制信号及时序信号。控制逻辑269可包含逻辑来执行图2及图4的步骤。此外，包含偏压配置供电电压268，其产生在存储器操作期间所需的多种电压及在控制逻辑269控制下进行应用。

在此实施例中，如上文参考1至图7、图9以及图10实施的自动校准带隙参考电路270经耦接至偏压配置供电电压268且与电压调节器、分压器、电荷泵以及其类似物一起使用。

集成电路200在线250上接收外部供应电压VDD。通电侦测器电路251经提供于集成电路上以侦测通电事件，及以产生供应至控制逻辑269中的状态机及供应至芯片上的其他电路的信号。控制逻辑269中的状态机可响应于通电事件的侦测来如上文所述控制校准序列。因此，尽管储存于上述自动校准带隙参考电路中的校准结果可能在所述电路的断电期间丢失，但通电后执行可自动校准序列来恢复或重新校正电路。

图9为例如可用于图2及图5中所绘示的电路中的缓存器控制电阻器的一个实例的示意图。在此实例中，缓存器包括一组正反器80至85，其基于在电力未施加于电路时可能丢失数据的挥发性SRAM类存储器单元。

正反器80至85的输出端控制电阻梯(resistor ladder)中的晶体管。在此实例中，电阻梯中的控制晶体管包括p通道MOS晶体管90至95。所述电阻梯也包含串联配置的一组电阻器，在此实例中其包含电阻器Ra至Rf。晶体管90具有连接至电阻器Ra的各端上的节点的源极端及漏极端。因此，当晶体管90导通时，通过通过晶体管90的低阻值路径而绕过电阻器Ra。当晶体管90不导通时，电阻器Ra保持串联电阻的部分。以类似方式，晶体管91具有连接至电阻器Rb的各端上的节点的源极端及漏极端。晶体管92具有连接至电阻器Rc的各端上的节点的源极端及漏极端。晶体管93具有连接至电阻器Rd的各端上的节点的源极端及漏极端。晶体管94具有连接至电阻器Re的各端上的节点的源极端及漏极端。晶体管95具有连接至电阻器Rf的各端上的节点的源极端及漏极端。

根据一特定实施例的需要来选择用于电阻器Ra至电阻器Rf的电阻值以提供电阻范围及用于修整范围内的电阻的步阶大小。因此，值可为基础电阻R的倍数，诸如1*R、2*R、4*R、8*R等等的组合。

出于使用本文中所描述的校准逻辑的目的，正反器80至正反器85能够接受及储存来自校准逻辑的修整数据TD_0至TD_5，如其调节缓存器控制电阻器的电阻。此外，正反器80至正反器85能够在电路的操作期间保持所述修整值，及在通电事件之后重新设置。因此，正反器的输入端包含连接至来自校准逻辑的修整数据TD_0至修整数据TD_5的数据输入端D。正反器的输入端包含通过线99连接至由集成电路上的逻辑控制的校准逻辑或其他部分产生的控制信号TRIM的使能输入端E以使能正反器来提取修整数据。正反器的输入端也包含一设定输入端SET，其通过线98连接至由集成电路上的通电侦测器所产生或回应于集成电路上的通电侦测器而产生的PWR_GD信号，且其表示电源电压已处于良好位准。

在此实施例中，例如，正反器80至正反器85在PWR_GD信号处于高态时经使能以提取其数据输入端D上的数据。缓存器中的每一正反器在SET输入端及E输入端处于高态时提取数据，及在SET输入端处于高态而E输入端处于低态时保持数据。

在此实例中，利用一组六个串联连接电阻器来说明电阻梯。可使用不同数量的电阻器。此等电阻器可实施于多种技术中，所述电阻器提供用于可控制电阻结构中的无源电阻或有源电阻。

图10为可在一个组态中用于图6中所绘示的电路中，及在另一组态中用于图7中所绘示的电路中的缓存器控制分压器的一个实例的示意图。在此实例中，缓存器包括一组正反器280至285，其基于在电力未施加于电路时可能丢失数据的挥发性SRAM类存储器单元。图9的缓存器控制分压器也可用于图6中所绘示的电路，具有如下文所论述的链中的节点(例如1165)处的分接头。

图9中所说明的实例中的串联电阻器组包含电阻器Ra至电阻器Rg，具有可选为用于缓存器控制分压器的分接点的电阻器之间的节点，使得分接点上方的电阻及分接点下方的电阻两者均可通过缓存器的输出来调节。所述串联连接电阻器组可在一端上连接至图2的电路中的运算放大器60的输出端上的节点NOA及在另一端上连接至参考节点。

因此，在此实例中，正反器280至正反器285的输出对经组态为开关的晶体管290至晶体管295进行控制来将串联连接电阻器组中的相应分接点连接至图3的电路中的节点NB。在此实例中，控制晶体管包括p通道MOS晶体管290至p通道MOS晶体管295。晶体管290的一端连接至电阻器Ra与电阻器Rb之间的节点，而另一端连接至图3的电路中的节点NB。因此，当晶体管290导通时，电阻器Ra为分压器中的顶部电阻器且电阻器Rb至电阻器Rg的组合提供分压器中的底部电阻器。通过低阻值路径而经由晶体管290将节点NB连接至选定分接点。以类似方式，晶体管291的一端连接至电阻器Rb与电阻器Rc之间的分接点，而另一端连接至节点NB。晶体管292的一端连接至电阻器Rc与电阻器Rd之间的分接点，而另一端连接至节点NB。晶体管293的一端连接至电阻器Rd与电阻器Re之间的分接点，而另一端连接至节点NB。晶体管294的一端连接至电阻器Re与电阻器Rf之间的分接点，而另一端连接至节点NB。晶体管295的一端连接至电阻器Rf与电阻器Rg之间的分接点，而另一端连接至节点NB。

根据一特定实施例的需要来选择用于电阻器Ra至电阻器Rg的电阻值以提供电阻范围及用于修整范围内的电阻的步阶大小。

出于使用本文中所描述的校准逻辑的目的，正反器280至正反器285能够接受及储存来自校准逻辑的修整数据TD_0至TD_5，如其调节缓存器控制电阻器的电阻。此外，正反器280至正反器285能够在电路的操作期间保持所述修整值，及在通电事件之后重新设置。因此，正反器的输入端包含连接至来自校准逻辑的修整数据TD_0至修整数据TD_5的数据输入端D。正反器的输入端包含通过线299连接至由集成电路上的控制逻辑的校准逻辑或其他部分产生的控制信号TRIM的使能输入端E以使能正反器来提取修整数据。正反器的输入端也包含一设定输入端SET，其通过线298连接至由集成电路上的通电侦测器所产生或回应于集成电路上的通电侦测器而产生的PWR_GD信号，且其表示电源电压已处于良好位准。

在此实施例中，例如，正反器280至正反器285在PWR_GD信号处于高态时经使能以提取其数据输入端D上的数据。缓存器中的每一正反器在SET输入端及E输入端处于高态时提取数据，及在SET输入端处于高态而E输入端处于低态时保持数据。

在此实例中，利用具有六个分接点的一组七个串联连接电阻器来说明具有顶部缓存器控制电阻器及底部缓存器控制电阻器的分压器。可使用不同数量的电阻器。此等电阻器可实施于多种技术中，所述电阻器提供用于可控制电阻结构中的无源电阻或有源电阻。

举例而言，图9的缓存器控制分压器也可用于提供串联的三个缓存器控制电阻器用于图6的实施例。在此组态中，图9的缓存器控制分压器可具有连接至图6的电路中的节点NA的静态(固定)分接点(例如节点1165)及经由控制晶体管连接至节点NB的可选分接点。NA与NB之间的偏移电压可为正型或负型，且因此在不同情形下节点NA可在节点NB上方或下方的位置处分接于电阻器的串联中。

在此实施例中，缓存器控制分压器包括节点NOA与节点NA及节点NB中的其中一个(更接近节点NOA的节点)之间的第一缓存器控制电阻器，节点NA与节点NB之间的第二缓存器控制电阻器，以及节点NA及NB中的其中另一个(更接近参考节点的节点)与参考节点之间的第三缓存器控制电阻器。

当然，可利用其他类型的缓存器控制电阻器，包含(例如)经组态以设定用于控制电压控制电阻器的电压的缓存器。其他实例包含其他类型的电阻梯。使用n通道晶体管，或n通道晶体管及p通道晶体管的组合实施其他实例。

本文中描述说明电压调节器电路的操作的多个流程图。可使用计算机程序编程的处理器实施执行此等步骤的逻辑，所述计算机程序储存于计算机系统可存取的存储器中且可由处理器、由专用逻辑硬件(包含场可编程集成电路)及由专用逻辑硬件及计算机程序的组合执行。如同本文中的所有流程图，应了解，可组合、并行执行或以不同序列执行许多步骤而不影响所达成功能。在一些情况下，如读者将了解，只要也进行某些其他改变，重排步骤将达成相同结果。在其他情况下，如读者将了解，只要符合某些条件，重排步骤将达成相同结果。此外，将了解，本文中的流程图仅绘示相关于理解本发明的步骤，且将理解，可在所绘示彼等步骤之前、之后以及之间执行用于实现其他功能的众多额外步骤。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种产生参考电压的电路，包括：

电压参考产生器，具有第一模式及第二模式，以提供带隙参考电压；

校准逻辑，耦接至所述电压参考产生器，所述校准逻辑执行校准序列，所述校准序列包括使能所述第一模式下的所述电压参考产生器来产生电压，将所述电压保持于具有电容的节点上，且接着使能在所述第二模式下的所述电压参考产生器，以及相对于保持在所述节点上的所述电压来校准在所述第二模式下的所述电压参考产生器以提供所述带隙参考电压。

2.如权利要求1所述的产生参考电压的电路，其中所述电压参考产生器包括包含反馈的带隙参考产生器，及所述第一模式包括使能频率信号以调变所述带隙参考产生器中的反馈，以及所述第二模式包括禁能所述频率信号，

其中所述电压参考产生器包括在所述第一模式中具有经调变反馈及在所述第二模式中具有未调变反馈的斩波稳定带隙参考电路，

其中所述电压参考产生器包括缓存器控制电阻器，以及所述校准序列包括调节所述缓存器控制电阻器。

3.如权利要求1所述的产生参考电压的电路，其中所述电压参考产生器包括可控制分压器，以及所述校准序列包括调节所述可控制分压器，

其中所述电压参考产生器包括可调节缓存器，以及所述校准序列在将电力施加于所述电路之后经初始化，且包括将所述可调节缓存器自初始值调节至校准值。

4.如权利要求1所述的产生参考电压的电路，其中所述电压参考产生器包括：

带隙参考电路，在第一级输出节点上产生第一级带隙参考电压，所述带隙参考电路在所述第一模式中具有调变反馈及在所述第二模式中具有未调变反馈；

可调节电压调节器，连接至所述第一级输出节点，所述可调节电压调节器在第二级输出节点上产生具有自所述第一级带隙参考电压的偏移的第二级带隙参考电压；以及

开关，经控制以在所述第一模式中将所述第一级输出节点连接至电压参考节点，以及在所述第二模式中将所述第二级输出节点连接至所述电压参考节点。

5.如权利要求4所述的产生参考电压的电路，其中所述可调节电压调节器包括可调节缓存器控制电阻器，以及所述校准序列包括将所述可调节缓存器控制电阻器自初始值调节至校准值。

6.一种用于在集成电路上产生带隙参考电压的方法，包括：

使能第一模式下的电压参考产生器以产生第一模式带隙参考电压；

对所述第一模式带隙参考电压进行取样以保持取样电压；

使能第二模式下的所述电压参考产生器以产生初始第二模式带隙参考电压；

相对于所述取样电压校准所述第二模式下的所述电压参考产生器以产生经校准带隙参考电压；以及

将所述经校准带隙参考电压施加至电压参考节点。

7.如权利要求6所述的用于在集成电路上产生带隙参考电压的方法，包括在所述第一模式期间，使能频率信号以调变所述电压参考产生器中的反馈，以及在所述第二模式期间禁能所述频率信号，

其中所述电压参考产生器包括在所述第一模式中具有调变反馈以及在所述第二模式中具有未调变反馈的斩波稳定带隙参考电路，

其中所述电压参考产生器包括缓存器控制电阻器，以及通过调节所述缓存器控制电阻器来校准所述第二模式下的所述电压参考产生器。

8.如权利要求6所述的用于在集成电路上产生带隙参考电压的方法，其中所述电压参考产生器包括可控制分压器，通过调节所述可控制分压器来校准所述第二模式下的所述电压参考产生器，

其中所述电压参考产生器包括可调节缓存器，以及通过调节所述可调节缓存器来校准所述第二模式下的所述电压参考产生器。

9.如权利要求6所述的用于在集成电路上产生带隙参考电压的方法，其中所述电压参考产生器包括：

带隙参考电路，在第一级输出节点上产生第一级带隙参考电压，所述带隙参考电路在所述第一模式中具有调变反馈以及在所述第二模式中具有未调变反馈；以及

可调节电压调节器，连接至所述第一级输出节点，所述可调节电压调节器在第二级输出节点上产生具有自所述第一级带隙参考电压的偏移的第二级带隙参考电压，

所述方法包括：

在所述第一模式下将所述第一级输出节点连接至所述电压参考节点，以及在所述第二模式下将所述第二级输出节点连接至所述电压参考节点。

10.如权利要求9所述的用于在集成电路上产生带隙参考电压的方法，其中所述可调节电压调节器包括可调节缓存器控制电阻器，所述方法包括将所述可调节缓存器控制电阻器自初始值调节至校准值。