CN108566173A - 一种采用cmos工艺芯片内部的rc时间常数校正电路 - Google Patents

一种采用cmos工艺芯片内部的rc时间常数校正电路 Download PDF

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Abstract

本发明公开了一种采用CMOS工艺的芯片内部RC时间常数校正电路，包括开关电容电路、第一镜像电流源、第二镜像电流源、运算放大器、可变电容控制逻辑电路。本发明的RC时间常数校正电路利用了开关电容的等效电阻特性来产生等效的平均电流对固定电容充电后的电压，和经过多晶硅电阻固定电流对固定电容充电后的电压进行比较，来调节可变电容的控制位，从而使得芯片内部RC常数在不同的PVT条件下自动校正到设计的目标值。这种方式不需要额外的时钟，而且电路简单可靠，是一种非常有用的CMOS工艺芯片内部RC时间常数校正电路。

Description

一种采用CMOS工艺芯片内部的RC时间常数校正电路
技术领域
本发明涉及一种采用CMOS工艺芯片内部的RC时间常数校正电路。
背景技术
在CMOS工艺芯片内部模拟滤波器或连续时间模数转换器的设计中，经常采用RC来设置滤波器模块传输函数的零点，极点或带宽等参数，所以RC常数保持稳定，对系统的性能影响非常大，特别在电路环境变化的情形，如PVT(工艺，电压和温度)。
一个自动校正RC常数的电路能保证电路系统在变化的环境下仍能稳定地工作。但当前的RC常数校正电路，往往需要比较器，参考电压，参考时钟和分频器，输入信号激励等额外的设置，这样实现和测试起来比较麻烦，需要的外接信号和模块也比较多。
因此，需要一种新的RC时间常数校正电路来解决上述问题。
发明内容
本发明要解决的技术问题是提供一种效果更好的采用CMOS工艺芯片内部的RC时间常数校正电路。
为了解决上述技术问题，本发明的采用CMOS工艺芯片内部的RC时间常数校正电路采用的技术方案如下。
一种采用CMOS工艺芯片内部的RC时间常数校正电路采用CMOS工艺芯片内部的RC时间常数校正电路包括开关电容电路、第一镜像电流源、第二镜像电流源、运算放大器、可变电容控制逻辑电路；
所述开关电容电路包括第一电路和时钟控制充电开关SW1，所述第一电路包括并联连接的可变电容Cx和时钟控制放电开关SW2，所述时钟控制开关SW1与所述第一电路串联；
所述第一镜像电流源包括第一PMOS晶体管P1和第二PMOS晶体管P2，所述第一PMOS晶体管P1的G极与所述第二PMOS晶体管P2的G极连接，所述第一PMOS晶体管P1的S极与所述第二PMOS晶体管P2的S极均连接VBAT端，所述第二PMOS晶体管P2的G极和D极连接，所述第二PMOS晶体管P2的D极通过电阻Rx连接VGND端，所述第一PMOS晶体管P1的D极连接N1端并通过并联连接的电容C1和时钟控制开关SW3连接所述VGND端；
所述第二镜像电流源包括第四PMOS晶体管P4和第三PMOS晶体管P3，所述第四PMOS晶体管P4的G极与所述第三PMOS晶体管P3的G极连接，所述第四PMOS晶体管P4的S极与所述第三PMOS晶体管P3的S极均连接所述VBAT端，所述第三PMOS晶体管P3的G极和D极连接，所述第三PMOS晶体管P3的D极通过所述开关电容电路连接所述VGND端，所述第四PMOS晶体管P4的D极连接N2端并通过并联连接的电容C2和时钟控制开关SW4连接所述VGND端；
所述运算放大器包括正相输入端、反相输入端、正输出端和负输出端，所述正相输入端连接所述N1端，所述反相输入端连接所述N2端，所述正输出端和负输出端通过可变电容控制逻辑电路连接所述可变电容Cx。
更进一步的，所述可变电容Cx包括N个电容Ci，N个电容Ci均并联连接，其中，i＝0,1…N-1。
更进一步的，电容Ci的电容值与电容Ci-1的电容值的比为2。N＝4,各路控制开关分别为K3,K2,K1,K0,电容C3,C2,C1,C0大小值分别为8x,4x,2x,x,其中，8x为电容正常对应的值，其它电容大小按比例来取值。
更进一步的，所述电阻Rx为CMOS工艺多晶硅电阻。
更进一步的，所述运算放大器为差分运算放大器。运算放大器其输出为加和减两个信号。
更进一步的，所述电容C1和电容C2为固定电容。电容C1和电容C2为固定电容，时钟为系统负时钟信号。
更进一步的，所述电容C1和电容C2相同。
更进一步的，所述可变电容控制逻辑电路包括N个控制开关Ki，第i个所述控制开关Ki与第i个所述电容Ci串联，其中，i＝0,1…N-1。可变电容控制逻辑电路利用与电容Ci串联的控制开关Ki来控制可变电容Cx的大小。
更进一步的，N为4、5或6。将可变电容控制逻辑电路的控制逻辑位选为4、5或6，从而控制可变电容Cx的精度。
有益效果：本发明的采用CMOS工艺芯片内部的RC时间常数校正电路利用了开关电容的等效电阻特性来产生等效的平均电流对固定电容充电后的电压，和经过多晶硅电阻固定电流对固定电容充电后的电压进行比较，来调节可变电容的控制位，从而使得RC在不同的PVT条件下自动校正到设计的目标值。这种方式不需要额外的时钟，而且电路简单可靠，是一种非常有用的RC时间常数校正电路。
附图说明
图1是采用CMOS工艺芯片内部的RC时间常数校正电路的结构示意图；
图2是可变电容内部结构(N＝4)；
图3是控制开关所采用的系统时钟和其反向时钟波形；
图4是可变电容控制逻辑校正过程；
图5是RC时间常数校正电路运算放大器输入端的电压随可变电容控制位的变化。
具体实施方式
下文是举实施例配合附图方式进行详细说明，但所提供的实施例并非用以限制本发明所涵盖的范围，而结构运作的描述非用以限制其执行的顺序，任何由组件重新组合的结构，所产生具有均等功效的装置，皆为本发明所涵盖的范围。
请参阅图1、图2，图3，图4和图5所示，本发明的采用CMOS工艺芯片内部的RC时间常数校正电路，包括开关电容电路、第一镜像电流源、第二镜像电流源、运算放大器、可变电容控制逻辑电路；
开关电容电路包括第一电路和时钟控制充电开关SW1，第一电路包括并联连接的可变电容Cx和时钟控制放电开关SW2，时钟控制开关SW1与第一电路串联；
第一镜像电流源包括第一PMOS晶体管P1和第二PMOS晶体管P2，第一PMOS晶体管P1的G极与第二PMOS晶体管P2的G极连接，第一PMOS晶体管P1的S极与第二PMOS晶体管P2的S极均连接VBAT端，第二PMOS晶体管P2的G极和D极连接，第二PMOS晶体管P2的D极通过电阻Rx连接VGND端，第一PMOS晶体管P1的D极连接N1端并通过并联连接的电容C1和时钟控制开关SW3连接VGND端；
第二镜像电流源包括第四PMOS晶体管P4和第三PMOS晶体管P3，第四PMOS晶体管P4的G极与第三PMOS晶体管P3的G极连接，第四PMOS晶体管P4的S极与第三PMOS晶体管P3的S极均连接VBAT端，第三PMOS晶体管P3的G极和D极连接，第三PMOS晶体管P3的D极通过开关电容电路连接VGND端，第四PMOS晶体管P4的D极连接N2端并通过并联连接的电容C2和时钟控制开关SW4连接VGND端；
运算放大器包括正相输入端、反相输入端、正输出端和负输出端，正相输入端连接N1端，反相输入端连接N2端，正输出端和负输出端通过可变电容控制逻辑电路连接可变电容Cx。
优选的，可变电容Cx包括N个电容Ci，N个电容Ci均并联连接，其中，i＝0,1…N-1。电容是需要校正的CMOS电容，由<N-1:0>总共N位来控制电容值的大小，控制信号分别为时钟和相应的负时钟对应的数字信号。
优选的，电容Ci的电容值与电容Ci-1的电容值的比为2。N＝4,各路控制开关分别为K3,K2,K1,K0,电容C3,C2,C1,C0大小值分别为8x,4x,2x,x,其中，8x为电容正常对应的值，其它电容大小按比例来取值。
优选的，电阻Rx为CMOS工艺多晶硅电阻。电阻Rx为多晶硅电阻。其中，电阻Rx为RC常数中的电阻，通过PMOS接到电源来提供参考电流。
优选的，运算放大器为差分运算放大器。运算放大器其输出为加和减两个信号。
优选的，电容C1和电容C2为固定电容。电容C1和电容C2为固定电容，时钟为系统负时钟信号。
优选的，电容C1和电容C2相同。
优选的，可变电容控制逻辑电路包括N个控制开关Ki，第i个控制开关Ki与第i个电容Ci串联，其中，i＝0,1…N-1。可变电容控制逻辑电路利用与电容Ci串联的控制开关Ki来控制可变电容Cx的大小。也就是，可变电容控制逻辑电路为N位控制逻辑<N-1:0>。
优选的，N为4、5或6。将可变电容控制逻辑电路的控制逻辑位选为4、5或6，从而控制可变电容Cx的精度。
本发明的采用CMOS工艺芯片内部的RC时间常数校正电路利用了开关电容的等效电阻特性来产生等效的平均电流对固定电容充电后的电压，和经过多晶硅电阻固定电流对固定电容充电后的电压进行比较，来调节可变电容的控制位，从而使得RC在不同的PVT条件下自动校正到设计的目标值。这种方式不需要额外的时钟，而且电路简单可靠，是一种非常有用的RC时间常数校正电路。
实施例1：
如图1所示，本发明的采用CMOS工艺芯片内部的RC时间常数校正电路包括开关电容电路、第一镜像电流源、第二镜像电流源、运算放大器、可变电容控制逻辑电路、电阻Rx、可变电容Cx、固定电容C1、固定电容C2、时钟控制开关SW1,、时钟控制开关SW2、时钟控制开关SW3和时钟控制开关SW4。
在图1中，时钟控制开关SW1、时钟控制开关SW2和可变电容Cx构成开关电容电路，用来模拟等效电阻，在合适的频率最后阻值等于电阻Rx。该频率等于：
f＝1/RxCx
根据目标RxCx常数值，选取合适的频率f。通常的情形是，固定Rx不变，选取合适的Cx并进行比例变换，使得所得到的频率值为系统已有的时钟频率。这样不需要系统额外生成时钟来对RxCx进行校正。另外对RxCx进行校正时，选择对Cx进行校正而Rx保持不变。Cx的校正通过N比特控制位逐渐调整来完成，如图2所示，当相应的控制位为1导致控制开关K闭合时，该电容并入；而控制位为0时控制开关断开，相应的电容不起作用。
选好频率为f的时钟CK，另外产生它的反向时钟CKB，如图3所示。
在系统上电工作初始阶段，重置系统使得所有逻辑清零。另外设置可变电容控制位的默认值为最高位为1而其它位为0，即1000...(N位)。
系统开始工作后，在时钟负周期，电容C1和电容C2分别通过开关SW3和SW4短接到地；在时钟正周期时，电源电压VBAT分别对电容C1和电容C2通过第一镜像电流源的第一PMOS晶体管P1和第二镜像电流源的第四PMOS晶体管P4进行充电；第一镜像电流源的左边电流是右边的两倍，由电阻Rx决定，而第二镜像电流源的平均电流由时钟控制开关SW1、时钟控制开关SW2和可变电容Cx组成的开关电容电路决定，左边电流和右边电流相等。
如果Cx>1/(fRx),通过开关电容电路的平均电流大于通过Rx的电流，导致电容C2充电更快从而充电结束时其电压高于C1电压，使得放大器的输出SUB为高电平，从而使得可变电容控制位及Cx值减少；相反如果Cx<1/(fRx),放大器的输出ADD为高电平，从而使得可变电容控制位及Cx值增加；两种情形都使得N/2时钟过后，可变电容控制位使得Cx的值逼近1/(fRx)。
在N/2个时钟周期结束时，可变电容控制位的值即为对RxCx常数校正的最后值；记录保持该值到寄存器，并关掉校正电路电流和时钟以节省功耗。
图4显示了可变电容控制逻辑的校正过程(以N＝4为例)。最开始系统重置后，控制位K3、K2、K1、K0置为1000，也就是设置Cx＝8x的值；接下来的时钟周期可变电容控制逻辑进入校正过程，如果ADD＝1，SUB＝0，则控制逻辑K3K2K1K0的值加1；如果ADD＝0,SUB＝1,则控制逻辑K3、K2、K1、K0的值减1；这个过程重复直至K3、K2、K1、K0联系三个时钟周期变化不超过1，然后保存该值，校正过程结束。
图5是RC时间常数校正电路运算放大器输入端的电压随可变电容控制位的变化。在正常工艺条件下随着可变电容控制逻辑输出回复到1000,运算放大器正输入端和负输入端的输入电平差值也逐渐接近于零。
发明原理：
对于两个相同的电容C1和C2,在系统时钟负半周期放电完毕后，两个电容上面的电位都等于零；在系统正半周期，电源对两个电容进行充电；充电的电流大小，取决于第一镜像电流源和第二镜像电流源提供的电流大小；对于第一镜像电流源，在系统正半时钟周期内，电流大小等于
I1＝Vbat/Rx
式中，Vbat为VBAT端的电压，Rx为电阻Rx的电阻。
对于第二镜像电流源，由于开关电容的等效电阻等于
Re＝1/fCx
式中，f为系统时钟频率，Cx为可变电容Cx的电容。
因此，I2＝Vbat/Re＝Vbat*fCx
最后平衡时，第一镜像电流源的平均电流和第二镜像电流源的平均电流相等，
I1＝I2
所以
Vbat/Rx＝Vbat*fCx
因此，
RxCx＝1/f
也就是校正后的RC时间常数等于系统时钟的周期。
工作时候选取系统时钟周期T为RxCx，启动N/2个时钟周期后所得到的可变电容控制位的值即为最后所需的校正值。
本发明公开了一种采用CMOS工艺实现的简单可靠的电阻电容RC常数校正电路。在连续时间电路如滤波器和模数转换器中，RC常数往往决定了传输函数的零点，极点和带宽等关键参数，因此保持RC常数相对于PVT(工艺，电压和温度)的稳定性非常重要，从而产生了各种RC常数的校正电路。然而当前的RC常数校正电路大多数太复杂，需要额外的激励电路，时钟和分频器等。本发明的RC常数校正电路包括开关电容电路、第一镜像电流源、第二镜像电流源、运算放大器、可变电容控制逻辑电路、电阻Rx、可变电容Cx、固定电容C1、固定电容C2和时钟控制开关SW1,SW2,SW3和SW4。
本发明的采用CMOS工艺芯片内部的RC时间常数校正电路利用了开关电容的等效电阻特性来产生等效的平均电流对固定电容充电后的电压，和经过多晶硅电阻固定电流对固定电容充电后的电压进行比较，来调节可变电容的控制位，从而使得RC在不同的PVT条件下自动校正到设计的目标值。这种方式不需要额外的时钟，而且电路简单可靠，是一种非常有用的RC时间常数校正电路。

Claims (9)

1.一种采用CMOS工艺芯片内部的RC时间常数校正电路，其特征在于：包括开关电容电路、第一镜像电流源、第二镜像电流源、运算放大器、可变电容控制逻辑电路；
所述开关电容电路包括第一电路和时钟控制充电开关SW1，所述第一电路包括并联连接的可变电容Cx和时钟控制放电开关SW2，所述时钟控制开关SW1与所述第一电路串联；
所述第一镜像电流源包括第一PMOS晶体管P1和第二PMOS晶体管P2，所述第一PMOS晶体管P1的G极与所述第二PMOS晶体管P2的G极连接，所述第一PMOS晶体管P1的S极与所述第二PMOS晶体管P2的S极均连接VBAT端，所述第二PMOS晶体管P2的G极和D极连接，所述第二PMOS晶体管P2的D极通过电阻Rx连接VGND端，所述第一PMOS晶体管P1的D极连接N1端并通过并联连接的电容C1和时钟控制开关SW3连接所述VGND端；
所述第二镜像电流源包括第四PMOS晶体管P4和第三PMOS晶体管P3，所述第四PMOS晶体管P4的G极与所述第三PMOS晶体管P3的G极连接，所述第四PMOS晶体管P4的S极与所述第三PMOS晶体管P3的S极均连接所述VBAT端，所述第三PMOS晶体管P3的G极和D极连接，所述第三PMOS晶体管P3的D极通过所述开关电容电路连接所述VGND端，所述第四PMOS晶体管P4的D极连接N2端并通过并联连接的电容C2和时钟控制开关SW4连接所述VGND端；
所述运算放大器包括正相输入端、反相输入端、正输出端和负输出端，所述正相输入端连接所述N1端，所述反相输入端连接所述N2端，所述正输出端和负输出端通过所述可变电容控制逻辑电路连接所述可变电容Cx。
2.如权利要求1所述的采用CMOS工艺芯片内部的RC时间常数校正电路，其特征在于：所述可变电容Cx包括N个电容Ci，N个电容Ci均并联连接，其中，i＝0,1…N-1。
3.如权利要求2所述的采用CMOS工艺芯片内部的RC时间常数校正电路，其特征在于：电容Ci的电容值与电容Ci-1的电容值的比为2。
4.如权利要求1所述的采用CMOS工艺芯片内部的RC时间常数校正电路，其特征在于：所述电阻Rx为CMOS工艺多晶硅电阻。
5.如权利要求1所述的采用CMOS工艺芯片内部的RC时间常数校正电路，其特征在于，所述运算放大器为差分运算放大器。
6.如权利要求1所述的采用CMOS工艺芯片内部的RC时间常数校正电路，其特征在于：所述电容C1和电容C2为固定电容。
7.如权利要求1所述的采用CMOS工艺芯片内部的RC时间常数校正电路，其特征在于：所述电容C1和电容C2相同。
8.如权利要求2所述的采用CMOS工艺芯片内部的RC时间常数校正电路，其特征在于：所述可变电容控制逻辑电路包括N个控制开关Ki，第i个所述控制开关Ki与第i个所述电容Ci串联，其中，i＝0,1…N-1。
9.如权利要求8所述的采用CMOS工艺芯片内部的RC时间常数校正电路，其特征在于：N为4、5或6。
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